KR101844346B1 - 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 발명에 따른 메모리 시스템은, 스탠바이 모드 진입 시 메타 데이터를 캐시 레지스터에 저장함으로써 스탠바이 모드에서의 전력 소모를 감소시킬 수 있고, 모드 전환을 고속으로 수행할 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작 방법{MEMORY SYSTEM AND METHOD OF OPERATING A MEMORY SYSTEM}
본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 더욱 구체적으로는 전력 소모를 감소시킬 수 있는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
휴대 전화기와 같은 휴대 기기에 사용되는 메모리 시스템은 전력 소모를 감소시키기 위하여 스탠바이 모드(standby mode)를 지원할 수 있다. 예를 들어, 메모리 시스템은 스탠바이 모드에서 일부 회로의 전원을 차단함으로써 전력 소모를 감소시킬 수 있다. 다만, 메모리 시스템의 사용 시간을 연장하기 위해서는 전력 소모를 더욱 감소시킬 수 있어야 한다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 메모리 시스템 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 다른 목적은 스탠바이 모드에서 전력 소모를 감소시킬 수 있는 메모리 시스템 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 일반 모드와 스탠바이 모드 사이의 모드 전환을 고속을 수행할 수 있는 메모리 시스템 및 이의 동작 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 메모리 시스템은, 캐시 레지스터와 메모리 셀을 구비하며, 상기 캐시 레지스터를 통해 제공된 데이터를 상기 메모리 셀에 저장하는 NAND 플래시 메모리; 및 작업 메모리를 구비하고, 상기 작업 메모리에 메타 데이터를 저장하며 상기 NAND 플래시 메모리를 제어하는 콘트롤 유닛을 포함하며, 스탠바이 모드 진입 시, 상기 메타 데이터는 상기 캐시 레지스터에 저장된다.
한편, 본 발명의 일실시예에 따른 캐시 레지스터와 메모리 셀을 구비하며, 상기 캐시 레지스터를 통해 제공된 데이터를 상기 메모리 셀에 저장하는 NAND 플래시 메모리와, 작업 메모리를 구비하고, 상기 작업 메모리에 메타 데이터를 저장하며 상기 NAND 플래시 메모리를 제어하는 콘트롤 유닛을 포함하는 메모리 시스템에서의 동작 방법은, 스탠바이 모드 진입이 개시됨에 따라 상기 작업 메모리로부터 상기 메타 데이터를 리드하는 단계; 라이트 명령을 발생하는 단계; 상기 리드된 메타 데이터를 상기 라이트 명령을 수행하기 위한 코드에 삽입하여 라이트 명령어 코드를 생성하는 단계; 및 상기 라이트 명령어 코드에 따라 상기 메타 데이터를 상기 캐시 레지스터에 라이트하는 단계를 포함한다.
또한, 본 발명의 일실시예에 따른 콘트롤 유닛은, 스탠바이 모드 진입 시 전원이 오프되는 콘트롤러; 상기 콘트롤러의 메타 데이터를 저장하는 작업 메모리; 및 상기 콘트롤러와 비휘발성 메모리와의 인터페이싱을 위한 비휘발성 메모리 인터페이스를 포함하며, 상기 스탠바이 모드가 개시됨에 따라, 상기 콘트롤러는 상기 메타 데이터가 상기 비휘발성 메모리의 메모리 셀에 저장되지 않고 캐시 레지스터에만 저장되도록 하는 명령어 코드를 생성하여 상기 비휘발성 메모리 인터페이스에 제공한다.
본 발명에 따르면, 스탠바이 모드에서의 전력 소모를 감소시킬 수 있고, 일반 모드와 스탠바이 모드 사이의 모드 전환을 신속하게 수행할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2a 내지 도 2c는 라이트 명령어 코드 및 리드 명령어 코드의 예들을 나타내는 도면이다.
도 3은 도 1의 메모리 시스템에 포함된 NAND 플래시 메모리를 나타내는 블록도이다.
도 4는 도 3의 NAND 플래시 메모리의 저장 용량의 일 예를 나타내는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 6은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 7은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 8a 내지 도 8d는 본 발명의 메모리 시스템의 버스 프로토콜의 예들을 나타내는 블록도들이다.
도 9는 본 발명의 일 실시예에 따른 일반 모드에서 스탠바이 모드로의 모드 전환 시 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 10은 본 발명의 일 실시예에 따른 스탠바이 모드에서 일반 모드로의 모드 전환 시 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 11은 본 발명의 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 도면이다.
도 12는 본 발명의 메모리 시스템을 솔리드 스테이트 드라이브에 응용한 예를 나타내는 도면이다.
도 13은 본 발명의 메모리 시스템을 모바일 시스템에 응용한 예를 나타내는 도면이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(100)는 콘트롤 유닛(110), NAND 플래시 메모리(120) 및 채널(130)을 포함한다.
콘트롤 유닛(110)은 메모리 시스템(100) 및/또는 NAND 플래시 메모리(120)의 동작을 제어한다. 예를 들어, 콘트롤 유닛(110)은 NAND 플래시 메모리(120)의 프로그램 동작, 리드 동작 및 이레이즈 동작을 제어할 수 있다. 콘트롤 유닛(110)은 작업 메모리(111), 압축부(117), 에러 정정 코드(error correction code, ECC)부(112), NAND 인터페이스부(113), 및 콘트롤러(114)를 포함한다.
작업 메모리(111)는 메모리 시스템(100) 및/또는 콘트롤 유닛(110)의 구동을 위한 메타 데이터(meta data)를 저장한다. 작업 메모리(111)는 전원 공급이 차단된 경우 저장된 데이터를 상실하는 휘발성 메모리일 수 있다. 예를 들어, 작업 메모리(111)는 정적 랜덤 액세스 메모리(static random access memory, SRAM), 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM) 등 일 수 있다.
상기 메타 데이터는, 일반 모드(normal mode)에서 또는 상기 일반 모드로의 웨이크 업(wake-up) 동작 시 콘트롤 유닛(110)에 의해 사용되고, 스탠바이 모드(standby mode)에서 사용되지 않을 수 있다. 여기서, 상기 메타 데이터는, 콘트롤 유닛(110)의 구동 시 생성 및/또는 참조되는 데이터로서, 사용자 데이터(user data)의 주소, 생성 시점, 표준 등의 정보를 제공하는 데이터일 수 있다. 예를 들어, 상기 메타 데이터는 콘트롤 유닛(110)의 특정 기능 레지스터(special function register) 값, 콘트롤 유닛(110)의 구동 시 선언된 변수, NAND 플래시 메모리(120)의 용량 정보, NAND 플래시 메모리(120)의 개수 정보, 채널(130)에 대한 정보 등을 포함할 수 있다.
압축부(117)는 작업 메모리(111) 또는 다른 메모리(미도시)로부터 제공된 데이터를 압축하여 NAND 인터페이스부(113) 및 채널(130)을 통하여 NAND 플래시 메모리(120)에 제공할 수 있다. 또한, 압축부(117)는 NAND 플래시 메모리(120)로부터 압축된 데이터를 수신하고, 수신된 데이터의 압축을 해제할 수 있다. 예를 들어, 스탠바이 모드 진입 시 작업 메모리(111)의 상기 메타 데이터는 압축부(117)에 의해 압축되어 NAND 플래시 메모리(120)의 캐시 레지스터(121)에 저장되고, 웨이크-업 동작 시 캐시 레지스터(121)의 상기 압축된 메타 데이터는 압축부(117)에 의해 압축이 해제되어 NAND 플래시 메모리(120)에 저장될 수 있다. 실시예에 따라, 압축부(117)는 다양한 방식의 압축 및 해제 동작을 수행할 수 있다. 일 실시예에서, 압축부(117)에 의한 압축 및 해제 동작이 콘트롤러(114)에 의해 수행되고, 콘트롤 유닛(110)은 별도의 압축부(117) 없이 구현될 수 있다.
ECC부(112)는 작업 메모리(111) 또는 다른 메모리(미도시)로부터 제공된 데이터에 기초하여 에러 정정 코드를 생성하고, 상기 에러 정정 코드를 NAND 인터페이스부(113) 및 채널(130)을 통하여 NAND 플래시 메모리(120)에 제공할 수 있다. 또한, ECC부(112)는 NAND 플래시 메모리(120)로부터 상기 에러 정정 코드를 수신하고, 상기 에러 정정 코드에 기초하여 원본 데이터를 복원할 수 있다. 이에 따라, 데이터의 전송 또는 저장 과정에서 오류가 발생하더라도 원본 데이터가 정확하게 복원될 수 있다. 실시예에 따라, 콘트롤 유닛(110)은 ECC부(112)를 포함하거나 ECC부(112) 없이 구현될 수 있다.
스탠바이 모드 진입 시, 압축부(117)는 작업 메모리(111)로부터 수신된 상기 메타 데이터를 압축하고, ECC부(112)는 상기 압축된 메타 데이터에 기초하여 에러 정정 코드를 생성하며, 상기 에러 정정 코드는 NAND 인터페이스부(113) 및 채널(130)을 통하여 NAND 플래시 메모리(120)의 캐시 레지스터(121)에 저장될 수 있다. 또한, 웨이크-업 동작 시, ECC부(112)는 NAND 인터페이스부(113) 및 채널(130)을 통하여 캐시 레지스터(121)로부터 수신된 상기 에러 정정 코드로부터 상기 압축된 메타 데이터를 복원하고, 압축부(117)는 ECC부(112)로부터 수신된 상기 압축된 메타 데이터의 압축을 해제하여 작업 메모리(111)에 제공할 수 있다. 도 1에는 압축부(117)가 작업 메모리(111)와 ECC부(112) 사이에 위치한 예가 도시되어 있으나, 일 실시예에서, 압축부(117)는 ECC부(112)와 NAND 인터페이스부(113) 사이에 위치할 수 있다. 이 경우, 작업 메모리(111)의 상기 메타 데이터에 기초하여 ECC부(112)에 의해 에러 정정 코드가 생성된 후, 상기 에러 정정 코드가 압축부(117)에 의해 압축되어 NAND 플래시 메모리(120)의 캐시 레지스터(121)에 제공될 수 있다.
NAND 인터페이스부(113)는 콘트롤 유닛(110)과 NAND 플래시 메모리(120) 사이의 인터페이스를 제공한다. 예를 들어, NAND 인터페이스부(113)는 콘트롤러(114)에 의해 제어되어, 작업 메모리(111) 또는 다른 메모리(미도시)로부터 제공된 데이터를 NAND 플래시 메모리(120)에 라이트하거나, NAND 플래시 메모리(120)로부터 저장된 데이터를 리드할 수 있다.
콘트롤러(114)는 콘트롤 유닛(110)의 동작을 제어한다. 예를 들어, 콘트롤러(114)는 콘트롤 유닛(110)을 제어하여 NAND 플래시 메모리(120)에 데이터를 기입하는 라이트 동작, NAND 플래시 메모리(120)로부터 데이터를 독출하는 리드 동작을 수행할 수 있다. 또한, 콘트롤러(114)는 상기 일반 모드에서 상기 스탠바이 모드로의 스탠바이 모드 진입 동작 또는 상기 스탠바이 모드에서 상기 일반 모드로의 웨이크 업 동작을 수행할 수 있다.
NAND 플래시 메모리(120)는 콘트롤 유닛(110)으로부터 채널(130)을 통하여 제공된 데이터를 저장한다. NAND 플래시 메모리(120)는 캐시 레지스터(121) 및 메모리 셀(122)를 포함한다. 라이트 동작 시, 콘트롤 유닛(110)으로부터 제공된 데이터가 캐시 레지스터(121)에 일시적으로 저장되고, 캐시 레지스터(121)에 일시적으로 저장된 데이터는 페이지 단위로 메모리 셀(122)에 프로그램될 수 있다. 또한, 리드 동작 시, 메모리 셀(122)에 저장된 데이터가 페이지 단위로 캐시 레지스터(121)에 일시적으로 저장되고, 캐시 레지스터(121)에 일시적으로 저장된 데이터가 콘트롤 유닛(110)으로 출력될 수 있다. 예를 들어, 캐시 레지스터(121)는 복수의 플립-플롭들 또는 래치들로 구현될 수 있다. 메모리 셀(122)은 복수의 컬럼과 로가 교차하는 매트릭스 구성을 이룰 수 있다. 실시예에 따라, NAND 플래시 메모리(120)에 포함된 캐시 레지스터(121)의 사이즈 및 개수는 다양할 수 있다. 예를 들어, NAND 플래시 메모리(120)는 각각 하나의 페이지에 상응하는 사이즈를 가지는 두개의 캐시 레지스터들을 포함할 수 있다.
채널(130)은 콘트롤 유닛(110)과 NAND 플래시 메모리(120) 사이의 명령, 어드레스, 데이터 등의 경로를 제공한다. 채널(130)은 복수의 입출력 라인들(I/O 0, I/O 1, …, I/O 7)을 포함할 수 있다. 예를 들어, 명령, 어드레스, 및 입력 데이터는 복수의 입출력 라인들(I/O 0, I/O 1, …, I/O 7)을 통하여 콘트롤 유닛(110)에서 NAND 플래시 메모리(120)로 8 bit 단위로 전송되고, 출력 데이터는 복수의 입출력 라인들(I/O 0, I/O 1, …, I/O 7)을 통하여 NAND 플래시 메모리(120)에서 콘트롤 유닛(110)으로 8 bit 단위로 전송될 수 있다.
도 1에 도시되지는 않았지만, 채널(130)은 제어 신호가 전송되는 제어 라인을 더욱 포함할 수 있다. 예를 들어, 채널(130)은 커맨드 래치 인에이블(command latch enable, CLE) 신호, 어드레스 래치 인에이블(address latch enable, ALE) 신호, 칩 인에이블(chip enable, /CE) 신호, 리드 인에이블(read enable, /RE) 신호, 라이트 인에이블(write enable, /WE) 신호, 라이트 프로텍트(write protect, /WP) 신호, 레디/비지 출력(ready/busy output, R/B) 신호, 전원(VCC) 신호, 접지(VSS) 신호 등을 전송하는 제어 라인을 포함할 수 있다. 또한, 도 1에는 8개의 입출력 라인들(I/O 0, I/O 1, …, I/O 7)을 포함하는 채널(130)이 도시되어 있으나, 실시예에 따라 채널(130)은 하나 이상의 입출력 라인을 포함할 수 있다.
이하, 메모리 시스템(100)의 상기 일반 모드에서 상기 스탠바이 모드로, 또는 상기 스탠바이 모드에서 상기 일반 모드로의 모드 전환 동작을 설명한다.
상기 스탠바이 모드 진입 시, 작업 메모리(111)에 저장된 상기 메타 데이터는 콘트롤러(114)에 의해 제어되어 NAND 인터페이스부(113)에 제공된다. 실시예에 따라, 작업 메모리(111)로부터 리드된 상기 메타 데이터는 ECC부(112)에 의해 에러 정정 코드의 형태로 NAND 인터페이스부(113)에 제공될 수 있다. 게다가, 상기 메타 데이터는 압축부(117)에 의해 압축되어 NAND 인터페이스부(113)에 제공될 수 있다. NAND 인터페이스부(113)는 콘트롤러(114)에 의해 제어되어 상기 메타 데이터를 포함하는 라이트 명령어 코드를 생성한다. 상기 라이트 명령어 코드는 채널(130)을 통하여 NAND 플래시 메모리(120)에 제공된다. NAND 플래시 메모리(120)는 채널(130)을 통하여 상기 라이트 명령어 코드를 수신하고, 상기 라이트 명령어 코드에 응답하여 상기 메타 데이터를 캐시 레지스터(121)에 저장한다. 이 때, 상기 라이트 명령어 코드는 상기 메타 데이터가 캐시 레지스터(121)에 저장되고, 메모리 셀(122)에 프로그램되지 않아야 함을 NAND 플래시 메모리(120)에 알릴 수 있다. 이에 따라, NAND 플래시 메모리(120)는 상기 메타 데이터를 캐시 레지스터(121)에 저장하고, 메모리 셀(122)에 프로그램하지 않을 수 있다. 상기 라이트 명령어 코드는 도 2a 내지 도 2c를 참조하여 후술한다.
상기 스탠바이 모드 진입 시 상기 메타 데이터가 NAND 플래시 메모리(120)의 캐시 레지스터(121)에 저장되므로, 메모리 시스템(100)은 상기 스탠바이 모드에서 작업 메모리(111)의 전원 공급을 차단할 수 있다. 이에 따라, 상기 스탠바이 모드에서의 전력 소모가 감소될 수 있다.
일 실시예에서, 캐시 레지스터(121)와 메모리 셀(122)의 전원 공급이 독립적으로 제어될 수 있다. 이 경우, 상기 스탠바이 모드에서, 캐시 레지스터(121)에 대한 전원은 지속적으로 공급되고, 메모리 셀(122)에 대한 전원 공급을 차단할 수 있다. 이에 따라, 상기 스탠바이 모드에서의 전력 소모가 더욱 감소될 수 있다.
상기 스탠바이 모드 이후 상기 웨이크 업 동작 시, NAND 인터페이스부(113)는 콘트롤러(114)에 의해 제어되어 리드 명령을 생성한다. NAND 플래시 메모리(120)는 채널(130)을 통하여 상기 리드 명령을 수신하고, 상기 리드 명령에 응답하여 캐시 레지스터(121)에 저장된 상기 메타 데이터를 출력한다. 콘트롤 유닛(110)은 채널(130)을 통하여 상기 메타 데이터를 수신하고, 상기 메타 데이터를 작업 메모리(111)에 저장할 수 있다. 콘트롤 유닛(110)은 작업 메모리(111)에 저장된 상기 메타 데이터에 기초하여 상기 일반 모드에서의 동작을 정상적으로 수행할 수 있다.
이와 같이, 상기 스탠바이 모드 진입 시 상기 메타 데이터가 메모리 셀(122) 대신에 캐시 레지스터(121)에 저장되고, 상기 웨이크 업 동작 시 상기 메타 데이터가 메모리 셀(122) 대신에 캐시 레지스터(121)로부터 리드되므로, 상기 일반 모드에서 상기 스탠바이 모드로 또는 상기 스탠바이 모드에서 상기 일반 모드로의 모드 전환이 신속하게 수행될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)에서는, 스탠바이 모드에서 작업 메모리(111)의 메타 데이터가 NAND 플래시 메모리(120)의 캐시 레지스터(121)에 저장되므로, 작업 메모리(111)의 전원 공급을 차단함으로써 상기 스탠바이 모드에서의 전력 소모를 감소시킬 수 있다. 또한, 본 발명의 일 실시예에 따른 메모리 시스템(100)에서는, 상기 메타 데이터가 메모리 셀(122) 대신에 캐시 레지스터(121)에/로부터 라이트/리드되므로, 상기 스탠바이 모드 진입 및 웨이크 업 동작이 고속으로 수행될 수 있다.
도 1에는 콘트롤러(114)가 형성된 집적 회로 내에 작업 메모리(111)가 형성된 예가 도시되어 있으나, 실시예에 따라, 작업 메모리(111)는 콘트롤러(114)와 서로 다른 집적 회로에 형성될 수 있다.
도 1에는 NAND 플래시 메모리(120)를 포함하는 메모리 시스템(100)이 도시되어 있으나, 실시예에 따라 메모리 시스템(100)은, NAND 플래시 메모리(120) 대신에 또는 NAND 플래시 메모리(120)와 함께, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등을 포함할 수 있다. 또한, 도 1에는 하나의 NAND 플래시 메모리(120)를 포함하는 메모리 시스템(100)이 도시되어 있으나, 메모리 시스템(100)은 복수의 NAND 플래시 메모리들을 포함할 수 있다. 메모리 시스템(100)이 복수의 NAND 플래시 메모리들을 포함하는 경우, 콘트롤 유닛(110)과 복수의 NAND 플래시 메모리들 사이의 채널은 하나 또는 복수 개일 수 있다.
도 2a 내지 도 2c는 라이트 명령어 코드 및 리드 명령어 코드의 예들을 나타내는 도면이다.
도 2a에는, NAND 인터페이스 프로토콜을 이용한 라이트 명령어 코드 및 리드 명령어 코드의 예가 도시되어 있다.
도 2a를 참조하면, 라이트 명령어 코드(210a)는 제1 명령 필드(211a), 제1 주소 필드(212a) 및 입력 데이터 필드(213a)를 포함한다. 제1 명령 필드(211a)에는 직렬 데이터 입력 커맨드(예를 들어, 80h)가 기입될 수 있다. 일 실시예에서, 제1 주소 필드(212a)에는 ‘NULL’이 기입될 수 있다. 예를 들어, 제1 주소 필드(212a)의 모든 비트가 ‘로직 로우’ 또는 ‘하이 임피던스(Hi-Z)’ 상태로 고정될 수 있다. 다른 실시예에서, 제1 주소 필드(212a)에는 데이터가 캐시 레지스터에 저장되어야 함을 나타내는 특정 패턴의 비트들이 기입될 수 있다. 또 다른 실시예에서, 제1 주소 필드(212a)에 기입된 데이터는 무시될 수 있다. 입력 데이터 필드(213a)에는 도 1의 작업 메모리(111)에 저장된 메타 데이터가 기입될 수 있다. 일 예에서, 입력 데이터 필드(213a)에는 상기 메타 데이터가 한 페이지 크기(예를 들어, 약 8K Bytes)까지 기입될 수 있다.
스탠바이 모드 진입 시, 도 1의 콘트롤 유닛(110)은 NAND 플래시 메모리(120)에 라이트 명령어 코드(210a)를 전송하고, 라이트 명령어 코드(210a) 전송 후 페이지 프로그램 컨펌 커맨드(예를 들어, 10h)를 전송하지 않는다. 이에 따라, 도 1의 NAND 플래시 메모리(120)는 상기 페이지 프로그램 컨펌 커맨드 없이 라이트 명령어 코드(210a)만을 수신함으로써 입력 데이터 필드(213a)에 기입된 상기 메타 데이터를 메모리 셀(122)에 프로그램하지 않고 캐시 레지스터(121)에 저장할 수 있다.
리드 명령어 코드(220a)는 제2 명령 필드(221a), 제2 주소 필드(222a), 제3 명령 필드(223a), 제3 주소 필드(224a), 제4 명령 필드(225a) 및 출력 데이터 필드(226a)를 포함한다. 예를 들어, 제2 명령 필드(221a)에는 00h가 기입되고, 제2 주소 필드(222a)에는 NULL 또는 특정 패턴이 기입되며, 제3 명령 필드(223a)에는 05h가 기입되고, 제3 주소 필드(224a)에는 NULL 또는 특정 패턴이 기입되며, 제4 명령 필드(225a)에는 E0h가 기입될 수 있다. 출력 데이터 필드(226a)에는 도 1의 캐시 레지스터(121)에 저장된 메타 데이터가 기입될 수 있다. 일 예에서, 출력 데이터 필드(226a)에는 상기 메타 데이터가 한 페이지 크기(예를 들어, 약 8K Bytes)까지 기입될 수 있다.
웨이크 업 동작 시, 도 1의 콘트롤 유닛(110)은 NAND 플래시 메모리(120)에 리드 컨펌 커맨드(예를 들어, 30h)를 전송하지 않고, 값이 기입된 제2 명령 필드(221a), 제2 주소 필드(222a), 제3 명령 필드(223a), 제3 주소 필드(224a) 및 제4 명령 필드(225a)를 전송한다. 이에 따라, 도 1의 NAND 플래시 메모리(120)는 메모리 셀(122)로부터 캐시 레지스터(121)에 페이지를 리드하지 않고, 캐시 레지스터(121)에 저장된 상기 메타 데이터를 출력 데이터 필드(226a)에 기입하여 콘트롤 유닛(110)에 제공할 수 있다.
도 2b에는, NAND 인터페이스 프로토콜을 이용한 투 플레인(two plane) 방식의 라이트 명령어 코드 및 리드 명령어 코드의 예가 도시되어 있다. 도 2b의 라이트 명령어 코드 및 리드 명령어 코드를 이용하는 NAND 플래시 메모리는 투 플레인 방식의 프로그램 동작 및 리드 동작을 지원할 수 있다.
도 2b를 참조하면, 라이트 명령어 코드(210b)는 제1 명령 필드(211b), 제1 주소 필드(212b), 제1 입력 데이터 필드(213b), 제2 명령 필드(214b), 제2 주소 필드(215b) 및 제2 입력 데이터 필드(216b)를 포함한다. 예를 들어, 제1 명령 필드(211b)에는 80h가 기입되고, 제1 주소 필드(212b)에는 ‘NULL’ 또는 특정 패턴이 기입되며, 제2 명령 필드(214b)에는 81h가 기입되고, 제2 주소 필드(215b)에는 ‘NULL’ 또는 특정 패턴이 기입될 수 있다. 제1 입력 데이터 필드(213b) 및 제2 입력 데이터 필드(216b)에는 도 1의 작업 메모리(111)에 저장된 메타 데이터가 기입될 수 있다. 일 예에서, 제1 입력 데이터 필드(213b) 및 제2 입력 데이터 필드(216b)에는 상기 메타 데이터가 각각 한 페이지 크기까지 기입될 수 있다.
스탠바이 모드 진입 시, 도 1의 콘트롤 유닛(110)은 NAND 플래시 메모리(120)에 라이트 명령어 코드(210b)를 전송하고, 더미 페이지 프로그램 커맨드(예를 들어, 11h) 또는 페이지 프로그램 커맨드(예를 들어, 10h)를 전송하지 않는다. 이에 따라, 도 1의 NAND 플래시 메모리(120)는 상기 더미 페이지 프로그램 커맨드 또는 상기 페이지 프로그램 커맨드 없이 라이트 명령어 코드(210b)만을 수신함으로써 제1 입력 데이터 필드(213b) 및 제2 입력 데이터 필드(216b)에 기입된 상기 메타 데이터를 메모리 셀(122)에 프로그램하지 않고 캐시 레지스터(121)에 저장할 수 있다.
리드 명령어 코드(220b)는 제3 명령 필드(221b), 제3 주소 필드(222b), 제4 명령 필드(223b), 제4 주소 필드(224b), 제5 명령 필드(225b), 제1 출력 데이터 필드(226b), 제6 명령 필드(227b), 제5 주소 필드(228b), 제7 명령 필드(229b), 제6 주소 필드(230b), 제8 명령 필드(231b) 및 제2 출력 데이터 필드(232b)를 포함한다. 예를 들어, 제3 명령 필드(221b)에는 00h가 기입되고, 제3 주소 필드(222b)에는 NULL 또는 특정 패턴이 기입되며, 제4 명령 필드(223b)에는 05h가 기입되고, 제4 주소 필드(224b)에는 NULL 또는 특정 패턴이 기입되며, 제5 명령 필드(225b)에는 E0h가 기입되고, 제6 명령 필드(227b)에는 00h가 기입되고, 제5 주소 필드(228b)에는 NULL 또는 특정 패턴이 기입되며, 제7 명령 필드(229b)에는 05h가 기입되고, 제6 주소 필드(230b)에는 NULL 또는 특정 패턴이 기입되며 제8 명령 필드(231b)에는 E0h가 기입될 수 있다. 제1 출력 데이터 필드(226b) 및 제2 출력 데이터 필드(232b)에는 도 1의 캐시 레지스터(121)에 저장된 메타 데이터가 기입될 수 있다. 일 예에서, 도 1의 NAND 플래시 메모리(120)는 각각 한 페이지 크기를 가지는 두개의 캐시 레지스터들을 포함하고, 제1 출력 데이터 필드(226b) 및 제2 출력 데이터 필드(232b)에는 상기 두개의 캐시 레지스터들에 저장된 메타 데이터가 각각 기입될 수 있다.
웨이크 업 동작 시, 도 1의 콘트롤 유닛(110)은 NAND 플래시 메모리(120)에 리드 컨펌 커맨드(예를 들어, 30h)를 전송하지 않고, 값이 기입된 제3 명령 필드(221b), 제3 주소 필드(222b), 제4 명령 필드(223b), 제4 주소 필드(224b) 및 제5 명령 필드(225b)를 전송한다. 이에 따라, 도 1의 NAND 플래시 메모리(120)는 메모리 셀(122)로부터 하나의 캐시 레지스터에 페이지를 리드하지 않고, 상기 하나의 캐시 레지스터에 저장된 상기 메타 데이터를 제1 출력 데이터 필드(226b)에 기입하여 콘트롤 유닛(110)은 제공할 수 있다. 그 후, 도 1의 콘트롤 유닛(110)은 NAND 플래시 메모리(120)에 값이 기입된 제6 명령 필드(227b), 제5 주소 필드(228b), 제7 명령 필드(229b), 제6 주소 필드(230b) 및 제8 명령 필드(231b)를 전송한다. 이에 따라, 도 1의 NAND 플래시 메모리(120)는 메모리 셀(122)로부터 다른 하나의 캐시 레지스터에 페이지를 리드하지 않고, 상기 다른 하나의 캐시 레지스터에 저장된 상기 메타 데이터를 제2 출력 데이터 필드(232b)에 기입하여 콘트롤 유닛(110)에 제공할 수 있다.
도 2c에는, 다른 형태의 라이트 명령어 코드 및 리드 명령어 코드의 예가 도시되어 있다.
도 2c를 참조하면, 라이트 명령어 코드(210c)는 제1 명령 필드(211c) 및 입력 데이터 필드(213c)를 포함한다. 제1 명령 필드(211a)에는 기존의 NAND 인터페이스 프로토콜에서 정의되지 않은 새로운 커맨드(예를 들어, 00h, 05h, 10h, 11h, 30h, 35h, 60h, 70h, 7Bh, 80h, 81h, 85h, 90h, D0h, E0h, F1h, FFh 등을 제외한 한 바이트 크기의 커맨드)가 기입될 수 있다. 입력 데이터 필드(213c)에는 도 1의 작업 메모리(111)에 저장된 메타 데이터가 기입될 수 있다. 실시예에 따라, 입력 데이터 필드(213c)에는 한 페이지 크기 또는 그 이상의 상기 메타 데이터가 기입될 수 있다.
스탠바이 모드 진입 시, 도 1의 콘트롤 유닛(110)은 NAND 플래시 메모리(120)에 라이트 명령어 코드(210c)를 전송한다. 이에 따라, 도 1의 NAND 플래시 메모리(120)는 라이트 명령어 코드(210c)를 수신함으로써 입력 데이터 필드(213c)에 기입된 상기 메타 데이터를 메모리 셀(122)에 프로그램하지 않고 캐시 레지스터(121)에 저장할 수 있다.
리드 명령어 코드(220c)는 제2 명령 필드(221c) 및 출력 데이터 필드(226c)를 포함한다. 제2 명령 필드(221c)에는 기존의 NAND 인터페이스 프로토콜에서 정의되지 않은 새로운 커맨드(예를 들어, 00h, 05h, 10h, 11h, 30h, 35h, 60h, 70h, 7Bh, 80h, 81h, 85h, 90h, D0h, E0h, F1h, FFh 등을 제외한 한 바이트 크기의 커맨드)가 기입될 수 있다. 출력 데이터 필드(226c)에는 도 1의 캐시 레지스터(121)에 저장된 메타 데이터가 기입될 수 있다. 실시예에 따라, 출력 데이터 필드(226c)에는 한 페이지 크기 또는 그 이상의 상기 메타 데이터가 기입될 수 있다.
웨이크 업 동작 시, 도 1의 콘트롤 유닛(110)은 NAND 플래시 메모리(120)에 값이 기입된 제2 명령 필드(221c)를 전송한다. 이에 따라, 도 1의 NAND 플래시 메모리(120)는 메모리 셀(122)로부터 캐시 레지스터(121)에 페이지를 리드하지 않고, 캐시 레지스터(121)에 저장된 상기 메타 데이터를 출력 데이터 필드(226c)에 기입하여 콘트롤 유닛(110)에 제공할 수 있다.
도 3은 도 1의 메모리 시스템에 포함된 NAND 플래시 메모리를 나타내는 블록도이다.
도 3을 참조하면, NAND 플래시 메모리(120)는 캐시 레지스터(121), 메모리 셀(122), 입출력 회로(123), 어드레스 회로(124) 및 제어 회로(125)를 포함한다.
입출력 회로(123)는 복수의 입출력 라인들(I/O 0, I/O 1, …, I/O 7)을 포함하는 도 1의 채널(130)과 연결된다. 입출력 회로(123)는 복수의 입출력 라인들(I/O 0, I/O 1, …, I/O 7)을 통하여 도 1의 콘트롤 유닛(110)으로부터 명령(CMD), 어드레스(ADDR) 및 입력 데이터(DATA)를 수신하고, 콘트롤 유닛(110)에 출력 데이터(DATA)를 송신할 수 있다. 입출력 회로(123)는 제어 회로(125)에 콘트롤 유닛(110)으로부터 수신된 명령(CMD)을 제공하고, 어드레스 회로(124)에 콘트롤 유닛(110)으로부터 수신된 어드레스(ADDR)를 제공하며, 캐시 레지스터(121)에 콘트롤 유닛(110)으로부터 수신된 입력 데이터(DATA)를 제공하고, 콘트롤 유닛(110)에 캐시 레지스터(121)로부터 수신된 출력 데이터(DATA)를 제공할 수 있다.
어드레스 회로(124)는 입출력 회로(123)를 통하여 콘트롤 유닛(110)으로부터 수신된 어드레스(ADDR)를 래치 및 디코딩하여 메모리 셀(122)의 로우 및/또는 캐시 레지스터(121)의 컬럼을 선택할 수 있다.
제어 회로(125)는 입출력 회로(123)를 통하여 콘트롤 유닛(110)으로부터 수신된 명령(CMD)에 응답하여 NAND 플래시 메모리(120)의 동작을 제어할 수 있다. 또한, 제어 회로(125)는 프로그램 전압, 패스 전압, 검증 전압 및 독출 전압과 같은 워드 라인 전압들을 생성할 수 있다. 제어 회로(125)는 콘트롤 유닛(110)으로부터 제어 신호(C/S)를 수신할 수 있다. 예를 들어, 제어 회로(125)는 콘트롤 유닛(110)으로부터 CLE 신호, ALE 신호, /CE 신호, /RE 신호, /WE 신호, /WP 신호, R/B 신호 등을 수신할 수 있다.
일 실시예에서, 제어 회로(125)는 별도의 전원 경로(126)를 통하여 캐시 레지스터(121)의 전원 공급을 제어할 수 있다. 예를 들어, 제어 회로(125)는 스탠바이 모드에서 전원 경로(126)를 통하여 캐시 레지스터(121)에 전원이 공급되고, 캐시 레지스터(121)를 제외한 회로들의 일부 또는 전부에 대한 전원 공급이 차단되도록 제어할 수 있다. 특히, 상기 스탠바이 모드에서 메모리 셀(122)에 대한 전원 공급이 차단될 수 있다.
입출력 회로(123)를 통하여 콘트롤 유닛(110)으로부터 수신된 입력 데이터(DATA)는 캐시 레지스터(121)에 로딩되고, 캐시 레지스터(121)에 로딩된 입력 데이터(DATA)는 페이지 단위로 메모리 셀(122)에 프로그램된다. 또한, 출력 데이터(DATA)는 메모리 셀(122)로부터 페이지 단위로 캐시 레지스터(121)에 독출되고, 캐시 레지스터(121)로부터 입출력 회로(123)를 통하여 콘트롤 유닛(110)에 제공될 수 있다.
스탠바이 모드 진입 시, 입출력 회로(123)를 통하여 콘트롤 유닛(110)으로부터 수신된 메타 데이터(DATA)는 캐시 레지스터(121)에 저장되고, 메모리 셀(122)에 프로그램되지 않을 수 있다. 또한, 웨이크 업 동작 시, 메모리 셀(122)에서 캐시 레지스터(121)로의 데이터 리드 동작이 수행되지 않고, 캐시 레지스터(121)에 저장된 메타 데이터(DATA)가 입출력 회로(123)를 통하여 콘트롤 유닛(110)에 제공될 수 있다.
도 4는 도 3의 NAND 플래시 메모리의 저장 용량의 일 예를 나타내는 도면이다.
도 4를 참조하면, NAND 플래시 메모리 장치의 일 예에서, 메모리 셀(122)은 각각 128 개의 페이지로 구성된 블록들을 4,152 개 가질 수 있다. 즉, 메모리 셀(122)은 각각 (8K + 640) Bytes 크기의 페이지를 519K 개 가질 수 있다. 다시 말하면, 메모리 셀(122)은 35,811 Mbits의 용량을 가질 수 있다. 캐시 레지스터(121)는 한 페이지 크기, 즉 (8K + 640) Bytes의 용량을 가질 수 있다.
실시예에 따라, NAND 플래시 메모리 장치는 한 페이지 크기의 하나의 캐시 레지스터를 포함하거나, 각각 한 페이지 크기의 복수의 캐시 레지스터들을 포함하거나, 두 페이지 이상의 크기를 가지는 하나의 레지스터를 포함할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 5를 참조하면, 메모리 시스템(100a)은 콘트롤 유닛(110a), NAND 플래시 메모리(120a) 및 채널(130a)을 포함한다. 도 5의 메모리 시스템(100a)은 채널(130a) 및 이에 연결된 회로의 구성을 제외하고 도 1의 메모리 시스템(100)과 유사하다.
콘트롤 유닛(110a)과 NAND 플래시 메모리(120a) 사이의 채널(130a)은 하나의 입출력 라인(I/O)을 포함할 수 있다. 콘트롤 유닛(110a)은 NAND 인터페이스부(113)에 포함된 제1 직병렬화기(115a)를 통하여 명령, 어드레스, 및/또는 입력 데이터를 직렬화하여 NAND 플래시 메모리(120a)에 직렬 신호를 송신하고, NAND 플래시 메모리(120a)는 제2 직병렬화기(126)를 통하여 상기 직렬 신호를 병렬화하여 캐시 레지스터(121)에 제공할 수 있다. 또한, NAND 플래시 메모리(120a)는 제2 직병렬화기(126)를 통하여 캐시 레지스터(121)로부터 제공된 출력 데이터를 직렬화하여 콘트롤 유닛(110a)에 직렬 신호를 송신하고, 콘트롤 유닛(110a)은 상기 직렬 신호를 제1 직병렬화기(115a)를 통하여 병렬화하여 작업 메모리(111) 또는 ECC부(112)에 제공할 수 있다. 이에 따라, 콘트롤 유닛(110a)과 NAND 플래시 메모리(120a) 사이의 채널(130a)은 보다 적은 수의 신호 라인을 포함할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 6을 참조하면, 메모리 시스템(100b)은 콘트롤 유닛(110b), NAND 플래시 메모리(120b), 제1 채널(130) 및 제2 채널(140)을 포함한다. 도 6의 메모리 시스템(100b)은 제2 채널(140)을 더 포함하는 것을 제외하고 도 1의 메모리 시스템(100)과 유사하다.
제2 채널(140)은 콘트롤 유닛(110b)과 NAND 플래시 메모리(120b) 사이에서 메타 데이터를 전송하는 용도로 사용될 수 있다. 예를 들어, 스탠바이 모드 진입 시 작업 메모리(111)에 저장된 메타 데이터가 제2 채널(140)을 통하여 캐시 레지스터(121)에 저장되고, 웨이크 업 동작 시 캐시 레지스터(121)에 저장된 상기 메타 데이터가 제2 채널(140)을 통하여 작업 메모리(111)에 저장될 수 있다.
일 실시예에서, 제2 채널(140)은 하나의 입출력 라인을 포함할 수 있다. 이 경우, 상기 스탠바이 모드 진입 시, 작업 메모리(111)에 저장된 상기 메타 데이터는 NAND 인터페이스부(113b)에 포함된 제1 직병렬화기에 의해 직렬화되어 송신되고, NAND 플래시 메모리(120b)는 수신된 직렬 신호를 NAND 플래시 메모리(120b)에 포함된 제2 직병렬화기를 이용하여 병렬화하여 캐시 레지스터(121)에 저장할 수 있다. 또한, 상기 웨이크 업 동작 시, 캐시 레지스터(121)에 저장된 상기 메타 데이터는 상기 제2 직병렬화기에 의해 직렬화되어 송신되고, 콘트롤 유닛(110b)은 수신된 직렬 신호를 상기 제1 직병렬화기를 이용하여 병렬화하여 작업 메모리(111)에 저장할 수 있다. 다른 실시예에서, 제2 채널(140)은 복수의 입출력 라인들을 포함할 수 있다.
상술한 바와 같이, 메모리 시스템(100b)이 메타 데이터 전용 채널(140)을 포함함으로써, 상기 메타 데이터의 전송이 보다 신속하게 수행될 수 있고, 또한, 일반 모드에서 스탠바이 모드로 또는 스탠바이 모드에서 일반 모드로의 모드 전환이 신속하게 수행될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 7을 참조하면, 메모리 시스템(100c)은 콘트롤 유닛(110c), 복수의 NAND 플래시 메모리들(120-1, 120-2, …, 120-n), 및 복수의 채널들(130-1, 130-2, …, 130-n)을 포함한다. 도 7의 메모리 시스템(100c)은, 도 1의 메모리 시스템(100)과 비교하여, 하나 이상의 NAND 플래시 메모리 및 하나 이상의 채널을 더욱 포함한다.
복수의 NAND 플래시 메모리들(120-1, 120-2, …, 120-n)에 포함된 복수의 캐시 레지스터들(121-1, 121-2, …, 121-n)은 복수의 채널들(130-1, 130-2, …, 130-n)을 통하여 서로 독립적으로 제어되거나, 서로 공유하여 제어될 수 있다. 또한, 콘트롤 유닛(110c)에 저장된 메타 데이터는 콘트롤 유닛(110c)에 포함된 작업 메모리의 용량과 개수, 캐시 레지스터들(121-1, 121-2, …, 121-n)의 용량 및 개수, 압축부(117)에 의한 압축 여부 및 압축률 등에 따라 다양한 방식으로 캐시 레지스터들(121-1, 121-2, …, 121-n)에 저장될 수 있다.
예를 들어, 콘트롤 유닛(110c)에 각각 64K Bytes 크기를 가지는 4 개의 제1 내지 제4 작업 메모리들이 포함되고, 압축부(117)의 압축률이 1/2이며, 메모리 시스템(100c)이 8 개의 제1 내지 제8 NAND 플래시 메모리들을 포함하며, 제1 내지 제8 NAND 플래시 메모리들에 각각 포함된 8개의 제1 내지 제8 캐시 레지스터들 각각이 16K Bytes 크기를 가지는 경우, 상기 제1 작업 메모리에 저장된 메타 데이터는 상기 제1 및 제2 캐시 레지스터들에 저장되고, 상기 제2 작업 메모리에 저장된 메타 데이터는 상기 제3 및 제4 캐시 레지스터들에 저장되며, 상기 제3 작업 메모리에 저장된 메타 데이터는 상기 제5 및 제6 캐시 레지스터들에 저장되고, 상기 제4 작업 메모리에 저장된 메타 데이터는 상기 제7 및 제8 캐시 레지스터들에 저장될 수 있다. 이 경우, 스탠바이 모드에서, 콘트롤 유닛(110c)에 포함된 상기 제1 내지 제4 작업 메모리들에 대한 전원 공급이 모두 차단될 수 있다.
다른 예에서, 콘트롤 유닛(110c)에 각각 64K Bytes 크기를 가지는 4 개의 제1 내지 제4 작업 메모리들이 포함되고, 압축부(117)의 압축률이 1/2이며, 메모리 시스템(100c)이 4 개의 제1 내지 제4 NAND 플래시 메모리들을 포함하며, 제1 내지 제4 NAND 플래시 메모리들에 각각 포함된 4개의 제1 내지 제4 캐시 레지스터들 각각이 16K Bytes 크기를 가지는 경우, 상기 제1 작업 메모리에 저장된 메타 데이터는 상기 제1 및 제2 캐시 레지스터들에 저장되고, 상기 제2 작업 메모리에 저장된 메타 데이터는 상기 제3 및 제4 캐시 레지스터들에 저장될 수 있다. 이 경우, 스탠바이 모드에서, 콘트롤 유닛(110c)에 포함된 상기 제1 및 제2 작업 메모리들에 대한 전원 공급이 차단되고, 상기 제3 및 제4 작업 메모리들에 대한 전원 공급은 유지될 수 있다.
이와 같이, 메모리 시스템(100c)이 보다 많은 수의 NAND 플래시 메모리들(120-1, 120-2, …, 120-n)을 포함하는 경우, 스탠바이 모드에서 보다 많은 수의 콘트롤 유닛(110c)에 포함된 작업 메모리들의 전원을 오프시킬 수 있고, 전력 소모를 더욱 감소시킬 수 있다.
도 7에는 메모리 시스템(100c)이 콘트롤 유닛(110c)과 복수의 NAND 플래시 메모리들(120-1, 120-2, …, 120-n) 사이에 복수의 채널들(130-1, 130-2, …, 130-n)을 포함하는 예가 도시되어 있으나, 메모리 시스템(100c)은 콘트롤 유닛(110c)과 복수의 NAND 플래시 메모리들(120-1, 120-2, …, 120-n) 사이에 하나의 채널을 포함할 수 있다.
도 8a 내지 도 8d는 NAND 인터페이스 콘트롤 유닛(110)과 NAND 플래시 메모리(120)가 연결된 본 발명의 응용 예를 도시한 블록도들로서, 다양한 형태의 메모리 버스 프로토콜들이 개시된다.
도 8a를 참조하면, NAND 인터페이스 콘트롤 유닛(110)과 NAND 플래시 메모리(120) 사이의 버스 프로토콜이 개시되어 있는 바, NAND 인터페이스 콘트롤 유닛(110)으로부터 /CE, /RE, /WE, DQS, CLE, ALE, /WP 등의 제어 신호(C/S)와 어드레스 신호(ADDR)가 NAND 플래시 메모리(120)에 제공된다. 데이터(DQ)는 양방향으로 전송된다.
도 8b를 참조하면, NAND 인터페이스 콘트롤 유닛(110)으로부터 패킷화된 제어 및 어드레스 신호(C/A Packet; Packetized control signals and address signals)가 NAND 플래시 메모리에 제공되고, 데이터(DQ)는 양방향으로 전송된다.
도 8c를 참조하면, NAND 인터페이스 콘트롤 유닛(110)으로부터 패킷화된 제어 신호, 어드레스 신호 및 라이트 데이터(C/A/WD Packet; Packetized control signals, address signals and write signals)가 NAND 플래시 메모리(120)에 제공되고, 데이터 출력(Q)은 NAND 플래시 메모리(120)에서 NAND 인터페이스 콘트롤 유닛(110)으로 단방향으로 전송된다.
도 8d를 참조하면, NAND 인터페이스 콘트롤 유닛(110)으로부터 제어 신호(C/S; Control signals)가 NAND 플래시 메모리(120)에 제공되고, 명령, 어드레스 및 데이터(C/A/DQ)는 양방향으로 전송된다.
도 9는 본 발명의 일 실시예에 따른 일반 모드에서 스탠바이 모드로의 모드 전환 시 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 1 및 도 9를 참조하면, 메모리 시스템(100)이 일반 모드로 구동하는 동안, 스탠바이 모드로의 진입이 결정되지 않은 경우(S62: NO), 메모리 시스템(100)은 계속하여 상기 일반 모드로 구동한다(S61).
메모리 시스템(100)은 자체에서 또는 외부의 신호에 응답하여 상기 스탠바이 모드로의 진입 여부를 결정할 수 있다(S62). 일 실시예에서, 메모리 시스템(100)은 콘트롤 유닛(110) 또는 NAND 플래시 메모리(120)에 포함된 카운터 또는 타이머를 이용하여 입력 신호가 인가되지 않는 시간을 측정할 수 있다. 메모리 시스템(100)은 상기 측정된 시간이 소정의 시간을 넘는 경우 상기 스탠바이 모드로 진입하는 것으로 판단할 수 있다. 다른 실시예에서, 메모리 시스템(100)은 잔여 전원 등의 환경 정보를 이용하여 상기 스탠바이 모드로 진입하는 것으로 판단할 수 있다. 또 다른 실시예에서, 메모리 시스템(100)은 콘트롤 유닛(110)이 외부 호스트로부터 스탠바이 진입 신호를 수신함으로써 상기 스탠바이 모드로 진입하는 것으로 판단할 수 있다. 또 다른 실시예에서, 메모리 시스템(100)은 콘트롤 유닛(110)이 입력 장치에서 생성되는 신호(예를 들어, 휴대 전화기에서 사용자가 키를 입력)를 수신함으로써 상기 스탠바이 모드로 진입하는 것으로 판단할 수 있다.
상기 스탠바이 모드로의 진입이 결정된 경우(S62: YES), 콘트롤 유닛(110)이 작업 메모리(111)로부터 메타 데이터를 리드하여 상기 메타 데이터가 포함된 라이트 명령어 코드를 생성할 수 있다(S63). 예를 들어, 상기 라이트 명령어 코드는 도 2a 내지 도 2c에 도시된 포맷을 가지거나, 상기 메타 데이터만을 포함할 수 있다.
콘트롤 유닛(110)은 상기 라이트 명령어 코드를 NAND 플래시 메모리(120)에 전송함으로써, 상기 메타 데이터를 캐시 레지스터(121)에 라이트할 수 있다(S64). 예를 들어, 상기 라이트 명령어 코드는 채널(130)에 포함된 복수의 입출력 라인들(I/O 0, I/O 1, …, I/O 7)을 통하여 NAND 플래시 메모리(120)에 전송되거나, 도 5의 채널(130a)에 포함된 직렬 입출력 라인(I/O)을 통하여 NAND 플래시 메모리(120)에 전송되거나, 도 6의 메타 데이터 전용 채널(140)을 통하여 NAND 플래시 메모리(120)에 전송되거나, 도 7의 복수의 채널들(130-1, 130-2, …, 130-n)을 통하여 복수의 NAND 플래시 메모리들(120-1, 120-2, …, 120-n)에 전송될 수 있다.
상기 메타 데이터가 캐시 레지스터(121)에 저장되면, 메모리 시스템(100)은 상기 스탠바이 모드로 구동할 수 있다(S65). 상기 스탠바이 모드에서, 콘트롤 유닛(110)은 작업 메모리(111)의 전원을 오프시킴으로써 전력 소모를 감소시킬 수 있다. 또한, 일 실시예에서, 메모리 시스템(100)은 NAND 플래시 메모리(120)의 캐시 레지스터(121)를 제외한 회로들, 예를 들어 메모리 셀(122)의 전원을 오프시킴으로써, 상기 스탠바이 모드에서의 전력 소모를 더욱 감소시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 스탠바이 모드에서 일반 모드로의 모드 전환 시 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 1 및 도 10을 참조하면, 메모리 시스템(100)이 스탠바이 모드로 구동하는 동안, 일반 모드로의 진입이 결정되지 않은 경우(S72: NO), 메모리 시스템(100)은 계속하여 상기 스탠바이 모드로 구동한다(S71).
메모리 시스템(100)은 자체에서 또는 외부의 신호에 응답하여 웨이크 업 여부를 결정할 수 있다(S72). 일 실시예에서, 메모리 시스템(100)은 콘트롤 유닛(110)이 입력 장치에서 생성되는 신호(예를 들어, 휴대 전화기에서 사용자가 키를 입력)를 수신함으로써 상기 일반 모드로 진입하는 것으로 판단할 수 있다. 다른 실시예에서, 메모리 시스템(100)을 포함하는 휴대 전화기가 파일럿(pilot) 신호를 통하여 호(call) 요청을 인지한 경우, 메모리 시스템(100)은 상기 일반 모드로 진입하는 것으로 판단할 수 있다. 또 다른 실시예에서, 메모리 시스템(100)은 콘트롤 유닛(110)이 외부 호스트로부터 웨이크 업 신호를 수신함으로써 상기 일반 모드로 진입하는 것으로 판단할 수 있다. 또 다른 실시예에서, 메모리 시스템(100)은 콘트롤 유닛(110)이 유선 또는 무선으로 데이터를 수신한 경우 상기 일반 모드로 진입하는 것으로 판단할 수 있다.
상기 일반 모드로의 진입이 결정된 경우(S72: YES), 콘트롤 유닛(110)은 리드 명령을 생성할 수 있다(S73). 예를 들어, 상기 리드 명령은 도 2a 내지 도 2c에 도시된 포맷을 가질 수 있다.
NAND 플래시 메모리(120)는 상기 리드 명령에 응답하여 캐시 레지스터(121)에 저장된 메타 데이터를 콘트롤 유닛(110)에 전송한다(S74). 예를 들어, NAND 플래시 메모리(120)는 상기 메타 데이터를 채널(130)에 포함된 복수의 입출력 라인들(I/O 0, I/O 1, …, I/O 7)을 통하여 콘트롤 유닛(110)에 전송하거나, 도 5의 채널(130a)에 포함된 직렬 입출력 라인(I/O)을 통하여 콘트롤 유닛(110)에 전송하거나, 도 6의 메타 데이터 전용 채널(140)을 통하여 콘트롤 유닛(110)에 전송할 수 있다.
콘트롤 유닛(110)은 캐시 레지스터(121)로부터 리드된 상기 메타 데이터를 작업 메모리(111)에 라이트한다(S75).
상기 메타 데이터가 작업 메모리(111)에 저장되면, 메모리 시스템(100)은 상기 일반 모드로 구동할 수 있다(S76). 상기 메타 데이터가 메모리 셀(122)이 아닌 캐시 레지스터(121)로부터 리드되므로, 메모리 시스템(100)은 상기 스탠바이 모드에서 상기 일반 모드로의 모드 전환을 신속하게 수행할 수 있다. 일 실시예에서, 상기 메타 데이터는 부팅 또는 웨이크 업 코드를 포함할 수 있고, 콘트롤 유닛(110)은 상기 메타 데이터에 포함된 상기 부팅 또는 웨이크 업 코드를 이용하여 웨이크 업 동작을 수행할 수 있다.
도 11은 본 발명의 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 도면이다.
도 11을 참조하면, 컴퓨팅 시스템(300)은 메모리 시스템(100) 및 호스트(310)를 포함한다.
메모리 시스템(100)는 호스트(310)와의 인터페이싱을 제공하는 호스트 인터페이스부(116)를 포함한다. 호스트 인터페이스부(116)는 호스트(310)와의 채널(320)을 통한 통신을 위해 호스트(310)에 대응하는 데이터 교환 프로토콜을 구비한다. 호스트 인터페이스부(116)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(310)와 통신하도록 구성될 수 있다.
메모리 시스템(100)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive, SSD) 등과 같은 형태로 구현될 수 있다. 예를 들어, 메모리 시스템(100)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.
예를 들어, 메모리 시스템(100)은 셀룰러 폰, PDA, PMP, 디지털 카메라, 포터블 게임 콘솔, MP3 플레이어, 데스크 톱 컴퓨터, 노트북 컴퓨터, 스피커, 비디오, 텔레비전 등과 같은 호스트(310)에 장착될 수 있다.
아울러, 메모리 시스템(100) 또는 컴퓨팅 시스템(300)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 12는 본 발명의 메모리 시스템을 솔리드 스테이트 드라이브에 응용한 예를 나타내는 도면이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브(400)는 콘트롤 유닛(410), 복수의 NAND 플래시 메모리들(460-1, 460-2, …, 460-n) 및 복수의 채널들(450-1, 450-2, …, 450-n)을 포함한다. 콘트롤 유닛(410)은 콘트롤러(421), 압축부(422), ECC부(423), 메모리 콘트롤러(424), 작업 메모리(430) 및 NAND 인터페이스부(440)를 포함한다.
스탠바이 모드 진입 시, 콘트롤 유닛(410)은 작업 메모리(430)에 저장된 메타 데이터를 복수의 채널들(450-1, 450-2, …, 450-n)을 통하여 복수의 NAND 플래시 메모리들(460-1, 460-2, …, 460-n)에 포함된 복수의 캐시 레지스터들에 라이트할 수 있다. 또한, 웨이크 업 동작 시, 콘트롤 유닛(410)은, 복수의 NAND 플래시 메모리들(460-1, 460-2, …, 460-n)에 포함된 복수의 캐시 레지스터들에 저장된 상기 메타 데이터를 복수의 채널들(450-1, 450-2, …, 450-n)을 통하여 수신하고, 상기 수신된 메타 데이터를 작업 메모리(430)에 저장할 수 있다. 이에 따라, 솔리드 스테이트 드라이브(400)는 전력 소모를 감소시킬 수 있고, 모드 전환을 신속하게 수행할 수 있다.
일 실시예에서, 콘트롤 유닛(410)은 복수의 전원 제어 라인들(480-1, 480-2, …, 480-n)을 통하여 복수의 NAND 플래시 메모리들(460-1, 460-2, …, 460-n)의 전원 공급을 제어할 수 있다. 예를 들어, SSD 콘트롤러(410)는, 복수의 전원 제어 라인들(480-1, 480-2, …, 480-n)을 통하여, 스탠바이 모드에서 복수의 NAND 플래시 메모리들(460-1, 460-2, …, 460-n)의 캐시 레지스터들을 제외한 회로들에 대한 전원 공급이 차단되도록 제어할 수 있다.
일 실시예에서, 솔리드 스테이트 드라이브(400)는 호스트(500)와의 인터페이싱을 제공하는 호스트 인터페이스부(470)를 더욱 포함하고, 셀룰러 폰, PDA, PMP, 디지털 카메라, 포터블 게임 콘솔, MP3 플레이어, 데스크 톱 컴퓨터, 노트북 컴퓨터, 스피커, 비디오, 텔레비전 등과 같은 호스트(500)에 장착될 수 있다.
도 12에는 콘트롤러(421)가 형성된 집적 회로(420)의 외부에 작업 메모리(430)가 형성된 예가 도시되어 있으나, 실시예에 따라, 작업 메모리(430)는 콘트롤러(421)가 형성된 집적 회로(420)의 내부에 형성될 수 있다. 또한, 도 12에는 콘트롤 유닛(410)이 별도의 메모리 콘트롤러(424)를 포함하는 예가 도시되어 있으나, 실시예에 따라, 메모리 콘트롤러(424)는 작업 메모리(430) 또는 콘트롤러(421) 내에 구현될 수 있다.
도 13은 본 발명의 메모리 시스템을 모바일 시스템에 응용한 예를 나타내는 도면이다.
도 13을 참조하면, 모바일 시스템(600)은 프로세서(610), 메모리(620), 사용자 인터페이스(630), 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(660) 및 메모리 시스템(640)을 포함한다.
프로세서(610)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(610)는 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(610)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(650)를 통하여 메모리(620)에 연결될 수 있다. 예를 들어, 메모리(620)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 또한, 프로세서(610)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(610)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(630)를 제어할 수 있다. 모뎀(660)은 외부 장치와 무선으로 데이터를 송수신할 수 있다. NAND 플래시 메모리(642)에는 프로세서(610)에 의해 처리된 데이터 또는 모뎀(660)을 통하여 수신된 데이터 등이 콘트롤러(641)를 통해 저장될 수 있다. 모바일 시스템(600)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 모바일 시스템(600)은 실시예에 따라 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
상술한 바와 같이, 스탠바이 모드 진입 시 메타 데이터를 NAND 플래시 메모리(642)의 캐시 레지스터(도시하지 않음)에 저장함으로써, 스탠바이 모드에서의 전력 소모를 감소시킬 수 있으며, 또한 모드 전환을 고속으로 수행할 수 있음을 실시예들을 통해 알아보았다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 캐시 레지스터와 메모리 셀을 구비하며, 상기 캐시 레지스터를 통해 제공된 데이터를 상기 메모리 셀에 저장하는 NAND 플래시 메모리; 및
    작업 메모리를 구비하고, 상기 작업 메모리에 메타 데이터를 저장하며 상기 NAND 플래시 메모리를 제어하는 콘트롤 유닛을 포함하며,
    스탠바이 모드 진입 시, 상기 콘트롤 유닛은 상기 작업 메모리에 저장된 메타 데이터를 압축하고, 상기 압축된 메타 데이터는 상기 캐시 레지스터에 저장되고 상기 메모리 셀에 저장되지 않는 메모리 시스템.
  2. 삭제
  3. 제1항에 있어서,
    상기 스탠바이 모드 진입 시, 상기 메타 데이터는 상기 콘트롤 유닛으로부터 발생된 라이트 명령에 따라 상기 작업 메모리로부터 리드되어 상기 캐시 레지스터에 라이트되는 메모리 시스템.
  4. 제1항에 있어서,
    상기 스탠바이 모드 이후 웨이크 업 동작 시, 상기 메타 데이터는 상기 콘트롤 유닛으로부터 발생된 리드 명령에 따라 상기 캐시 레지스터로부터 리드되어 상기 작업 메모리에 라이트되는 메모리 시스템.
  5. 제3항에 있어서,
    상기 라이트 명령 시, 상기 라이트 명령의 명령어 코드에는 상기 메모리 셀에 대응하는 어드레스 정보가 NULL 상태인 메모리 시스템.
  6. 제3항에 있어서,
    상기 라이트 명령 시, 상기 라이트 명령의 명령어 코드에는 어드레스 정보가 없는 메모리 시스템.
  7. 제3항에 있어서,
    상기 라이트 명령 시, 상기 라이트 명령의 명령어 코드에는 상기 작업 메모리로부터 리드된 상기 메타 데이터가 상기 캐시 레지스터에만 저장되도록 특정하는 코드가 추가되는 메모리 시스템.
  8. 제1항에 있어서,
    상기 메모리 셀은 복수의 칼럼과 로가 교차하는 매트릭스 구성을 이루며, 상기 캐시 레지스터는 하나의 상기 칼럼 또는 상기 로로 이루어진 메모리 시스템.
  9. 스탠바이 모드 진입 시 전원이 오프되는 콘트롤러;
    상기 콘트롤러의 메타 데이터를 저장하는 작업 메모리;
    상기 콘트롤러와 비휘발성 메모리와의 인터페이싱을 위한 비휘발성 메모리 인터페이스; 및
    압축부를 포함하며,
    상기 스탠바이 모드가 개시됨에 따라, 상기 압축부는 상기 작업 메모리에 저장된 상기 메타 데이터를 압축하고, 상기 콘트롤러는 상기 압축된 메타 데이터가 상기 비휘발성 메모리의 메모리 셀에 저장되지 않고 캐시 레지스터에만 저장되도록 하는 명령어 코드를 생성하여 상기 비휘발성 메모리 인터페이스에 제공하는 콘트롤 유닛.
  10. 제9항에 있어서,
    상기 작업 메모리는 상기 콘트롤러와 동일 또는 다른 칩으로 구현된 콘트롤 유닛.
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