CN102467468A - 存储系统和操作存储系统的方法 - Google Patents

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Abstract

根据至少一个示例实施例的存储系统在该存储系统进入待机模式时，将元数据存储在高速缓存寄存器中。因此，在待机模式下存储系统可以减少功耗，并且/或者快速执行模式切换。

Description

存储系统和操作存储系统的方法
相关申请的交叉引用
此美国非临时申请要求2010年11月5日在韩国知识产权局(KIPO)提交的韩国专利申请No.2010-0109495的优先权权益，该韩国专利申请的全部内容通过引用而被合并于此。
技术领域
示例实施例涉及存储系统和操作存储系统的方法。更具体地，示例实施例涉及能够减少功耗的存储系统和操作存储系统的方法。
背景技术
用于诸如移动电话之类的便携式设备的存储系统可以支持待机模式以减小功耗。例如，存储系统可以在待机模式下关闭至少一部分电路的电力，从而减小功耗。然而，为了延长便携式设备的电池寿命，希望进一步减小功耗。
发明内容
一些示例实施例提供了一种存储系统，其能够在待机模式下减小功耗并且/或者快速地进行正常模式和待机模式之间的模式切换。
一些示例实施例提供了一种操作存储系统的方法，其能够在待机模式下减小功耗并且/或者快速地进行正常模式和待机模式之间的模式切换。
根据至少一个示例实施例，一种存储系统包括NAND(与非)快闪存储器和控制单元。NAND快闪存储器包括高速缓存寄存器和存储单元。NAND快闪存储器经由高速缓存寄存器将数据存储在存储单元中。控制单元包括工作存储器。控制单元控制NAND快闪存储器，并且将元数据存储在工作存储器中。控制单元被配置为如果存储系统进入待机模式、则控制该高速缓存寄存器存储元数据。
在一些实施例中，控制单元可以被配置为使得：如果存储系统进入待机模式，则控制单元控制NAND快闪存储器不将元数据存储到存储单元。
在一些实施例中，NAND快闪存储器可以被配置为：当存储系统进入待机模式时，响应于控制单元产生的写入命令而从工作存储器读取元数据并且将该元数据写入到高速缓存寄存器。
在一些实施例中，控制单元可以被配置为生成写入命令，使得在该写入命令的代码中包括的地址字段具有空(NULL)状态。
在一些实施例中，控制单元可以被配置为生成写入命令，使得该写入命令的代码不包括地址字段。
在一些实施例中，控制单元可以被配置为生成写入命令，使得该写入命令的代码指示从工作存储器读取的元数据仅要被写入到高速缓存存储器，并且与指示正常数据要经由高速缓存存储器而被写入到存储单元的正常写入命令的代码不同。
在一些实施例中，NAND快闪存储器可以被配置为：当存储系统被从待机模式唤醒时，响应于控制单元生成的读取命令而从高速缓存寄存器读取元数据并且将该元数据写入到工作存储器。
在一些实施例中，可以以多列和多行的矩阵形式布置存储单元，并且高速缓存寄存器可以对应于所述多列之一或所述多行之一。
在一些实施例中，存储系统可以被配置为使得在待机模式期间不向存储单元供电。
根据至少一个示例实施例，在一种操作包括控制单元和NAND快闪存储器的存储系统的方法中，所述NAND快闪存储器包括高速缓存寄存器和存储单元，并且所述控制单元包括工作存储器，所述NAND快闪存储器被配置为经由高速缓存寄存器将数据存储在存储单元中，所述控制单元被配置为控制NAND快闪存储器并且将元数据存储在工作存储器中，该方法可以包括：如果存储系统进入待机模式，则使用NAND快闪存储器从工作存储器读取元数据；使用控制单元生成写入命令；通过使用控制单元将所读取的元数据插入到写入命令的代码而生成写入命令代码；以及使用NAND快闪存储器响应于写入命令代码而将元数据写入到高速缓存寄存器。
在一些实施例中，当存储系统进入待机模式时，可以不将元数据写入到存储单元。
在一些实施例中，写入命令代码中包括的地址字段可以具有空状态。
在一些实施例中，写入命令代码可以不包括地址字段。
在一些实施例中，写入命令代码可以指示从工作存储器读取的元数据仅要被写入到高速缓存存储器，并且写入命令代码与指示正常数据要经由高速缓存存储器而被写入到存储单元的正常写入命令的代码不同。
在一些实施例中，可以以多列和多行的矩阵形式布置存储单元，并且高速缓存寄存器可以对应于所述多列之一或所述多行之一。
在一些实施例中，存储系统可以在将元数据写入高速缓存寄存器之后进入待机模式，并且可以在存储系统进入待机模式之后生成唤醒命令。
在一些实施例中，所述方法还可以包括：使用控制单元，响应于唤醒命令而生成用于从高速缓存寄存器读取元数据的读取命令。
在一些实施例中，可以将从高速缓存寄存器读取的元数据写入到工作存储器。
根据至少一个示例实施例，一种控制单元包括控制器、工作存储器和非易失性存储器接口。当控制器进入待机模式时，该控制器被断电。工作存储器存储控制器的元数据。非易失性存储器接口连接在控制器和非易失性存储器之间。控制器可以被配置为使得：当控制器进入待机模式时，控制器生成用于将元数据存储在非易失性存储器的高速缓存寄存器中而不是存储在非易失性存储器的存储单元中的命令代码，并且控制器将该命令代码提供给非易失性存储器。
在一些实施例中，可以在分离的芯片中或者在单个芯片中实现工作存储器和控制器。
根据至少一个示例实施例，一种存储系统可以包括控制单元，该控制单元包括被配置为存储元数据的工作存储器，该控制单元被配置为控制包括多个存储单元和高速缓存寄存器的快闪存储单元，使得如果存储系统处于待机模式，则控制单元生成待机写入命令，该待机写入命令指示快闪存储设备将元数据存储在高速缓存寄存器中而不是存储在所述多个存储单元中。
该存储系统还可以包括快闪存储单元，其中，高速缓存寄存器被配置为存储要写入到所述多个存储单元的数据，该存储系统被配置为使得如果该存储系统进入待机模式，则该存储系统向高速缓存寄存器供电，并且该存储系统减少向工作存储器供应的电力。
所述存储系统可以被配置为使得如果所述存储系统进入待机模式，则所述存储系统不向工作存储器供电。所述存储系统可以被配置为使得如果所述存储系统进入待机模式，则所述存储系统不向多个存储单元供电。
根据至少一个示例实施例，一种存储系统可以包括快闪存储单元，该快闪存储单元包括多个存储单元和被配置为存储要写入到所述多个存储单元的数据的高速缓存寄存器，该快闪存储单元被配置为由包括用于存储元数据的工作存储器的控制单元所控制，使得如果存储系统处于待机模式，则快闪存储器响应于从控制单元接收的写入命令而将元数据存储在高速缓存寄存器中而不是存储在所述多个存储单元中。
权利要求的存储系统还可以包括控制单元，其中高速缓存寄存器被配置为存储要写入到所述多个存储单元的数据，并且该存储系统被配置为使得如果存储系统进入待机模式，则存储系统向高速缓存寄存器供电，并且该存储系统减少供应给工作存储器的电力。
存储系统可以被配置为使得如果存储系统进入待机模式，则存储系统不向工作存储器供电。该存储系统可以被配置为使得如果存储系统进入待机模式，则存储系统不向所述多个存储单元供电。
如上所述，根据至少一个示例实施例的存储系统和操作该存储系统的方法可以快速地进行正常模式和待机模式之间的模式切换，并且可以在待机模式下减小功耗。
附图说明
通过参照附图详细描述示例实施例，示例实施例的上述和其它特征和优点将变得更加清楚。附图意欲说明示例实施例，而不应被解释为限制权利要求的期望范围。附图不应被视为按比例绘制的，除非明确地说明。
图1是图示根据至少一个示例实施例的存储系统的框图。
图2A到2C是图示写入命令代码和读取命令代码的示例的图。
图3是图示在图1的存储系统中包括的NAND快闪存储器的框图。
图4是图示图3的NAND快闪存储器的存储容量示例的图。
图5是图示根据至少一个示例实施例的存储系统的框图。
图6是图示根据至少一个示例实施例的存储系统的框图。
图7是图示根据至少一个示例实施例的存储系统的框图。
图8A到8D是图示根据至少一个示例实施例的存储系统的总线协议示例的框图。
图9是图示当存储系统从正常模式转变为待机模式时操作存储系统的方法的流程图。
图10是图示当存储系统从待机模式转变为正常模式时操作存储系统的方法的流程图。
图11是图示包括根据至少一个示例实施例的存储系统的计算系统的框图。
图12是图示包括根据至少一个示例实施例的存储系统的固态驱动器(SSD)的框图。
图13是图示包括根据至少一个示例实施例的存储系统的移动系统的框图。
具体实施方式
在这里公开详细的示例实施例。然而，这里公开的具体结构和功能细节只是为了描述示例实施例而成为代表性的。然而，示例实施例可以用多种替代方式来实施，而不应被理解为仅限于这里阐述的实施例。
因此，尽管示例实施例能够有各种修改和替换形式，但是其实施例将作为示例而在附图中示出、并且在这里将被详细描述。然而，应当理解，没有意图将示例实施例限制为所公开的特定形式，而是相反，示例实施例将覆盖落在示例实施例范围内的所有修改、等同物和替换物。在对图的描述中，相同的参考标号自始至终指代相同的元件。
将理解，尽管在这里可能使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语限制。这些术语只是用来将元件彼此区分开。例如，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件，而不背离示例实施例的范围。如这里使用的，术语“和/或”包括相关联的所列出的项目中的一个或多个的任意和全部组合。
将理解，当元件被称为“连接”或“耦接”到另一元件时，其可以直接连接或耦接到该另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”到另一元件时，不存在中间元件。用来描述元件之间的关系的其它词语应当以类似的方式来解释(例如，“在…之间”相对于“直接在…之间”、“相邻”相对于“直接相邻”等等)。
在这里使用的术语仅用于描述特定实施例的目的，并且不意欲限制示例实施例。如这里使用的，单数形式“一”和“所述”意图是也包括复数形式，除非上下文以其它方式明确指出。还将理解，当在这里使用时，术语“包括(comprise)”、“包括(comprising)”、“包含(includes)”和/或“包含(including)”表示存在所陈述的特征、整数、步骤、操作、元件和/或组件，但是不排除存在或附加一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组合。
还应当注意：在一些替换实现中，所表示的功能/动作可以不按照图中表示的顺序发生。例如，根据所涉及的功能/动作，连续示出的两个图实际上可以被基本同时执行，或者有时候可以按照相反顺序执行。
在这里参照横截面图示(以及中间结构)来描述示例实施例，所述横截面图示是理想化的示例实施例的示意图示。由此，将预见到由于例如制造技术和/或容差导致的相对于图示的形状的变化。因此，示例实施例不应被理解为限于这里图示的区域的特定形状，而是将包括由于例如制造造成的形状上的偏差。例如，被图示为矩形的注入区域在其边缘处将典型地具有圆形或弯曲的特征以及/或者注入浓度梯度，而不是从注入区域到非注入区域的二元改变。同样，通过注入形成的隐埋区域可能导致在隐埋区域和借以进行注入的表面之间的区域中的一些注入。因此，图中示出的区域在本质上是示意性的，它们的形状不意欲说明器件的区域的实际形状，并且不意欲限制示例实施例的范围。
除非以其它方式定义，否则这里使用的所有术语(包括技术和科学术语)具有与示例实施例所属领域的普通技术人员通常理解的含义相同的含义。还将理解，诸如通常在字典里定义的术语之类的术语应当被解释为具有与它们在相关领域的语境中的含义一致的含义，并且不会以理想化的或者过于刻板的意义来解释，除非在这里明确地如此定义。
图1是图示根据至少一个示例实施例的存储系统的框图。
参照图1，存储系统100包括控制单元110、NAND快闪存储器120和通道130。
控制单元110可以控制存储系统100和/或NAND快闪存储器120的操作。例如，控制单元110可以控制NAND快闪存储器120的编程操作、读取操作和擦除操作。控制单元110可以包括工作存储器111、压缩单元117、纠错码(ECC)单元112、NAND接口单元113和控制器114.
工作存储器111可以存储用于操作存储系统100和/或控制单元110的元数据。工作存储器111可以是易失性存储器，其在电力中断时丢失所存储的数据。例如，工作存储器111可以由静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等实现。
元数据在正常模式期间可以由控制单元110使用，而在待机模式期间不能被使用。可以在控制单元110操作时产生和/或处理元数据。例如，元数据可以包括控制单元110的特殊功能寄存器的值、当控制单元110操作时声明的变量、关于NAND快闪存储器120的容量的信息、关于NAND快闪存储器120中的单元数目的信息(例如存储单元数目)、关于通道130的信息、关于用户数据的地址的信息、关于用户数据的创建时间的信息、关于用户数据的标准的信息等等。
压缩单元117可以压缩从工作存储器111或另一存储器(未示出)提供的数据，并且可以将压缩数据经由NAND接口单元113和通道130提供给NAND快闪存储器120。压缩单元117可以从NAND快闪存储器120接收压缩数据，并且可以从该压缩数据恢复原始数据。例如，当存储系统100进入待机模式时，存储在工作存储器111中的元数据可以被压缩单元117压缩，然后可以被存储在NAND快闪存储器120的高速缓存寄存器121中。当存储系统100被从待机模式唤醒时，存储在高速缓存寄存器121中的压缩元数据可以被压缩单元117解压缩，然后可以被再次存储在工作存储器111中。压缩单元117可以执行各种类型的压缩操作和/或解压缩操作。在一些实施例中，所述压缩操作和解压缩操作可以由控制器114执行，并且控制单元110可以被实现为没有分离的压缩单元。
ECC单元112可以基于从工作存储器111或另一存储器(未示出)提供的数据生成纠错码，并且可以将该纠错码经由NAND接口单元113和通道130提供给NAND快闪存储器120。ECC单元112可以从NAND快闪存储器120接收纠错码，并且可以基于该纠错码恢复数据。因此，即使在数据传递或数据存储期间发生错误，也可以准确地恢复原始数据。控制单元110可以被实现为具有或没有ECC单元112。
当存储系统100进入待机模式时，压缩单元117可以压缩从工作存储器111接收的元数据，并且ECC单元112可以基于压缩元数据生成纠错码。该纠错码可以经由NAND接口单元113和通道130而被传递和存储在NAND快闪存储器120的高速缓存寄存器121中。当存储系统100被从待机模式唤醒时，ECC单元112可以经由通道130和NAND接口单元113从高速缓存寄存器121接收纠错码，并且可以基于所接收的纠错码恢复压缩元数据。压缩单元117可以从ECC单元112接收该压缩元数据，并且可以将该压缩元数据解压缩以便将该元数据提供给工作存储器111。尽管图1图示了压缩单元117位于工作存储器111和ECC单元112之间的示例，但是在一些实施例中，压缩单元117可以位于ECC单元112和NAND接口单元113之间。在这种情况下，可以由ECC单元112基于存储在工作存储器111中的元数据生成纠错码，并且可以由压缩单元117压缩该纠错码以便将压缩纠错码提供给NAND快闪存储器120的高速缓存寄存器121。
NAND接口单元113可以在控制单元110和NAND快闪存储器120之间提供接口。例如，NAND接口单元113可以由控制器114控制以便将从工作存储器111或另一存储器(未示出)提供的数据写入NAND快闪存储器120或者从NAND快闪存储器120读取所存储的数据。
控制器114可以控制控制单元110的操作。例如，控制器114可以控制控制单元110以执行将数据写入NAND快闪存储器120的写入操作或者从NAND快闪存储器120读取数据的读取操作。此外，控制器114可以执行从正常模式到待机模式的待机模式进入操作、或者从待机模式到正常模式的唤醒操作。
NAND快闪存储器120可以存储从控制单元110经由通道130提供的数据。NAND快闪存储器120可以包括高速缓存寄存器121和存储单元122。在写入操作期间，从控制单元110提供的数据可以被临时存储在高速缓存寄存器121中，并且存储在高速缓存寄存器121中的数据可以在页的基础上被编程到存储单元122中。在读取操作期间，存储在存储单元122中的数据可以在页的基础上被临时存储在高速缓存寄存器121中，并且存储在高速缓存寄存器121中的数据可以被输出到控制单元110。例如，高速缓存寄存器121可以由多个触发器或多个锁存器实现。存储单元122可以以包括多列和多行的矩阵的形式排列。根据至少一个示例实施例，NAND快闪存储器120可以包括各种大小或数目的高速缓存寄存器121。例如，NAND快闪存储器120可以包括两个高速缓存寄存器，每个高速缓存寄存器具有与存储单元122的一页对应的大小。
通道130可以提供用于控制单元110与NAND快闪存储器120之间的命令、地址、数据等的路径。通道130可以包括多条输入/输出线I/O 0、I/O 1和I/O 7。例如，可以将命令、地址和输入数据经由具有8位宽度的输入/输出线I/O 0、I/O 1和I/O 7从控制单元110传递到NAND快闪存储器120，并且可以将输出数据经由具有8位宽度的输入/输出线I/O 0、I/O 1和I/O 7从NAND快闪存储器120传递到控制单元110。
尽管没有在图1中示出，但是通道130还可以包括用于传递控制信号的控制线。例如，控制线可以传递命令锁存使能(CLE)信号、地址锁存使能信号(ALE)信号、芯片使能(/CE)信号、读取使能(/RE)信号、写入使能(/WE)信号、写入保护(/WP)信号、就绪/忙碌输出(R/B)信号、电源(VCC)信号、地(VSS)信号等等。尽管图1图示了包括8个输入/输出线I/O 0、I/O1和I/O 7的通道130，但是在一些实施例中，通道130可以包括一个或多条输入/输出线。
在下文中，将在下面描述存储系统100从正常模式到待机模式或者从待机模式到正常模式的模式切换。
当存储系统100进入待机模式时，控制器114可以控制工作存储器111将元数据提供给NAND接口单元113。在一些实施例中，ECC单元112可以根据从工作存储器111读取的元数据生成纠错码，并且该纠错码可以被提供给NAND接口单元113。该元数据可以被压缩单元117压缩，并且压缩元数据可以被提供给NAND接口单元113。NAND接口单元113可以由控制器114控制以生成包括元数据的写入命令代码。可以经由通道130将该写入命令代码提供给NAND快闪存储器120。NAND快闪存储器120可以通过通道130接收该写入命令代码，并且可以响应于该写入命令代码而将元数据存储在高速缓存寄存器121中。该写入命令代码可以向NAND快闪存储器120通知元数据将被存储在高速缓存寄存器121中，而不会被编程到存储单元122中。因此，响应于该写入命令代码，NAND快闪存储器120可以将元数据存储在高速缓存寄存器121中，并且可以不将元数据编程到存储单元122中。下面将参照图2A到2C详细描述该写入命令代码。
由于在待机模式下元数据被存储在NAND快闪存储器120的高速缓存寄存器121中，因此在待机模式下存储系统100可以不向工作存储器111供电。因此，在待机模式期间可以减小功耗。
在一些实施例中，可以独立地控制对于高速缓存寄存器121的供电和对于存储单元122的供电。在这种情况下，在待机模式期间，可以连续地给高速缓存寄存器121供电，并且可以不给存储单元122供电。因此，在待机模式期间可以进一步减小功耗。
当存储设备100被从待机模式唤醒时，NAND接口单元113可以由控制器114控制以生成读取命令代码。NAND快闪存储器120可以通过通道130接收读取命令代码，并且可以输出存储在高速缓存寄存器121中的元数据。控制单元110可以通过通道130接收元数据，并且可以将该元数据存储在工作存储器111中。控制单元110可以基于存储在工作存储器111中的元数据执行正常模式的操作(例如编程操作、读取操作或擦除操作)。
相应地，由于当存储设备100进入待机模式时可以将元数据写入到高速缓存寄存器121而不是存储单元122，并且当存储设备100被从待机模式唤醒时可以从高速缓存寄存器121而不是从存储单元122读取元数据，因此可以快速地执行正常模式和待机模式之间的模式切换。
如上所述，在根据至少一个示例实施例的存储系统100中，由于工作存储器111的元数据可以被存储在NAND快闪存储器120的高速缓存寄存器121中，因此可以不向工作存储器111供电，从而在待机模式下减小功耗。此外，在根据至少一个示例实施例的存储系统100中，由于可以向/从高速缓存寄存器121而不是存储单元122写入/读取元数据，因此可以快速执行待机模式进入操作和唤醒操作。
工作存储器111和控制器114可以在相同的芯片中实现，或者可以在分离的芯片中实现。尽管图1图示了包括NAND快闪存储器120的存储系统100，但是在一些实施例中，取代NAND快闪存储器120或者连同NAND快闪存储器120一起，存储系统100可以包括相位改变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮置栅极存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电体随机存取存储器(FRAM)、NOR快闪存储器等等。尽管图1图示了包括一个NAND快闪存储器120的存储系统100，但是存储系统100可以包括多个NAND快闪存储器。在存储系统100可包括多个NAND快闪存储器的情况下，存储系统100可以包括在控制单元110和所述多个NAND快闪存储器之间的一个或多个通道。
图2A到2C是图示写入命令代码和读取命令代码的示例的图。
图2A图示了使用典型的NAND接口协议的写入命令代码和读取命令代码的示例。
参照图2A，写入命令代码210a包括第一命令字段211a、第一地址字段212a和输入数据字段213a。可以用串行数据输入命令(例如80h)来填充第一命令字段211a。在一些实施例中，第一地址字段212a可以具有空状态，或者可以用“空”来填充。例如，第一地址字段212a的所有比特可以被固定为逻辑低状态或者高阻抗(Hi-Z)状态。在其它实施例中，第一地址字段212a可以用指示数据将被存储在高速缓存寄存器中的特定比特图案(pattern)来填充。在其它实施例中，第一地址字段211a中的数据可以被忽略。输入数据字段213a可以用存储在图1所示的工作存储器111中的元数据来填充。例如，输入数据字段213a可以用多达一页(例如8K字节)的大小的元数据来填充。
当图1的存储系统100进入待机模式时，图1的控制单元110可以将写入命令代码210a传递到图1的NAND快闪存储器120，并且在传递了写入命令代码210a之后可以不传递页编程确认命令(例如10h)。由于图1的NAND快闪存储器120接收写入命令代码210a而没有接收页编程确认命令，因此图1的NAND快闪存储器120可以将输入数据字段213a的元数据存储在图1的高速缓存寄存器121中，而不将该元数据编程到图1的存储单元122中。
读取命令代码220a可以包括第二命令字段221a、第二地址字段222a、第三命令字段223a、第三地址字段224a、第四命令字段225a和输出数据字段226a。例如，第二命令字段221a可以用“00h”来填充，第二地址字段222a可以用“空”或特定图案来填充，第三命令字段223a可以用“05h”来填充，第三地址字段224a可以用“空”或特定图案来填充，第四命令字段225a可以用“E0h”来填充。输出数据字段226a可以用存储在图1的高速缓存寄存器121中的元数据来填充。例如，输出数据字段226a可以用多达一页(例如8K字节)的大小的元数据来填充。
当图1的存储系统100被从待机模式唤醒时，图1的控制单元110可以不将读取确认命令(例如30h)传递到图1的NAND快闪存储器120，并且可以传递填充了上述值的第二命令字段221a、第二地址字段222a、第三命令字段223a、第三地址字段224a和第四命令字段225a。然后，图1的NAND快闪存储器120可以不将页从图1的存储单元122读取到图1的高速缓存寄存器121，并且可以用存储在图1的高速缓存寄存器121中的元数据来填充输出数据字段226a以便将该元数据提供给图1的控制单元110。
图2B图示了使用典型的NAND接口协议的2面(plane)写入命令代码和2面读取命令代码的示例。使用图2B所示的写入命令代码和读取命令代码的NAND快闪存储器可以支持2面编程操作和2面读取操作。
参照图2B，写入命令代码210b包括第一命令字段211b、第一地址字段212b、第一输入数据字段213b、第二命令字段214b、第二地址字段215b和第二输入数据字段216b。例如，第一命令字段211b可以用“80h”来填充，第一地址字段212b可以用“空”或特定图案来填充，第二命令字段214b可以用“81h”来填充，第二地址字段215b可以用“空”或特定图案来填充。第一输入数据字段213b和第二输入数据字段216b可以用存储在图1的工作存储器111中的元数据来填充。例如，第一输入数据字段213b和第二输入数据字段216b中的每一个可以用多达一页的大小的元数据来填充。
当图1的存储系统100进入待机模式时，图1的控制单元110可以将写入命令代码210b传递到图1的NAND快闪存储器120，并且可以既不传递伪页编程命令(例如11h)，也不传递页编程命令(例如10h)。由于图1的NAND快闪存储器120接收写入命令代码210b而不接收伪页编程命令和页编程命令，因此图1的NAND快闪存储器120可以将第一输入数据字段213b和第二输入数据字段216b的元数据存储在图1的高速缓存寄存器121中，而不将该元数据编程到图1的存储单元122中。
读取命令代码220b可以包括第三命令字段221b、第三地址字段222b、第四命令字段223b、第四地址字段224b、第五命令字段225b、第一输出数据字段226b、第六命令字段227b、第五地址字段228b、第七命令字段229b、第六地址字段230b、第八命令字段231b和第二输出数据字段232b。例如，第三命令字段221b可以用“00h”来填充，第三地址字段222b可以用“空”或特定图案来填充，第四命令字段223b可以用“05h”来填充，第四地址字段224b可以用“空”或特定图案来填充，第五命令字段225b可以用“E0h”来填充，第六命令字段227b可以用“00h”来填充，第五地址字段228b可以用空”或特定图案来填充，第七命令字段229b可以用“05h”来填充，第六地址字段230b可以用“空”或特定图案来填充，以及第八命令字段231b可以用“E0h”来填充。第一输出数据字段226b和第二输出数据字段232b可以用存储在图1的高速缓存寄存器121中的元数据来填充。例如，在图1的NAND快闪存储器120可以包括两个高速缓存寄存器(每个高速缓存寄存器具有与图2的存储单元122的一页相对应的大小)的情况下，第一输出数据字段226b和第二输出数据字段232b可以分别用存储在这两个高速缓存寄存器中的元数据来填充。
当图1的存储系统100被从待机模式唤醒时，图1的控制单元110可以不将读取确认命令(例如30h)传递到图1的NAND快闪存储器120，并且可以传递填充了上述值的第三命令字段221b、第三地址字段222b、第四命令字段223b、第四地址字段224b和第五命令字段225b。然后，图1的NAND快闪存储器120可以不将页从图1的存储单元122读取到一个高速缓存寄存器，并且可以用存储在这一个高速缓存寄存器中的元数据来填充第一输出数据字段226b以便将该元数据提供给图1的控制单元110。随后，图1的控制单元110可以传递填充了上述值的第六命令字段227b、第五地址字段228b、第七命令字段229b、第六地址字段230b和第八命令字段231b。然后，图1的NAND快闪存储器120可以不将页从图1的存储单元122读取到另一高速缓存寄存器，并且可以用存储在另一高速缓存寄存器中的元数据来填充第二输出数据字段232b以便将该元数据提供给图1的控制单元110。
图2C图示了被添加到典型的NAND接口协议的命令集中的写入命令代码和读取命令代码的示例。
参照图2C，写入命令代码210c包括第一命令字段211c和输入数据字段213c。第一命令字段211c可以用在典型的NAND接口协议的命令集中没有定义的新命令值来填充。例如，该新命令值可以是除了“00h”、“05h”、“10h”、“11h”、“30h”、“35h”、“60h”、“70h”、“7Bh”、“80h”、“81h”、“85h”、“90h”、“D0h”、“E0h”、“F1h”、“FFh”等之外的一个字节的值。输入数据字段213c可以用存储在图1所示的工作存储器111中的元数据来填充。例如，输入数据字段213c可以用多达1页或多页的大小的元数据来填充。
当图1的存储系统100进入待机模式时，图1的控制单元110可以传递写入命令代码210c到图1的NAND快闪存储器120。然后，图1的NAND快闪存储器120可以将输入数据字段213c的元数据存储在图1的高速缓存寄存器121中，而不将所述元数据编程到图1的存储单元122。
读取命令代码220c包括第二命令字段221c和输出数据字段226c。第二命令字段221c可以用在典型的NAND接口协议的命令集中没有定义的新命令值来填充。例如，该新命令值可以是除了“00h”、“05h”、“10h”、“11h”、“30h”、“35h”、“60h”、“70h”、“7Bh”、“80h”、“81h”、“85h”、“90h”、“D0h”、“E0h”、“F1h”、“FFh”等之外的一个字节的值。输出数据字段226c可以用存储在图1的高速缓存寄存器121中的元数据来填充。例如，输出数据字段226c可以用多达1页或多页的大小的元数据来填充。
当图1的存储系统100被从待机模式唤醒时，图1的控制单元110可以传递填充了上述值的第二命令字段221c。然后，图1的NAND快闪存储器120可以不将页从图1的存储单元122读取到图1的高速缓存寄存器121，并且可以用存储在图1的高速缓存寄存器121中的元数据来填充输出数据字段226c以便将该元数据提供给图1的控制单元110。
图3是图示在图1的存储系统中包括的NAND快闪存储器的框图。
参照图3，NAND快闪存储器120包括高速缓存寄存器121、存储单元122、输入/输出电路123、地址电路124和控制电路125。
输入/输出电路123可以耦接到图1的包括多条输入/输出线I/O 0、I/O 1和I/O 7的通道130。输入/输出电路123可以通过所述多条输入/输出线I/O 0、I/O 1和I/O 7而从图1的控制单元110接收命令CMD、地址ADDR和输入数据DATA，并且可以通过所述多条输入/输出线I/O 0、I/O 1和I/O 7将输出数据DATA传送给图1的控制单元110。输入/输出电路123可以向控制电路125提供从图1的控制单元110接收的命令CMD，可以向地址电路124提供从图1的控制单元110接收的地址ADDR，可以向高速缓存寄存器121提供从图1的控制单元110接收的输入数据DATA，并且可以向图1的控制单元110提供从高速缓存寄存器121接收的输出数据DATA。
地址电路124可以将经由输入/输出电路123而从图1的控制单元110接收的地址ADDR锁存和解码，以便选择存储单元122的一行和/或高速缓存寄存器121的一列。
控制电路125可以响应于经由输入/输出电路123从图1的控制单元110接收的命令CMD而控制NAND快闪存储器120的操作。控制电路125可以生成字线电压，例如编程电压、通过电压、验证电压、读取电压等等。控制电路125可以从图1的控制单元110接收控制信号C/S。例如，控制电路125可以接收CLE信号、ALE信号、/CE信号、/RE信号、/WE信号、/WP信号、R/B信号等等。
在一些实施例中，控制电路125可以通过专门用于高速缓存寄存器121的供电路径126向高速缓存寄存器121供电。例如，控制单电路125可以在待机模式下通过供电路径126向高速缓存寄存器121供电，并且可以在待机模式下关闭对于NAND快闪存储器120的、除了高速缓存寄存器121之外的至少一部分电路的电力。具体地，在待机模式期间可以不向存储单元122供电。
可以将经由输入/输出电路123从图1的控制单元110接收的输入数据DATA加载到高速缓存寄存器121中，并且可以在页的基础上将加载到高速缓存寄存器121中的输入数据DATA编程到存储单元122中。可以在页的基础上将输出数据DATA从存储单元122读取到高速缓存寄存器121，并且可以将其从高速缓存寄存器121经由输入/输出电路123提供给图1的控制单元110。
当进入待机模式时，经由输入/输出电路123从图1的控制单元110接收的元数据DATA可以被存储在高速缓存寄存器121中，并且可以不被编程到存储单元122中。当从待机模式唤醒时，可以不执行从存储单元122到高速缓存寄存器121的数据读取操作，并且可以将存储在高速缓存寄存器121中的元数据DATA经由输入/输出电路123提供给图1的控制单元110。
图4是图示图3的NAND快闪存储器的存储容量示例的图。
参照图4，在NAND快闪存储设备的示例中，存储单元122可以具有大约4152个块，每个块具有大约128页。因此，存储单元122可以具有519k页，每页具有(8k+640)字节的大小。换言之，存储单元122可以具有35811兆比特的大小。高速缓存寄存器121可以具有一页或(8k+640)字节的大小。
在一些实施例中，NAND快闪存储设备可以包括具有一页的大小的一个高速缓存寄存器。在其它实施例中，NAND快闪存储设备可以包括多个高速缓存寄存器，每个高速缓存寄存器具有一页的大小。在其它实施例中，NAND快闪存储设备可以包括一个或多个高速缓存寄存器，每个高速缓存寄存器具有两页或更多页的大小。
图5是图示根据至少一个示例实施例的存储系统的框图。
参照图5，存储系统100a包括控制单元110a、NAND快闪存储器120a和通道130a。除了通道130a和耦接到通道130a的电路以外，图5的存储系统100a可类似于图1的存储系统100。
在控制单元110a和NAND快闪存储器120a之间的通道130a可以包括一个输入/输出线I/O。控制单元110a可以通过使用在NAND接口电路113a中包括的第一串行化器-解串行化器(SERDES)设备115a将命令、地址和/或输入数据串行化，来将串行数据传送到NAND快闪存储器120a，并且NAND快闪存储器120a可以使用第二SERDES设备126将该串行信号解串行化。此外，NAND快闪存储器120a可以通过使用第二SERDES设备126将从高速缓存寄存器121提供的输出数据串行化来将串行信号传送到控制单元110a，并且控制单元110a可以使用第一SERDES设备115a将该串行设备解串行化。因此，可以减少在控制单元110a和NAND快闪存储器120a之间的通道130a的信号线的数目。
图6是图示根据至少一个示例实施例的存储系统的框图。
参照图6，存储系统100b包括控制单元110b、NAND快闪存储器120b、第一通道130和第二通道140。除了存储系统100b还包括第二通道140以外，图6的存储系统100b可以类似于图1的存储系统100。
第二通道140可以专用于在控制单元100b和NAND快闪存储器120b之间传递元数据。例如，当存储系统100b进入待机模式时，可以通过第二通道140将存储在工作存储器111中的元数据传递到高速缓存寄存器121。当存储系统100b被从待机模式唤醒时，可以通过第二通道140将存储在高速缓存寄存器121中的元数据传递到工作存储器111。
在一些实施例中，第二通道140可以包括一条输入/输出线。在这种情况下，当进入待机模式时，可以由NAND接口单元113b中包括的第一SERDES设备将存储在工作存储器111中的元数据串行化，并且可以由包括在NAND快闪存储器120b中的第二SERDES设备将该串行化的元数据解串行化。当从待机模式唤醒时，可以由第二SERDES设备将存储在高速缓存寄存器121中的元数据串行化，并且可以由第一SERDES设备将该串行化的元数据解串行化。在其它实施例中，第二通道140可以包括多条输入/输出线。
如上所述，由于根据至少一个示例实施例的存储系统100b可以包括专用于元数据的通道140，因此可以快速执行元数据的传递。此外，可以快速执行在正常模式和待机模式之间的模式切换。
图7是图示根据至少一个示例实施例的存储系统的框图。
参照图7，存储系统100c包括控制单元110c、多个NAND快闪存储器120-1、120-2和120-n以及多个通道130-1、130-2和130-n。与图1的存储系统100相比，图7的存储系统100c还可以包括一个或多个NAND快闪存储器和一个或多个通道。
在所述多个NAND快闪存储器120-1、120-2和120-n中包括的多个高速缓存寄存器121-1、121-2和121-n可以经由多个通道130-1、130-2和130-n而被独立控制，或者可以被同时控制。可以根据在控制单元110c中包括的工作存储器的容量和数目、高速缓存寄存器121-1、121-2和121-n的容量和数目、包括在控制单元110c中的压缩单元是否压缩元数据、该压缩单元的压缩率等，以各种方式将元数据从控制单元110c传递和存储到高速缓存寄存器121-1、121-2和121-n中。
例如，在控制单元110c包括第一到第四工作存储器，每个工作存储器具有64K字节的容量，压缩单元的压缩率为1/2，存储系统100c包括第一到第八NAND快闪存储器，并且分别包括在第一到第八NAND快闪存储器中的第一到第八高速缓存寄存器中的每一个具有16K字节的大小的情况下，可以将存储在第一工作存储器中的元数据存储在第一和第二高速缓存寄存器中，可以将存储在第二工作存储器中的元数据存储在第三和第四高速缓存寄存器中，可以将存储在第三工作存储器中的元数据存储在第五和第六高速缓存寄存器中，并且可以将存储在第四工作存储器中的元数据存储在第七和第八高速缓存寄存器中。在这种情况下，在待机模式中，可不向包括在控制单元110c中的第一到第四工作存储器中的全部供电。
在控制单元110c包括第一到第四工作存储器，每个工作存储器具有64K字节的容量，压缩单元的压缩率为1/2，存储系统100c包括第一到第四NAND快闪存储器，并且分别包括在第一到第四NAND快闪存储器中的第一到第四高速缓存寄存器中的每一个具有16K字节的大小的情况下，可以将存储在第一工作存储器中的元数据存储在第一和第二高速缓存寄存器中，可以将存储在第二工作存储器中的元数据存储在第三和第四高速缓存寄存器中。在这种情况下，在待机模式中，可不向第一和第二工作存储器供电，并且可以连续地向第三和第四工作存储器供电。
如上所述，存储系统100c包括越多的NAND快闪存储器120-1、120-2和120-n，在待机模式期间就可以不向在控制单元110c中包括的越多工作存储器供电。因此，可以进一步减小功耗。
尽管图7图示了在控制单元110c和所述多个NAND快闪存储器120-1、120-2和120-n之间包括多个通道130-1、130-2饿130-n的存储系统110c的示例，但是在一些实施例中，存储系统110c可以在控制单元110c和所述多个NAND快闪存储器120-1、120-2和120-n之间包括一个通道。
图8A到8D是图示根据至少一个示例实施例的存储系统的各种类型的总线协议的示例的框图。
图8A图示了在NAND接口控制单元110和NAND快闪存储器120之间的总线协议。NAND接口控制单元110可以分别通过控制信号线和地址信号线将控制信号C/S以及地址信号ADDR传送到NAND快闪存储器120。例如，控制信号C/S可以包括CLE信号、ALE信号、/CE信号、/RE信号、/WE信号、/WP信号、R/B信号等等。可以在从NAND接口控制单元110到NAND快闪存储器120以及从NAND快闪存储器120到NAND接口控制单元110的两个方向中传递数据DQ。
参照图8B，NAND接口控制单元110可以将分组化的控制信号和地址信号C/A PACKET传送到NAND快闪存储器120。可以沿两个方向传递数据DQ。
参照图8C，NAND接口控制单元110可以将分组化的控制信号、地址信号和写入信号C/A/WD PACKET传送到NAND快闪存储器120。可以在从NAND快闪存储器120到NAND接口控制单元110的一个方向上传递数据Q。
参照图8D，NAND接口控制单元110可以将控制信号C/S传送到NAND快闪存储器120。可以沿两个方向传递命令、地址和数据C/A/DQ。
图9是图示当存储系统从正常模式转变为待机模式时操作存储系统的方法的流程图。
参照图1和9，如果没有确定存储系统100进入待机模式(S62：否)，则存储系统100可以继续在正常模式下操作(S61)。
存储系统100可以响应于内部或外部信号而确定是否进入待机模式(S62)。在一些实施例中，存储系统100可以使用在控制单元110或NAND快闪存储器120中包括的计数器或计时器测量没有施加外部输入信号的时间段。如果所测量的时间段超过预定时间段，则存储系统100可以决定进入待机模式。在其它实施例中，存储系统100可以根据环境信息(例如电池的剩余电力)确定是否进入待机模式。在其它实施例中，存储系统100可以从外部主机接收待机模式进入信号，以决定进入待机模式。在其它实施例中，存储系统100可以接收由输入设备(例如当用户按下移动电话的按钮时)生成的信号，以决定进入待机模式。
如果确定存储系统100进入待机模式(S62：是)，则控制单元110可以从工作存储器111读取元数据，并且可以生成包括该元数据的写入命令代码(S63)。例如，写入命令代码可以具有图2A到图2C所示的格式，或者可以只包括元数据。
控制单元110可以将写入命令代码传送到NAND快闪存储器120以将元数据写入到高速缓存寄存器121(S64)。例如，可以通过通道130中包括的多条输入/输出线I/O 0、I/O 1和I/O 7，通过如图5所示的通道130a中包括的串行输入/输出线I/O，或者通过如图6所示的专用于元数据的通道140，将写入命令代码传递到NAND快闪存储器120。在其它示例中，可以通过如图7所示的多个通道130-1、130-2和130-n将写入命令代码传递到多个NAND快闪存储器120-1、120-2和120-n。
一旦元数据被存储在高速缓存寄存器121中，存储系统100就可以在待机模式中操作(S65)。在待机模式期间，控制单元110可以关闭到工作存储器111的电力，从而减小功耗。在一些实施例中，存储系统可以关闭到NAND快闪存储器120的除了高速缓存寄存器121以外的至少一部分电路的电力，从而进一步减小功耗。
图10是图示当存储系统从待机模式转换为正常模式时操作存储系统的方法的流程图。
参照图1和10，如果没有确定存储系统100进入正常模式(S72：否)，则存储系统100可以继续在待机模式下操作(S71)。
存储系统100可以响应于内部或外部信号而确定是否进入正常模式(S72)。在一些实施例中，存储系统100可以接收由输入设备(例如当用户按下移动电话的按钮时)生成的信号，以决定进入正常模式。在其它实施例中，当包括存储系统100的移动电话基于导频信号而接收到呼叫请求时，存储系统100可以决定进入正常模式。在其它实施例中，存储系统100可以从外部主机接收唤醒信号以决定进入正常模式。在其它实施例中，当控制单元110从主机接收到数据时，存储系统100可以决定进入正常模式。
如果确定存储系统100进入正常模式(S72：是)，则控制单元110可以生成读取命令代码(S73)。例如，读取命令代码可以具有图2A到2C所示的格式。
NAND快闪存储器120可以响应于该读取命令代码而将存储在高速缓存寄存器121中的元数据传递到控制单元110(S74)。例如，可以通过通道130中包括的多条输入/输出线I/O 0、I/O 1和I/O 7，通过如图5所示的通道130a中包括的串行输入/输出线I/O，或者通过如图6所示的专用于元数据的通道140，将元数据传递到控制单元110。
控制单元110可以将从高速缓存寄存器121读取的元数据写入到工作存储器111(S75)。
一旦元数据被存储在工作存储器111中，存储系统100就可以在正常模式下操作(S76)。由于从高速缓存寄存器121而不是存储单元122读取元数据，因此存储系统100可以快速执行从待机模式到正常模式的模式切换。在一些实施例中，元数据可以包括引导代码或唤醒代码，控制单元110可以使用该引导代码或唤醒代码执行唤醒操作。
图11是图示包括根据至少一个示例实施例的存储系统的计算系统的框图。
参照图11，计算系统300包括存储系统100和主机310。
存储系统100可以包括主机接口单元116以便与主机310连接。主机接口单元116可以使用与主机310对应的数据传递协议来通过通道320与主机310通信。例如，主机接口单元116可以提供诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、小型计算机系统接口(SCSI)、串行附接SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强小型盘接口(ESDI)、集成驱动电子设备(IDE)等等之类的各种接口协议中的至少一个。
存储系统100可以被实现为存储卡、固态驱动器(SSD)等等。例如，存储系统100可以是存储卡，例如MMC卡、安全数字(SD)卡、微型SD卡、记忆棒、ID卡、个人计算机存储卡国际联合会(PCMCIA)卡、芯片卡、USB卡、智能卡、致密快闪(CF)卡等等。
在一些实施例中，存储系统100可以耦接到主机310，例如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字照相机、便携式游戏控制台、音乐播放器、个人计算机(PC)、膝上型计算机、可携式摄像机、视频播放器、数字电视等等。
在一些实施例中，存储系统100和/或存储系统100的组件可以用各种形式封装，所述形式例如为层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包装中的模片(die in waffle pack)、晶片形式的模片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量扁平四方包装(MQFP)、薄型四方扁平包装(TQFP)、小外形IC(SOIC)、缩小型小外形封装(SSOP)、薄型小外形封装(TSOP)、封装系统(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、或者晶片级处理栈封装(WSP)。
图12是图示包括根据至少一个示例实施例的存储系统的固态驱动器(SSD)的框图。
参照图12，固态驱动器400包括控制单元410、多个NAND快闪存储器460-1、460-2和460-n以及多个通道450-1、450-2和450-n。控制单元410可以包括控制器421、压缩单元422、ECC单元423、存储器控制器424、工作存储器430和NAND接口单元440。
当固态驱动器400进入待机模式时，控制单元410可以通过多个通道450-1、450-2和450-n将存储在工作存储器430中的元数据写入多个NAND快闪存储器460-1、460-2和460-n。当固态驱动器400被从待机模式唤醒时，控制单元410可以通过多个通道450-1、450-2和450-n接收在多个NAND快闪存储器460-1、460-2和460-n中包括的多个高速缓存寄存器内存储的元数据，并且可以将所接收的元数据存储在工作存储器430中。因此，固态驱动器400可以减小功耗，并且可以快速执行模式切换。
在一些实施例中，控制单元410可以通过多条电力控制线480-1、480-2和480-n控制对于多个NAND快闪存储器460-1、460-2和460-n的电力供应。例如，在待机模式下，控制单元410(例如SSD控制器)可以通过多条电力控制线480-1、480-2和480-n控制多个NAND快闪存储器460-1、460-2和460-n关闭到除了高速缓存寄存器之外的电路的电力。
在一些实施例中，固态驱动器400还可以包括主机接口单元470以便与主机500连接，并且可以附接到主机500，例如移动电话、智能电话、PDA、PMP、数字相机、便携式游戏控制台、音乐播放器、PC、膝上型计算机、可携式摄像机、视频播放器、数字电视等等。
尽管图12图示了在其中形成控制器4210的芯片外部实现工作存储器430的示例，但是在一些实施例中，可以在相同的芯片内实现工作存储器430和控制器421。尽管图12图示了控制单元410包括分离的存储器控制器424的示例，但是在一些实施例中，存储器控制器424可以被集成在工作存储器430或控制器421内。
图13是图示包括根据至少一个示例实施例的存储系统的移动系统的框图。
参照图13，移动系统600包括处理器610、存储器620、用户接口630、调制解调器660(例如基带芯片组)和存储系统640。
处理器610可以执行各种计算功能，例如运行用于执行特定计算或任务的特定软件。例如，处理器610可以是微处理器、中央处理单元(CPU)、数字信号处理器等。处理器610可以经由总线650耦接到存储器620，所述总线例如为地址总线、控制总线和/或数据总线。例如，存储器620可以由DRAM、移动DRAM、SRAM、PRAM、FRAM、RRAM和/或MRAM实现。处理器610可以耦接到扩展总线，例如外围组件互连(PCI)总线。因此，处理器610可以控制用户接口630，该用户接口630包括诸如键盘、鼠标等的至少一个输入设备以及诸如显示设备、打印机等的至少一个输出设备。调制解调器660可以与外部设备无线通信。NAND快闪存储器642可以存储由处理器610处理的数据或者经由调制解调器660接收的数据。移动系统600还可以包括电源、应用芯片组、相机图像处理器(CIS)等等。
如上所述，由于当存储系统640进入待机模式时元数据被存储在NAND快闪存储器642的高速缓存寄存器中，因此待机模式下可以减小功耗，并且可以快速执行模式切换。
已经如此描述了示例实施例，将显而易见的是，可以按照很多方式来改变所述示例实施例。这种改变不应被视为背离示例实施例的预期精神和范围，并且对于本领域技术人员来说将显而易见的所有这样的修改意欲被包括在所附权利要求的范围内。

Claims (28)

1.一种存储系统，包括：
NAND快闪存储器，包括高速缓存寄存器和存储单元，该NAND快闪存储器被配置为经由高速缓存寄存器将数据存储在存储单元中；以及
控制单元，包括工作存储器，该控制单元被配置为控制NAND快闪存储器，并且将元数据存储在工作存储器中，
其中，控制单元被配置为如果存储系统进入待机模式，则控制该高速缓存寄存器存储元数据。
2.如权利要求1所述的存储系统，其中，配置控制单元使得：如果存储系统进入待机模式，则控制单元控制NAND快闪存储器不将元数据存储到存储单元。
3.如权利要求1所述的存储系统，其中，所述NAND快闪存储器被配置为：当存储系统进入待机模式时，响应于控制单元生成的写入命令而从工作存储器读取元数据并且将该元数据写入到高速缓存寄存器。
4.如权利要求3所述的存储系统，其中，所述控制单元被配置为生成写入命令，使得在该写入命令的代码中包括的地址字段具有空状态。
5.如权利要求3所述的存储系统，其中，所述控制单元被配置为生成写入命令，使得该写入命令的代码不包括地址字段。
6.如权利要求3所述的存储系统，其中，所述控制单元被配置为生成写入命令，使得该写入命令的代码指示从工作存储器读取的元数据仅要被写入到高速缓存存储器，并且与指示正常数据要经由高速缓存存储器而被写入到存储单元的正常写入命令的代码不同。
7.如权利要求1所述的存储系统，其中，NAND快闪存储器被配置为：当存储系统被从待机模式唤醒时，响应于控制单元生成的读取命令而从高速缓存寄存器读取元数据并且将该元数据写入到工作存储器。
8.如权利要求1所述的存储系统，其中，
以多列和多行的矩阵形式布置存储单元，并且
高速缓存寄存器对应于所述多列之一或所述多行之一。
9.如权利要求1所述的存储系统，其中，配置存储系统使得在待机模式期间不向存储单元供电。
10.一种操作包括控制单元和NAND快闪存储器的存储系统的方法，所述NAND快闪存储器包括高速缓存寄存器和存储单元，所述控制单元包括工作存储器，所述NAND快闪存储器被配置为经由高速缓存寄存器将数据存储在存储单元中，所述控制单元被配置为控制NAND快闪存储器并且将元数据存储在工作存储器中，该方法包括：
如果存储系统进入待机模式，则使用NAND快闪存储器从工作存储器读取元数据；
使用控制单元生成写入命令；
通过使用控制单元将所读取的元数据插入到写入命令的代码而生成写入命令代码；以及
使用NAND快闪存储器响应于写入命令代码而将元数据写入到高速缓存寄存器。
11.如权利要求10所述的方法，其中，当存储系统进入待机模式时，不将元数据写入到存储单元。
12.如权利要求10所述的方法，其中，在写入命令代码中包括的地址字段具有空状态。
13.如权利要求10所述的方法，其中，写入命令代码不包括地址字段。
14.如权利要求10所述的方法，其中，写入命令代码指示从工作存储器读取的元数据仅要被写入到高速缓存存储器，并且该写入命令代码与指示正常数据要经由高速缓存存储器而被写入到存储单元的正常写入命令的代码不同。
15.如权利要求10所述的方法，其中，
以多列和多行的矩阵形式布置存储单元，并且
高速缓存寄存器对应于所述多列之一或所述多行之一。
16.如权利要求10所述的方法，其中，在将元数据写入到高速缓存寄存器之后存储系统进入待机模式，并且
其中所述方法还包括：
在存储系统进入待机模式之后生成唤醒命令。
17.如权利要求16所述的方法，还包括：
使用控制单元，响应于唤醒命令，而生成用于从高速缓存寄存器读取元数据的读取命令。
18.如权利要求17所述的方法，还包括：
将从高速缓存寄存器读取的元数据写入到工作存储器。
19.一种控制单元，包括：
控制器，被配置为当该控制器进入待机模式时被断电；
工作存储器，被配置为存储控制器的元数据；以及
非易失性存储器接口，被配置为连接在控制器和非易失性存储器之间，
其中，控制器被配置为使得如果控制器进入待机模式，则
控制器生成用于将元数据存储在非易失性存储器的高速缓存寄存器中而不是存储在非易失性存储器的存储单元中的命令代码，并且
控制器将该命令代码提供给非易失性存储器。
20.如权利要求19所述的控制单元，其中，在分离的芯片中或者在单个芯片中实现工作存储器和控制器。
21.一种存储系统，包括：
控制单元，该控制单元包括被配置为存储元数据的工作存储器，该控制单元被配置为控制包括多个存储单元和高速缓存寄存器的快闪存储单元，使得如果存储系统处于待机模式，则控制单元生成待机写入命令，该待机写入命令指示快闪存储单元将元数据存储在高速缓存寄存器中而不是存储在所述多个存储单元中。
22.如权利要求21所述的存储系统，还包括：
快闪存储单元，其中，
高速缓存寄存器被配置为存储要写入到所述多个存储单元的数据，以及
该存储系统被配置为使得如果该存储系统进入待机模式，则该存储系统向高速缓存寄存器供电，并且该存储系统减少向工作存储器供应的电力。
23.如权利要求22所述的存储系统，其中，所述存储系统被配置为使得如果所述存储系统进入待机模式，则所述存储系统不向工作存储器供电。
24.如权利要求23所述的存储系统，其中，所述存储系统被配置为使得如果所述存储系统进入待机模式，则所述存储系统不向多个存储单元供电。
25.一种存储系统，包括：
快闪存储单元，其包括多个存储单元和被配置为存储要写入到所述多个存储单元的数据的高速缓存寄存器，该快闪存储单元被配置为由包括用于存储元数据的工作存储器的控制单元控制，使得如果存储系统处于待机模式，则快闪存储单元响应于从控制单元接收的写入命令而将元数据存储在高速缓存寄存器中而不是存储在所述多个存储单元中。
26.如权利要求25所述的存储系统，还包括：
控制单元，其中
高速缓存寄存器被配置为存储要写入到所述多个存储单元的数据，以及
该存储系统被配置为使得如果存储系统进入待机模式，则存储系统向高速缓存寄存器供电，并且该存储系统减少供应给工作存储器的电力。
27.如权利要求26所述的存储系统，其中，存储系统被配置为使得如果存储系统进入待机模式，则存储系统不向工作存储器供电。
28.如权利要求27所述的系统，其中，该存储系统被配置为使得如果存储系统进入待机模式，则存储系统不向所述多个存储单元供电。
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