TWI545576B - 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

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Description

資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種資料寫入方法，且特別是有關於一種用於可複寫式非揮發性記憶體模組的資料寫入方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
為了提高儲存裝置的空間使用效率，廠商開始在儲存裝置中加入壓縮資料的機制。具體來說，儲存裝置的控制電路會對欲儲存的資料執行壓縮操作之後，才將壓縮後資料長度較原來的 資料小的壓縮資料寫入至可複寫式非揮發性記憶體模組。由於無法預測壓縮後的壓縮資料的資料長度，並且對於不同的資料其具有不同的壓縮率，因此在物理儲存單位的空間是固定的情況下，如何有效寫入不同的資料長度的壓縮資料，是此領域技術人員所致力的目標。
本發明提供一種資料存取方法、記憶體儲存裝置及記憶體控制電路單元，其能夠產生固定資料長度的倍數的壓縮資料，以便於增進記憶體儲存裝置的資料寫入效率以及資料管理的便利性。
本發明的一範例實施例提出一種資料寫入方法，用於可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個實體抹除單元，且每一實體抹除單元包括多個實體程式化單元。本資料寫入方法包括：壓縮資料以產生第一資料；判斷第一資料的資料長度是否滿足預先定義條件。本資料寫入方法還包括：倘若第一資料的資料長度滿足預先定義條件時，將第一資料寫入至此些實體抹除單元之中的第一實體抹除單元中；並且倘若第一資料的資料長度不滿足預先定義條件時，根據預先定義規則來產生虛擬資料(dummy data)，將虛擬資料填補至第一資料以產生第二資料並且將第二資料寫入至此第一實體抹除單元中，其中第二資料的資料長度滿足此預先定義條件。
在本發明的一範例實施例中，上述判斷第一資料的資料長度是否滿足預先定義條件的步驟包括：判斷第一資料的資料長度是否等於預定長度的整數倍數；以及倘若第一資料的資料長度等於此預定長度的此整數倍數時，判定第一資料的資料長度滿足預先定義條件。
在本發明的一範例實施例中，上述根據預先定義規則來產生虛擬資料的步驟包括：根據第一實體抹除單元的抹除次數以隨機方式產生虛擬資料。
在本發明的一範例實施例中，上述根據預先定義規則來產生虛擬資料的步驟包括：辨識第一資料之中的多個資料位元，並且從第一資料的此些資料位元中選擇至少一資料位元；以及根據所選擇的至少一資料位元來產生虛擬資料。
在本發明的一範例實施例中，上述根據所選擇的至少一資料位元來產生虛擬資料的步驟包括：重覆地將所選擇的至少一資料位元循序排序以形成上述虛擬資料。
在本發明的一範例實施例中，上述根據預先定義規則來產生虛擬資料的步驟包括：從填塞位元表選擇至少一資料位元；以及根據所選擇的至少一資料位元來產生虛擬資料。
本發明的一範例實施例提出一種用於控制可複寫式非揮發性記憶體模組的記憶體控制電路單元。記憶體控制電路單元包括主機介面、記憶體介面、記憶體管理電路與資料壓縮/解壓縮電路。主機介面耦接至主機系統。記憶體介面耦接至可複寫式非揮 發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個實體抹除單元，且每一實體抹除單元包括多個實體程式化單元。記憶體管理電路耦接至主機介面與記憶體介面。資料壓縮/解壓縮電路耦接至記憶體管理電路。記憶體管理電路用以指示資料壓縮/解壓縮電路壓縮資料以產生第一資料，並且判斷第一資料的資料長度是否滿足預先定義條件。倘若第一資料的資料長度滿足預先定義條件時，記憶體管理電路更用以傳送指令序列至可複寫式非揮發性記憶體模組以將第一資料寫入至此些實體抹除單元之中的第一實體抹除單元中。以及，倘若第一資料的資料長度不滿足預先定義條件時，記憶體管理電路更用以根據預先定義規則來產生虛擬資料(dummy data)，將虛擬資料填補至第一資料以產生第二資料並且傳送指令序列至可複寫式非揮發性記憶體模組以將第二資料寫入至此些實體抹除單元之中的第一實體抹除單元中，其中第二資料的資料長度滿足預先定義條件。
在本發明的一範例實施例中，在上述判斷此第一資料的資料長度是否滿足預先定義條件的運作中，記憶體管理電路判斷第一資料的資料長度是否等於預定長度的整數倍數。倘若第一資料的資料長度等於此預定長度的此整數倍數時，記憶體管理電路判定第一資料的資料長度滿足預先定義條件。
在本發明的一範例實施例中，在上述根據預先定義規則來產生此虛擬資料的運作中，記憶體管理電路根據第一實體抹除單元的抹除次數以隨機方式產生虛擬資料。
在本發明的一範例實施例中，在上述根據預先定義規則來產生此虛擬資料的運作中，記憶體管理電路辨識第一資料之中的多個資料位元，從第一資料的此些資料位元中選擇至少一資料位元，並且根據所選擇的至少一資料位元來產生此虛擬資料。
在本發明的一範例實施例中，在上述根據所選擇的至少一資料位元來產生此虛擬資料的運作中，記憶體管理電路重覆地將所選擇的至少一資料位元循序排序以形成虛擬資料。
在本發明的一範例實施例中，在上述根據預先定義規則來產生虛擬資料的運作中，記憶體管理電路從一填塞位元表選擇至少一資料位元，並且根據所選擇的至少一資料位元來產生虛擬資料。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體抹除單元，且每一實體抹除單元包括多個實體程式化單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。記憶體控制電路單元壓縮資料以產生第一資料，並且判斷第一資料的資料長度是否滿足預先定義條件。倘若第一資料的資料長度滿足預先定義條件時，記憶體控制電路單元更用以傳送指令序列至可複寫式非揮發性記憶體模組以將第一資料寫入至此些實體抹除單元之中的第一實體抹除單元中。以及，倘若第一資料的資料長度不滿足預先定義條件時，記 憶體控制電路單元更用以根據預先定義規則來產生虛擬資料(dummy data)，將虛擬資料填補至第一資料以產生第二資料並且傳送指令序列至可複寫式非揮發性記憶體模組以將第二資料寫入至此些實體抹除單元之中的第一實體抹除單元中，其中第二資料的資料長度滿足預先定義條件。
在本發明的一範例實施例中，在上述判斷第一資料的資料長度是否滿足預先定義條件的運作中，記憶體控制電路單元判斷第一資料的資料長度是否等於一預定長度的一整數倍數。倘若第一資料的資料長度等於此預定長度的此整數倍數時，記憶體控制電路單元判定第一資料的資料長度滿足預先定義條件。
在本發明的一範例實施例中，在上述根據預先定義規則來產生此虛擬資料的運作中，記憶體控制電路單元更用以根據第一實體抹除單元的抹除次數以隨機方式產生虛擬資料。
在本發明的一範例實施例中，在上述根據預先定義規則來產生虛擬資料的運作中，記憶體控制電路單元辨識第一資料之中的多個資料位元，從第一資料的此些資料位元中選擇至少一資料位元，並且根據所選擇的至少一資料位元來產生虛擬資料。
在本發明的一範例實施例中，在上述根據所選擇的至少一資料位元來產生虛擬資料的運作中，記憶體控制電路單元重覆地將所選擇的至少一資料位元循序排序以形成虛擬資料。
在本發明的一範例實施例中，在上述根據預先定義規則來產生虛擬資料的運作中，記憶體控制電路單元從一填塞位元表 選擇至少一資料位元，並且根據所選擇的至少一資料位元來產生虛擬資料。
基於上述，本發明範例實施例的資料寫入方法、記憶體控制電路單元與記憶體儲存裝置能夠產生固定資料長度的倍數的壓縮資料，以便於增進記憶體儲存裝置的資料寫入效率以及資料管理的便利性。同時，根據本發明的資料寫入方法，記憶體儲存裝置更可以動態地改變每次產生壓縮資料所附加的虛擬資料的資料位元。因此，在儲存每筆壓縮資料時，於記憶體儲存裝置所寫入的儲存單位中不會儲存相同的虛擬資料，進而使記憶體儲存裝置可以有平均損耗的效果，以提升記憶體儲存裝置的耐用性並延長記憶體儲存裝置的壽命。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體(RAM)
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接介面單元
104‧‧‧記憶體控制電路單元
106‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)‧‧‧實體抹除單元
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
208‧‧‧資料壓縮/解壓縮電路
210‧‧‧緩衝記憶體
212‧‧‧電源管理電路
214‧‧‧錯誤檢查與校正電路
502‧‧‧資料區
504‧‧‧閒置區
506‧‧‧系統區
508‧‧‧取代區
LBA(0)~LBA(H)‧‧‧邏輯位址
LZ(0)~LZ(M)‧‧‧邏輯區域
UD1、CD1、UD2、CD2、FD2、UD3、CD3、FD3、CD4、CD5‧‧‧資料
DD2、DD3、DD4、DD5‧‧‧虛擬資料
CDL1、CDL2、FDL2、CDL3、FDL3‧‧‧資料長度
DL2、DL3‧‧‧差值
PL‧‧‧預定長度
1302‧‧‧填塞位元表
S1501、S1503、S1505、S1507、S1509‧‧‧資料寫入方法的步驟
圖1A是根據第一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖1B是根據第一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖1C是根據第一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖2是根據第一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
圖3是根據第一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
圖4A與圖4B是根據第一範例實施例所繪示之管理實體抹除單元的範例示意圖。
圖5~圖7是根據第一範例實施例所繪示的寫入資料至可複寫式非揮發性記憶體模組的範例示意圖。
圖8是根據一範例所繪示之處理欲寫入至可複寫式非揮發性記憶體模組之資料的示意圖。
圖9是根據另一範例所繪示之處理欲寫入至可複寫式非揮發性記憶體模組之資料的示意圖。
圖10是根據另一範例所繪示之處理欲寫入至可複寫式非揮發性記憶體模組之資料的示意圖。
圖11是根據一範例實施例所繪示產生圖9之虛擬資料的方法的示意圖。
圖12是根據另一範例實施例所繪示產生虛擬資料的方法的示意圖。
圖13是根據一範例實施例所繪示之填塞位元表的示意圖。
圖14是根據另一範例實施例所繪示產生虛擬資料的方法的示意圖。
圖15是根據一範例實施例所繪示的資料寫入方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1A是根據第一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
請參照圖1A，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖1B的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖1B所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件電性連接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖1B所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來做說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為圖1C中的數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖1C所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接電性連接於主機系統的基板上。
圖2是根據第一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖2，記憶體儲存裝置100包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接介面單元102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通 用序列匯流排(Universal Serial Bus,USB)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、安全數位(Secure Digital,SD)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。在本範例實施例中，連接器可與記憶體控制電路單元封裝在一個晶片中，或佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取、抹除與合併等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106具有實體抹除單元410(0)~410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。此外，每一實體抹除單元可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即， 每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。在此，一個實體程式化單元的容量是定義為包含資料位元區的容量與冗餘位元區的容量。例如，在本範例實施例中，每一實體程式化單元的使用者資料位元區的容量為2千位元組(Kilobyte,KB)並且冗餘位元區的容量為64位元組(byte)，也就是說，每一個實體程式化單元的資料位元區中會包含4個實體存取位址，且一個實體存取位址的大小為512位元組(byte)。然而，必須瞭解的是，本發明不限於此。例如，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell，MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是單階記憶胞(Single Level Cell，SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元資料的快閃記憶體模組)、 複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖3是根據第一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖3，記憶體控制電路單元104包括記憶體管理電路202、主機介面204、記憶體介面206與資料壓縮/解壓縮電路208。
記憶體管理電路202用以控制記憶體控制電路單元104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以對可複寫式非揮發性記憶體模組106下達指令序列來將資料寫入至可複寫式非揮發性記憶體模組106、從可複寫式非揮發性記憶體模組106讀取資料或將可複寫式非揮發性記憶體模組106上的資料抹除等運作
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組 106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮 發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以耦接至連接介面單元102，以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準、UHS-II介面標準、SD標準、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
資料壓縮/解壓縮電路208是耦接至記憶體管理電路202。在此，資料壓縮/解壓縮電路208用以壓縮欲寫入至可複寫式非揮發性記憶體模組106的資料並且用以解壓縮從可複寫式非揮發性記憶體模組106中所讀取之資料。例如，資料壓縮/解壓縮電路208包含壓縮器(compressor)及解壓縮器(decompressor)。壓縮器用以找出原始資料(original data)中存在的資料累贅(data redundancy)、移除所找出之累贅，將剩餘的必要資料編碼並且輸出編碼結果(即，壓縮資料(compressed data))。而解壓縮器用以將 讀入的壓縮資料依據既定的步驟解碼並送出解碼結果(即，解壓縮資料(decompressed data))。在本範例實施例中，資料壓縮/解壓縮電路208是使用無失真壓縮演算法來壓縮資料，以使壓縮後之資料能夠被還原。
在本發明一範例實施例中，記憶體控制電路單元104還包括緩衝記憶體210、電源管理電路212與錯誤檢查與校正電路214。
緩衝記憶體210是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路212是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路214是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路214會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路214會依據此錯誤檢查與校正碼對 所讀取的資料執行錯誤檢查與校正程序。
值得一提的是，錯誤檢查與校正電路214能夠校正之錯誤位元的數目會與所產生之錯誤檢查與校正碼的大小成正比。也就是說，當錯誤檢查與校正電路214被設計能夠校正之錯誤位元的數目越多時，則需要越多儲存空間來儲存所產生之錯誤檢查與校正碼。然而，用以儲存錯誤檢查與校正碼之冗餘位元區的容量是固定的(根據不同種類之可複寫式非揮發性記憶體模組而不同)。因此，實作於錯誤檢查與校正電路214中的錯誤校正演算法會受限於可複寫式非揮發性記憶體模組106的類型。具體來說，錯誤檢查與校正電路214會被設計能夠校正一數目的錯誤位元(以下稱為最大可校正錯誤位元數)。例如，最大可校正錯誤位元數為48。倘若發生在所讀取之資料的錯誤位元的數目非大於48個時，錯誤檢查與校正電路214就能夠依據錯誤檢查與校正碼將錯誤位元校正回正確的值。反之，錯誤檢查與校正電路214會回報錯誤校正失敗且記憶體管理電路202會將指示資料已遺失的訊息傳送給主機系統1000。
圖4A與圖4B是根據第一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組106之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而 是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖4A，記憶體控制電路單元104(或記憶體管理電路202)會將實體抹除單元410(0)~410-(N)邏輯地分組為資料區502、閒置區504、系統區506與取代區508。
邏輯上屬於資料區502與閒置區504的實體抹除單元是用以儲存來自於主機系統1000的資料。具體來說，資料區502的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區504的實體抹除單元是用以替換資料區502的實體抹除單元。也就是說，當從主機系統1000接收到寫入指令與欲寫入之資料時，記憶體控制電路單元104(或記憶體管理電路202)會從閒置區504中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區502的實體抹除單元。
邏輯上屬於系統區506的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區508中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區508中仍存有正常之實體抹除單元並且資料區502的實體抹除單元損壞時，記憶體控制電路單元104(或記憶體管理電路202)會從取代區508中提取正常的實體抹除單元來更換損壞的實 體抹除單元。
特別是，資料區502、閒置區504、系統區506與取代區508之實體抹除單元的數量會依據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置100的運作中，實體抹除單元關聯至資料區502、閒置區504、系統區506與取代區508的分組關係會動態地變動。例如，當閒置區504中的實體抹除單元損壞而被取代區508的實體抹除單元取代時，則原本取代區508的實體抹除單元會被關聯至閒置區504。
請參照圖4B，記憶體控制電路單元104(或記憶體管理電路202)會配置邏輯位址LBA(0)~LBA(H)以映射資料區502的實體抹除單元，其中每一邏輯位址具有多個邏輯子單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統100欲寫入資料至邏輯位址或更新儲存於邏輯位址中的資料時，記憶體控制電路單元104(或記憶體管理電路202)會從閒置區504中提取一個實體抹除單元來寫入資料，以輪替資料區502的實體抹除單元。在本範例實施例中，邏輯子單元可以是邏輯頁面或邏輯扇區。
為了識別資料每個邏輯位址的資料被儲存在那個實體抹除單元，在本範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會記錄邏輯位址與實體抹除單元之間的映射。並且，當主機系統1000欲在邏輯子單元中存取資料時，記憶體控制電路單元104(或記憶體管理電路202)會確認此邏輯子單元所屬的邏輯位址，並且在此邏輯位址所映射的實體抹除單元中來存取資 料。例如，在本範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會在可複寫式非揮發性記憶體模組106中儲存邏輯轉實體位址映射表來記錄每一邏輯位址所映射的實體抹除單元，並且當欲存取資料時記憶體控制電路單元104(或記憶體管理電路202)會將邏輯轉實體位址映射表載入至緩衝記憶體210來維護。
值得一提的是，由於緩衝記憶體210的容量有限，無法儲存記錄所有邏輯位址之映射關係的映射表，因此，在本範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會將邏輯位址LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯轉實體位址映射表。特別是，當記憶體控制電路單元104(或記憶體管理電路202)欲更新某個邏輯位址的映射時，對應此邏輯位址所屬之邏輯區域的邏輯轉實體位址映射表會被載入至緩衝記憶體210來被更新。
圖5~圖7是根據第一範例實施例所繪示的寫入資料至可複寫式非揮發性記憶體模組的範例。
請參照圖5~圖7，在本範例實施例中，記憶體儲存裝置100的可複寫式非揮發性記憶體模組106是以實體抹除單元為基礎(亦稱為區塊為基礎(block based))來進行管理。具體而言，在邏輯位址LBA(0)是映射至實體抹除單元410(0)的映射狀態下，當記憶體控制電路單元104(或記憶體管理電路202)從主機系統1000中接收到寫入指令而欲寫入資料至屬於邏輯位址LBA(0)的邏輯存取 位址時，記憶體控制電路單元104(或記憶體管理電路202)會依據邏輯轉實體位址映射表識別邏輯位址LBA(0)目前是映射至實體抹除單元410(0)並且從閒置區504中提取實體抹除單元410(F)作為替換實體抹除單元來輪替實體抹除單元410(0)。然而，當記憶體控制電路單元104(或記憶體管理電路202)將新資料寫入至實體抹除單元410(F)的同時，記憶體控制電路單元104(或記憶體管理電路202)不會立刻將實體抹除單元410(0)中的所有有效資料搬移至實體抹除單元410(F)而抹除實體抹除單元410(0)。具體來說，記憶體控制電路單元104(或記憶體管理電路202)會將實體抹除單元410(0)中欲寫入實體程式化單元之前的有效資料(即，實體抹除單元410(0)的第0實體程式化單元與第1實體程式化單元中的資料)複製至實體抹除單元410(F)的第0實體程式化單元與第1實體程式化單元中(如圖5所示)，並且將新資料寫入至實體抹除單元410(F)的第2實體程式化單元與第3實體程式化單元中(如圖6所示)。此時，記憶體控制電路單元104(或記憶體管理電路202)即完成寫入的運作。因為實體抹除單元410(0)中的有效資料有可能在下個操作(例如，寫入指令)中變成無效，因此立刻將實體抹除單元410(0)中的有效資料搬移至實體抹除單元410(F)可能會造成無謂的搬移。此外，資料必須依序地寫入至實體抹除單元內的實體程式化單元，因此，記憶體控制電路單元104(或記憶體管理電路202)僅會先搬移欲寫入實體程式化單元之前的有效資料。
在本範例實施例中，暫時地維持此等母子暫態關係(即， 實體抹除單元410(0)與實體抹除單元410(F))的運作稱為開啟(open)母子單元，並且原實體抹除單元稱為母實體抹除單元而替換實體抹除單元稱為子實體抹除單元。
之後，當需要將實體抹除單元410(0)與實體抹除單元410(F)的內容合併(merge)時，記憶體控制電路單元104(或記憶體管理電路202)才會將實體抹除單元410(0)與實體抹除單元410(F)的資料整併至一個實體抹除單元，由此提升實體抹除單元的使用效率。在此，合併母子單元的運作稱為資料合併程序或關閉(close)母子單元。例如，如圖7所示，當進行關閉母子單元時，記憶體控制電路單元104(或記憶體管理電路202)會將實體抹除單元410(0)中剩餘的有效資料(即，實體抹除單元410(0)的第4實體程式化單元~第(K)實體程式化單元中的資料)複製至替換實體抹除單元410(F)的第4實體程式化單元~第(K)實體程式化單元中，然後將實體抹除單元410(0)抹除並關聯至閒置區504，同時，將實體抹除單元410(F)關聯至資料區502。也就是說，記憶體控制電路單元104(或記憶體管理電路202)會在邏輯轉實體位址映射表中將邏輯位址LBA(0)重新映射至實體抹除單元410(F)。此外，在本範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會建立閒置區實體抹除單元表(未繪示)來記錄目前被關聯至閒置區的實體抹除單元。值得一提的是，閒置區504中實體抹除單元的數目是有限的，基此，在記憶體儲存裝置100運作期間，開啟之母子單元的組數亦會受到限制。因此，當記憶體儲存裝置100接收 到來自於主機系統1000的寫入指令時，倘若已開啟母子單元的組數達到上限時，記憶體控制電路單元104(或記憶體管理電路202)需關閉至少一組目前已開啟之母子單元(即，執行關閉母子單元運作)以執行此寫入指令。在此，圖5~圖7所示的寫入運作稱為一般寫入模式。
值得注意的是，在另一範例實施例中，記憶體儲存裝置100的可複寫式非揮發性記憶體模組106亦可以是以實體程式化單元為基礎(亦稱為頁面為基礎(page based)來進行管理)，本發明不加以限制。例如，在執行寫入指令時，不管目前資料是要寫入至那個邏輯單元的邏輯子單元，記憶體控制電路單元104(或記憶體管理電路202)皆會以一個實體程式化單元接續一個實體程式化單元的方式來寫入資料(以下亦稱為隨機寫入機制)。具體來說，記憶體控制電路單元104(或記憶體管理電路202)會從閒置區504中提取一個空的實體抹除單元作為目前使用之實體抹除單元來寫入資料。並且，當此目前使用之實體抹除單元已被寫滿時，記憶體控制電路單元104(或記憶體管理電路202)會再從閒置區504中提取另一個空的實體抹除單元作為目前使用之實體抹除單元，以繼續寫入對應來自於主機系統1000之寫入指令的資料。
在本範例實施例中，當記憶體控制電路單元104(或記憶體管理電路202)欲寫入一資料時，記憶體控制電路單元104(或記憶體管理電路202)會指示資料壓縮/解壓縮電路208來壓縮此資料以產生壓縮資料(以下稱為第一資料)。值得注意的是，在另一範例 實施例中，記憶體控制電路單元104(或記憶體管理電路202)會先判斷此欲寫入的資料是否可壓縮，再根據判斷結果來決定是否指示資料壓縮/解壓縮電路208來壓縮此資料以產生第一資料。例如，當記憶體控制電路單元104(或記憶體管理電路202)判定欲寫入的資料可壓縮之後，再指示資料壓縮/解壓縮電路208對此資料進行壓縮操作。
特別是，記憶體控制電路單元104(或記憶體管理電路202)會判斷經過壓縮操作所產生的第一資料的資料長度是否滿足預先定義條件。倘若第一資料的資料長度滿足所述預先定義條件時，記憶體控制電路單元104(或記憶體管理電路202)會選擇目前使用的實體程式化單元(以下稱為第一實體程式化單元)並且將第一資料寫入至第一實體程式化單元中。倘若第一資料的資料長度不滿足所述預先定義條件時，記憶體控制電路單元104(或記憶體管理電路202)會產生虛擬資料(dummy data)，將虛擬資料填補至第一資料，以使填補後的資料(以下稱為第二資料)滿足此預先定義條件。記憶體控制電路單元104(或記憶體管理電路202)會將資料長度滿足預先定義條件的壓縮資料(即，資料長度滿足預先定義條件的第一資料或第二資料)寫入至第一實體程式化單元中。也就是說，根據本發明的資料寫入方法，記憶體控制電路單元104(或記憶體管理電路202)所寫入的壓縮資料的資料長度必定會滿足所述預先定義條件。
圖8是根據一範例所繪示之處理欲寫入至可複寫式非揮 發性記憶體模組之資料的示意圖。
請參照圖8，在本範例實施例中，舉例來說，當記憶體控制電路單元104(或記憶體管理電路202)欲寫入資料長度為4仟位元組(kilobytes，K bytes)的資料UD1時，記憶體控制電路單元104(或記憶體管理電路202)會先指示資料壓縮/解壓縮電路208對資料UD1進行壓縮操作。例如，資料壓縮/解壓縮電路208將資料UD1壓縮為資料CD1，其中資料CD1的資料長度為1仟位元組。
在本範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會判斷資料CD1的資料長度CDL1是否滿足預先定義條件。
例如，當壓縮資料的資料長度的大小為預定長度的整數倍數時，記憶體控制電路單元104(或記憶體管理電路202)會判定此壓縮資料的資料長度是滿足此預先定義條件。在本範例實施例中，此預設長度會根據實體程式化單元內錯誤檢查與校正碼框(Error Checking and correcting code frame)的長度來設定。例如，在本範例實施例中，所述預定長度被設定為1仟位元組(即，1024位元組)，而在另一範例實施例中，所述預定長度可根據廠商的需求被設定為2仟位元組、3仟位元組、4仟位元組或其他長度。
在圖8所繪示的例子中，由於資料CD1的資料長度CDL1的大小為1仟位元組，並且等於預定長度PL。因此，記憶體控制電路單元104(或記憶體管理電路202)會判定資料CD1滿足預先定義條件。之後，記憶體控制電路單元104(或記憶體管理電路202) 會選擇可用的實體程式化單元(以下稱第一實體程式化單元)，並且將資料長度滿足預先定義條件的資料CD1寫入至第一實體程式化單元中。
圖9是根據另一範例所繪示之處理欲寫入至可複寫式非揮發性記憶體模組之資料的示意圖。
請參照圖9，舉例來說，當記憶體控制電路單元104(或記憶體管理電路202)欲寫入資料長度為4仟位元組的資料UD2時，記憶體控制電路單元104(或記憶體管理電路202)會先指示資料壓縮/解壓縮電路208對資料UD2進行壓縮操作。例如，資料壓縮/解壓縮電路208將資料UD2壓縮為資料CD2，其中資料CD2的資料長度CDL2的大小為800位元組。接著，記憶體控制電路單元104(或記憶體管理電路202)會判斷資料CD2的資料長度CDL2是否滿足預先定義條件。
在圖9所繪示的例子中，由於資料CD2的資料長度CDL2的大小為800位元組並且不等於預定長度PL的整數倍數(即，資料CD2的資料長度CDL2小於預定長度PL)，因此，記憶體控制電路單元104(或記憶體管理電路202)會判定資料CD2不滿足預先定義條件。特別是，由於資料CD2的資料長度CDL2是小於預定長度PL，因此，記憶體控制電路單元104(或記憶體管理電路202)會計算預定長度PL與資料CD2的資料長度CDL2之間的差值DL2(即，224位元組)，並且產生資料長度等於長度PL與資料CD2的資料長度CDL2之間的差值DL2的虛擬資料(dummy data)DD2。 然後，記憶體控制電路單元104(或記憶體管理電路202)會將此虛擬資料DD2填補至資料CD2以形成資料FD2，由此使所形成的資料FD2的資料長度FDL2等於預定長度PL。基此，資料FD2的資料長度為預定長度PL的整數倍數並且滿足上述預先定義條件。換言之，在資料CD2的資料長度不滿足預先定義條件的例子中，記憶體控制電路單元104(或記憶體管理電路202)會藉由填補虛擬資料DD2至資料CD2來產生滿足預先定義條件的資料FD2。值得一提的是，虛擬資料DD2可被填補(加入)至資料CD2之後或是之前以形成資料FD2，本發明不限於此。
圖10是根據另一範例所繪示之處理欲寫入至可複寫式非揮發性記憶體模組之資料的示意圖。
請參照圖10，相似於圖9的例子，在圖10所繪示的例子中，資料UD3被壓縮成資料CD3，且資料CD3的資料長度CDL3的大小為1200位元組。由於資料CD3的資料長度CDL3(1200位元組)大於預定長度PL(即，1024位元組)且小於2倍的預定長度PL(即，2048位元組)，並且第一資料CD3的資料長度與2倍的預定長度PL之間的差值DL3為848位元組(即，2048-1200=848)。因此，記憶體控制電路單元104(或記憶體管理電路202)會產生資料長度為848位元組的虛擬資料DD3，並將虛擬資料DD3填補至資料CD3以形成資料FD3，以讓資料FD3的資料長度FDL3等於2倍的預定長度PL並且滿足上述預先定義條件。
值得一提的是，在本範例實施例中，當壓縮資料的資料 長度的大小為預定長度的整數倍數時，記憶體控制電路單元104(或記憶體管理電路202)會判定此壓縮資料的資料長度滿足此預先定義條件，但本發明不限於此。壓縮資料要求的條件也可不限於是壓縮資料的資料長度的大小為預定長度的整數倍數。例如，在另一範例實施例中，若壓縮資料的資料長度的大小為符合一固定值加上預定長度的總和時或一固定值加上預定長度的整數倍數的總和時，記憶體控制電路單元104(或記憶體管理電路202)會判定此壓縮資料的資料長度滿足此預先定義條件。
本發明會根據預先定義規則來產生虛擬資料。以下將配合圖式以及多個範例實施例來詳細說明本發明中如何根據預先定義規則來產生虛擬資料的方法。
圖11是根據一範例實施例所繪示產生圖9之虛擬資料的方法的示意圖。
在本範例實施例中，所述預先定義規則即是指記憶體控制電路單元104(或記憶體管理電路202)會根據所壓縮的資料的資料位元內容來產生虛擬資料。具體來說，請參照圖11，當資料壓縮/解壓縮電路208壓縮資料UD2為資料CD2時，記憶體控制電路單元104(或記憶體管理電路202)會辨識資料CD2的資料位元內容，即“1011...0001”，並且擷取資料CD2的第1個位元資料(即，圖11中所圈選的“1”)作為一個基本態樣並且依據此基本態樣來產生虛擬資料DD2。具體來說，記憶體控制電路單元104(或記憶體管理電路202)會將重複地複製此基本態樣並組合成資料長度為 224位元組的虛擬資料DD2，由此使得所形成的資料FD2的資料長度會滿足預先定義條件。
值得注意的是，虛擬資料的資料位元的選取方式可以依據廠商的設定而改變，本發明不限於此。也就是說，所在壓縮資料中所選取的資料位元的數目及位置可以根據廠商的設定而變動。例如，所選取的資料位元的數目可以為1個或是多於1個，並且所選取的資料位元的位置可以為壓縮資料中任意位置的資料位元。例如，在另一範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會擷取所壓縮後之資料的最後一個或多個資料位元的內容來產生虛擬資料。或是，在另一範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)亦可選擇所壓縮之資料CD4的第二個資料位元“0”與倒數第二個資料位元“1”來成為基本態樣(即，“01”)，利用重覆地複製此基本態樣來形成虛擬資料DD4(即，“0101...01”)，並且將此虛擬資料DD4填補至資料CD4來產生資料(如圖12所示)。
此外，請參照圖13與圖14，在另一範例實施例中，所述預先定義規則是指記憶體控制電路單元104(或記憶體管理電路202)會記錄填塞位元表1302於可複寫式非揮發性記憶體模組106中或緩衝記憶體210中，並且根據紀錄填塞位元表1302來產生虛擬資料。填塞位元表1302儲存有多個目錄值，並且廠商可依據需求來設定填塞位元表1302以及其所儲存的目錄值。例如，當記憶體控制電路單元104(或記憶體管理電路202)欲產生虛擬資料以加 入至資料CD5來形成資料長度滿足預先定義條件的資料時，記憶體控制電路單元104(或記憶體管理電路202)會依序選擇填塞位元表1302中的目錄值來作為基本態樣以產生虛擬資料。如圖13中所繪示，若記憶體控制電路單元104(或記憶體管理電路202)所選擇到的目錄值為“7”時，如圖14所繪示，記憶體控制電路單元104(或記憶體管理電路202)會複製所選擇到的目錄值以形成資料位元為“7777...77”的虛擬資料DD5。
值得一提的是，在下一次記憶體控制電路單元104(或記憶體管理電路202)欲產生虛擬資料時，記憶體控制電路單元104(或記憶體管理電路202)會根據上次所選擇的目錄值從填塞位元表1302中選擇排序在上次所選擇目錄值之後的目錄值(如，圖13中的“8”)來形成虛擬資料。如此一來，每次所產生的虛擬資料會根據從填塞位元表1302中循序選擇的目錄值而變動。應注意的是，填塞位元表1302中的目錄值並不限定於本發明。例如，填塞位元表1302中的目錄值的數量可以為更多或是更少，填塞位元表1302中的目錄值可為不同型態的數值，例如8進位、16進位等等，或是每個目錄值可以為1個位數的數值或是多個位數的數值。
此外，在另一範例實施例中，所述預先定義規則是指在產生虛擬資料之前，記憶體控制電路單元104(或記憶體管理電路202)可先辨識被選擇來寫入資料的實體抹除單元的抹除次數，並且將此抹除次數，輸入至一亂數產生函數來產生用於產生虛擬資料之基本態樣，再根據此基本態樣來產生虛擬資料。
舉例來說，記憶體控制電路單元104(或記憶體管理電路202)會辨識被選擇來寫入資料的的實體抹除單元的抹除次數為’777’，將’777’輸入至一種子(Seed)函數(例如，C語言中的Srand()函數)中，藉此使得之後利用隨機函數(例如，C語言中的rand()函數)所產生的數值會因為實體抹除單元的抹除次數不同而更加隨機。然後，記憶體控制電路單元104(或記憶體管理電路202)會將利用隨機函數所產生的數值作為基本態樣來產生虛擬資料。例如，當所隨機產生的數值為“100111”，記憶體控制電路單元104(或記憶體管理電路202)會使用“100111”作為虛擬資料的基本態樣，並且複製此基本態樣來產生資料位元為“100111...100111”的虛擬資料。換言之，每筆儲存在不同的實體抹除單元壓縮資料中的虛擬資料都會對應此些實體抹除單元的抹除次數的不同而動態改變。
此外，在另一範例實施例中，所述預先定義規則是指記憶體控制電路單元104(或記憶體管理電路202)亦可同時根據被選來寫入資料之實體抹除單元的抹除次數、上述填塞位元表中的數值和壓縮後之資料的資料位元內容的至少其中兩個的組合來來產生虛擬資料。舉例來說，記憶體控制電路單元104(或記憶體管理電路202)可將圖13所繪示之填塞位元表1302中的目錄值加上被選擇來儲存壓縮資料(第二資料)的實體抹除單元的抹除次數來作為上述基本態樣以形成虛擬資料。應注意的是，本發明並不限於隨機函數的計算方式，本領域人員當可經由上述範例實施例的啟 示，自行設計用以產生隨機數值的隨機函數與種子。
圖15是根據一範例實施例所繪示的資料寫入方法的流程圖。
請參照圖15，在步驟S1501中，記憶體控制電路單元104(或記憶體管理電路202)指示資料壓縮/解壓縮電路208壓縮資料以產生壓縮後的資料(以下稱為第一資料)。在步驟S1503中，記憶體控制電路單元104(或記憶體管理電路202)會判斷第一資料的資料長度是否滿足預先定義條件。若在步驟S1503中，記憶體控制電路單元104(或記憶體管理電路202)判定第一資料的資料長度滿足預先定義條件時，在步驟S1505中，記憶體控制電路單元104(或記憶體管理電路202)會將第一資料寫入至可複寫式非揮發性記憶體模組106中的目前使用的實體抹除單元中(以下稱為第一實體抹除單元)。
若在步驟S1503中，記憶體控制電路單元104(或記憶體管理電路202)判定第一資料的資料長度不滿足預先定義條件時，在步驟S1507中，記憶體控制電路單元104(或記憶體管理電路202)根據預先定義規則來產生虛擬資料，並且在步驟S1509中，記憶體控制電路單元104(或記憶體管理電路202)將虛擬資料填補至第一資料以產生第二資料並且將第二資料寫入至第一實體抹除單元中，其中第二資料的資料長度滿足預先定義條件。
綜上所述，本發明範例實施例的資料寫入方法、記憶體控制電路單元與記憶體儲存裝置能夠產生固定資料長度的倍數的 壓縮資料，以便於增進記憶體儲存裝置的資料寫入效率以及資料管理的便利性。同時，根據本發明的資料寫入方法，記憶體儲存裝置更可以動態地改變每次產生壓縮資料所附加的虛擬資料的資料位元。基此，在儲存每筆壓縮資料時，於記憶體儲存裝置所寫入的儲存單位中不會儲存相同的虛擬資料，進而使記憶體儲存裝置可以有平均損耗的效過，以提升記憶體儲存裝置的耐用性並延長記憶體儲存裝置的壽命。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S1501、S1503、S1505、S1507、S1509‧‧‧資料寫入方法的步驟

Claims (6)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，且每一該些實體抹除單元包括多個實體程式化單元，其中該資料寫入方法包括：壓縮一資料以產生一第一資料；判斷該第一資料的資料長度是否滿足一預先定義條件；倘若該第一資料的資料長度滿足該預先定義條件時，將該第一資料寫入至該些實體抹除單元之中的一第一實體抹除單元中；以及倘若該第一資料的資料長度不滿足該預先定義條件時，根據一預先定義規則來產生一虛擬資料(dummy data)，將該虛擬資料填補至該第一資料以產生一第二資料並且將該第二資料寫入至該第一實體抹除單元中，其中該第二資料的資料長度滿足該預先定義條件，其中上述根據該預先定義規則來產生該虛擬資料的步驟包括下列步驟的其中之一：根據該第一實體抹除單元的一抹除次數以一隨機方式產生該虛擬資料；辨識該第一資料之中的多個資料位元，從該第一資料的該些資料位元中選擇至少一資料位元，並且重覆地將所選擇的該至少一資料位元循序排序以形成該虛擬資料；以及從一填塞位元表選擇至少一資料位元，並且根據所選擇 的該至少一資料位元來產生該虛擬資料。
  2. 如申請專利範圍第1項所述之資料寫入方法，其中上述判斷該第一資料的資料長度是否滿足該預先定義條件的步驟包括：判斷該第一資料的資料長度是否等於一預定長度的一整數倍數；以及倘若該第一資料的資料長度等於該預定長度的該整數倍數時，判定該第一資料的資料長度滿足該預先定義條件。
  3. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，且每一該些實體抹除單元包括多個實體程式化單元，該記憶體控制電路單元包括：一主機介面，耦接至一主機系統；一記憶體介面，耦接至該可複寫式非揮發性記憶體模組；一記憶體管理電路，耦接至該主機介面與該記憶體介面；以及一資料壓縮/解壓縮電路，耦接至該記憶體管理電路，其中該記憶體管理電路用以指示該資料壓縮/解壓縮電路壓縮一資料以產生一第一資料，其中該記憶體管理電路更用以判斷該第一資料的資料長度是否滿足一預先定義條件，其中倘若該第一資料的資料長度滿足該預先定義條件時，該記憶體管理電路更用以傳送一指令序列至該可複寫式非揮發性記 憶體模組以指示將該第一資料寫入至該些實體抹除單元之中的一第一實體抹除單元中，其中倘若該第一資料的資料長度不滿足該預先定義條件時，該記憶體管理電路更用以根據一預先定義規則來產生一虛擬資料(dummy data)，將該虛擬資料填補至該第一資料以產生一第二資料並且傳送一指令序列至該可複寫式非揮發性記憶體模組以指示將該第二資料寫入至該第一實體抹除單元中，其中該第二資料的資料長度滿足該預先定義條件，其中上述該記憶體管理電路更用以根據該預先定義規則來產生該虛擬資料的運作包括下列運作的其中之一：該記憶體管理電路更用以根據該第一實體抹除單元的一抹除次數以一隨機方式產生該虛擬資料；該記憶體管理電路更用以辨識該第一資料之中的多個資料位元，從該第一資料的該些資料位元中選擇至少一資料位元，並且重覆地將所選擇的該至少一資料位元循序排序以形成該虛擬資料；以及該記憶體管理電路更用以從一填塞位元表選擇至少一資料位元，並且根據所選擇的該至少一資料位元來產生該虛擬資料。
  4. 如申請專利範圍第3項所述之記憶體控制電路單元，其中上述該記憶體管理電路更用以判斷該第一資料的資料長度是否滿足該預先定義條件的運作包括：該記憶體管理電路更用以判斷該第一資料的資料長度是否等 於一預定長度的一整數倍數，其中倘若該第一資料的資料長度等於該預定長度的該整數倍數時，該記憶體管理電路判定該第一資料的資料長度滿足該預先定義條件。
  5. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元，且每一該些實體抹除單元包括多個實體程式化單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元壓縮一資料以產生一第一資料，其中該記憶體控制電路單元更用以判斷該第一資料的資料長度是否滿足一預先定義條件，其中倘若該第一資料的資料長度滿足該預先定義條件時，該記憶體控制電路單元更用以傳送一指令序列至該可複寫式非揮發性記憶體模組以將該第一資料寫入至該些實體抹除單元之中的一第一實體抹除單元中，其中倘若該第一資料的資料長度不滿足該預先定義條件時，該記憶體控制電路單元更用以根據一預先定義規則來產生一虛擬資料(dummy data)，將該虛擬資料填補至該第一資料以產生一第二資料並且傳送一指令序列至該可複寫式非揮發性記憶體模組以將該第二資料寫入至該第一實體抹除單元中，其中該第二資料的資 料長度滿足該預先定義條件，其中上述該記憶體控制電路單元更用以根據該預先定義規則來產生該虛擬資料的運作包括下列運作的其中之一：該記憶體控制電路單元更用以根據該第一實體抹除單元的一抹除次數以一隨機方式產生該虛擬資料；該記憶體控制電路單元更用以辨識該第一資料之中的多個資料位元，從該第一資料的該些資料位元中選擇至少一資料位元，並且重覆地將所選擇的該至少一資料位元循序排序以形成該虛擬資料；以及該記憶體控制電路單元更用以從一填塞位元表選擇至少一資料位元，並且根據所選擇的該至少一資料位元來產生該虛擬資料。
  6. 如申請專利範圍第5項所述之記憶體儲存裝置，其中上述該記憶體控制電路單元更用以判斷該第一資料的資料長度是否滿足該預先定義條件的運作包括：該記憶體控制電路單元更用以判斷該第一資料的資料長度是否等於一預定長度的一整數倍數，其中倘若該第一資料的資料長度等於該預定長度的該整數倍數時，該記憶體控制電路單元判定該第一資料的資料長度滿足該預先定義條件。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI588833B (zh) * 2015-11-27 2017-06-21 群聯電子股份有限公司 資料程式化方法與記憶體儲存裝置
TWI584292B (zh) * 2016-09-08 2017-05-21 群聯電子股份有限公司 記憶體抹除方法、記憶體控制電路單元及記憶體儲存裝置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6732302B1 (en) * 1999-09-30 2004-05-04 Telefonaktiebolaget Lm Ericcson (Publ) Blind rate detection in a multiplexed transmission system
KR20060005208A (ko) * 2004-07-12 2006-01-17 삼성전자주식회사 기록 장치, 재생 장치, 기록 방법, 재생 방법 및 광 기록정보 저장 매체
KR101517185B1 (ko) * 2008-04-15 2015-05-04 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
WO2012053015A2 (en) * 2010-10-22 2012-04-26 Jana, Tejaswini, Ramesh Compression and decompression of data at high speed in solid state storage
TWI459197B (zh) 2011-04-21 2014-11-01 Phison Electronics Corp 資料寫入方法、記憶體控制器與記憶體儲存裝置
CN102760099B (zh) 2011-04-29 2015-10-14 群联电子股份有限公司 数据写入方法、存储器控制器与存储器储存装置
US20140301429A1 (en) * 2013-04-03 2014-10-09 Mediatek Inc. Data processing methods performed by umts-fdd device
CN103346800B (zh) 2013-07-08 2016-10-05 沈阳东软医疗系统有限公司 一种数据压缩方法及装置
US20150067436A1 (en) * 2013-09-03 2015-03-05 Sandisk Technologies Inc. Nonvolatile Memory System Compression

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