201225087 40328pif 六、發明說明： 本件美國非臨時申請案依據35U S C §119主張2⑴〇 ^ 11月5曰在韓國智慧財產局（KIP0)中請之韓^ 申請案第漏-0觀95號之優先權的權利，所述韓 申請案之全部内容以引用方式併入本文中。 【發明所屬之技術領域】 實例實施例係關於記憶體系統及操作記憔 方法。更特定言之，實例實施例係關於能夠減；電力消= 之記憶體系統及操作記憶體系統之方法。 【先前技術】 用於諸如行動電話之可攜型裝置之記憶體系統可支 4用模式喊少電力祕。舉例*言，記,統可在 j模式中切斷至電路之至少—部分的電力，藉此減少電 ，耗。然而，為了延長攜帶型裝置之電池壽命，需要進 一步減少電力消耗。 【發明内容】 一些實例實施例提供一種記憶體系統，其能夠在待用 模式中減少電力消耗及/或快速地執行正常模式盘 式之間的切換。 、^ 、 ^ 一些實例實施例提供一種操作記憶體系統之方法，其 能夠在待用模式中減少電力消耗及/或快速地執行正常模 式與所述待用模式之間的模式切換。 根據至少一實例實施例’記憶體系統包含NAND快閃 δ己憶體及控制單元。所述n AND快閃記憶體包含快取暫存 3 201225087 器及記憶胞。所述NAND快閃記憶體經由所述快取暫存器 而將資料儲存於所述έ己憶胞中。所述控制早元包含工作記 憶體。所述控制單元控制所述NAND快閃記憶體，且將後 設資料儲存於所述工作記憶體中。所述控制單元經組態以 控制所述快取暫存器在所述記憶體系統進入待用模式之情 況下儲存後設資料。 在一些實施例中’所述控制單元可經組態以使得所述 控制單元控制所述NAND快閃記憶體在所述記憶體系統 進入待用模式之情況下不將後設資料儲存至所述記憶胞。 在一些實施例中，所述NAND快閃記憶體可經組態以 回應於在所述記憶體系統進入待用模式時由所述控制單元 產生之寫入命令自所述工作記憶體讀取後設資料且將後設 資料寫入至所述快取暫存器。 在一些實施例中’所述控制單元可經組態以產生寫入 命令以使得包含於寫入命令之程式碼中之位址欄位具有空 值(NULL)狀態。 在一些實施例中，所述控制單元可經組態以產生寫入 命令以使得寫入命令之碼不包含位址攔位。 在一些實施例中，所述控制單元可經組態以產生寫入 命令以使得寫入命令之碼指示讀取自所述工作記憶體之後 設資料將僅被寫入至所述快取記憶體，且寫入命令之碼不 同於指示正常資料將經由所述快取記憶體而被寫入至所述 記憶胞的正常寫入命令之碼。 在一些實施例中’所述NAND快閃記憶體可經組態以 4 201225087 40328pif 回應於在所述記憶體系統自待用模式被喚醒時由所述控制 單元產生之讀取命令自所述快取暫存器讀取後設資料且將 後設資料寫入至所述工作記憶體。 在一些實施例中，所述記憶胞可以多個行及多個列之 矩陣形式配置著，且所述快取暫存器可對應於所述多個行 中之一者或所述多個列中之一者。 在一些實施例中，所述記憶體系統可經組態以使得在 所述待用模式期間不供應電力給記憶胞。 根據至少一實例實施例，在一種操作記憶體系統之方 法中，所述記憶體系統包含控制單元及NAND快閃記憶 體，所述NAND快閃記憶體包含快取暫存器及記憶胞，且 控制單元包含工作記憶體’所述NAND快閃記憶體經組態 以經由所述快取暫存器而將資料儲存於所述記憶胞中，所 述控制單元雜L綱述NAND㈣記鐘且將後 設資料儲存於所述工作記憶體中，所述方法可包含：若所 述記憶體系統進入待用模式，則使用所述]^八1^1)快閃記憶 體自所述作記，It體讀取後設資料；錢所㈣制單元來 產生寫入命令；使用所述控制單域由將經讀取的所述後 設資料插人至所述寫人命令之碼中而產生寫人命令碼；及 使用所述NAND快閃記憶體叫應於所述寫人命令碼而 將後設資料寫入至所述快取暫存器。 在一些實施例中’在所述記憶體系統進入待用模式時 可不將後設資料寫入至所述記憶胞。 在二實關含於所述寫入命令財之位址搁 5 201225087 位可具有空值狀態。 在一些實施例中，所述寫入命令碼不包含位址攔位。 在一些實施例中，所述寫入命令碼可指示讀取自所述 工作記憶體之後設資料將被僅寫入至所述快取記憶體，且 所述寫入命令碼可不同於指示正常資料將經由所述快取記 憶體被寫入至所述記憶胞的正常寫入命令之碼。 在一些實施例中，所述記憶胞可以多個行及多個列之 矩陣形式配置著’且所述快取暫存器可對應於所述多個行 中之一者或所述多個列中之一者。 在一些實施例中，所述記憶體系統可在後設資料被寫 入至所述快取暫存器之後進入待用模式，且可在所述記憶 體系統進入待用模式之後產生喚醒命令。 在一些實施例中，所述方法可進一步包括使用所述控 制單兀以回應於所述喚醒命令而產生用於自所述快取暫存 器讀取後設資料之讀取命令。 _ 在些實施例中，可將讀取自所述快取暫存器之後設 資料寫入至所述工作記憶體。 根據至少一實例實施例，控制單元包含控制器、工作 記憶體及非揮發性記憶體介面。所述控制器在所述控制器 進ίί用模式時斷電。所述工作記憶體儲存所述控制器的 後吸-貝料。所述非揮發性記憶體介面在所述控制器與非 f性記憶體之間建立介面，述控翻可經組態以使得， 虽所边控制器進入待用模式時，所述控制器產生用於將後 設資料儲存於所述非揮發性記憶體之快取暫存器中而非儲 201225087 存^所述非揮發性記憶體之記憶胞中之命令碼，且所述控 制器將所述命令碼提供至所述非揮發性記憶體。 在一些實施例中，所述工作記憶體及所述控制器可實 施於獨立的晶片中或單一晶片中。 根據至少一實例實施例，記憶體系統可包含控制單 元’所述控制單元包含經組態以儲存後設資料之工作記憶 體’所述控制單元經組態以控制包含多個記憶胞及快取暫 存器之快閃記憶體單元’以使得若所述記憶體系統處於待 用模式中’則所述控制單元產生待用寫入命令，所述待用 寫入命令指示快閃記憶體單元將後設資料儲存於所述快取 暫存器中而非所述多個記憶胞中。 所述記憶體系統可進一步包括所述快閃記憶體單 元，其中 所述快取暫存器經組態以儲存待寫入至所述多個記 憶胞之資料，且所述記憶體系統經組態以使得若所述記憶 體系統進入待用模式，則所述記憶體系統將電力供應至所 述快取暫存器，且所述記憶體系統減少供應至所述工作記 憶體之電力。 所述記憶體系統可經組態以使得若所述記憶體系統 進入待用模式’則所述記憶體系統不供應電力蓋所述工作 記憶體。所述記憶體系統可經組態以使得若所述記憶體系 統進入待用模式’則所述記憶體系統不供應電力至所述多 個記憶胞° 根據至少一實例實施例，記憶體系統可包含快閃記憶
201225087 ----[-I 體單元’所述快閃記憶體單元包含多個記憶胞及經組態以 儲存待寫入至所述多個記憶胞之資料的快取暫存器，戶斤述 快閃記憶體單元經組態以受包含儲存後設資料之工作記憶 體之控制單元的控制’以使得若所述記憶體系統處於待用 模式中，則快閃記憶體回應於接收自所述控制單元之寫入 命令將後設資料儲存於所述快取暫存器中而非儲存於所述 多個記憶胞中。 所主張之記憶體系統可進一步包括所述控制單元，其 中 所述快取暫存器經組態以儲存待寫入至所述多個記 憶胞之資料，且所述記憶體系統經組態以使得若所述記憶 體系統進入待用模式，則所述記憶體系統將電力供應至所 述快取暫存器，且所述記憶體系統減少供應至所述工作記 憶體之電力。 所述記憶體系統可經組態以使得若所述記憶體系統 進入待用模式，則所述記憶體系統不供應電力至所述工作 記憶體。所述記憶體系統可經組態以使得若所述記憶體系 統進入待用模式’則所述記憶體系統不供應電力至所述多 個記憶胞。 如上所述，根據至少一實例實施例之記憶體系統及操 作記憶體系統之方法可在正常模式與待用模式之間快速地 執行模式切換，且可減少待用模式中之電力消耗。 藉由參看附圖詳細地描述實例實施例，實例實施例之 以上及其他特徵及優點將變得更明顯。隨附圖式意欲描繪 8 201225087 4U328pif 實例實施例且不應被解釋為限制申請專利範圍之意欲範 疇。除非明確說明，否則不應認為隨附圖式係按比例繪製。 【實施方式】 本文中揭示詳細的實例實施例。然而，為了描述實例 實施例’本文中所揭示之特定結構及功能細節僅僅為代表 性的。然而，實例實施例可體現為許多替代形式且不應被 解釋為限於僅本文中所陳述之實施例。 因此’儘管實例實施例能夠有各種修改及替代形式， 但其實施例係藉由實例在圖中展示且將在本文中詳細描 述。然而，應理解，不欲將實例實施例限於所揭示之特定 形式，而相反地，實例實施例意欲涵蓋在實例實施例之範 考内的所有修改、等效物及替代物。相似數字在圖式之描 述中始終代表相似的元件。 將理解，雜術語第…第二等在本文中可用以描述 7L件，但此等元件*應受料術語聞。鱗術語僅 t區分:個元件與另—元件。舉例而言，在不脫離實例 類之Μ的情況下，可將第—元件稱作第二元件，且 =及件稱作第1件。如本文中所使用， 或所^合 之所列項目中之一或多者之任 件時將當元件被稱為“連接，，或“麵接，，至另一元 至另一元件時，不存在介入元件 介dr;接:r至另一元件，或可存在 接轉接，，至另二，稱為“直接連接”或“直 應以相似方式 201225087 來解釋用以描述元件之間的關係之其他詞語（例如， “在……之間”與“直接在……之間，，、“鄰近，，與“直 接鄰近”等）。 本文中所使用之術語僅為了描述特定實施例且不欲 為實例實施例之限制。如本文中所使用，除非上下文另有 清晰指示，否則單數形式“一，，及“所述，，意欲亦包含複 數形式。將進一步理解，術語“包括，，、“包含，，用於本 文中時規定所述特徵、整數、步驟、操作、元件及/或組件 之存在，但不排除一或多個其他特徵、整數、步驟、操作、 元件、組件及/或其之群組(groups)之存在或添加。 亦應注意’在一些替代實施中，所述之功能/動作可不 按圖中所述之次序發生。舉例而言，取決於所涉及之功能 性/動作’連續展示的兩個圖實際上可實質上同時執行，或 有時可按相反次序執行。 本文中參看橫截面說明來描述實例實施例，所述橫截 面說明係對理想化實例實施例（及中間結構）之示意說明。 因而，應預料到由（例如）製造技術及/或公差引起的所述 說明之形狀的變化。因此，實例實施例不應被解釋為限於 本文中所說明之區域之特定形狀，而是將包含（例如）由 製造引起的形狀之偏差。舉例而言，被說明為矩形之植入 區域將通常在其邊緣處具有修圓的或彎曲的特徵及/或植 入濃度的梯度而非自植入區域至非植入區域之二元(binary) 改變。同樣，由植入形成之内埋區域可導致在内埋區域與 藉以發生植入之表面之間的區域中之一些植入。因此，圖 201225087 40328pif =說，之區域實f上為㈣㈣且其形狀並*意欲說明 ^之區域之實際形狀且並不意欲限制實例實施例之範 除非另外定義，否則本文中所使用的所有術語（包含 3及科學術語）具有與—般熟習實例實施例所屬技術者 乙㊉二理解之意義相同的意義。將進一步理解，術語（諸 如*用子典中所定義的彼等術語）應被解釋為具有與其 在相關技術背景中之意義—致的意義，衫應以理想化或 過度形式化之4義來_，除非本文巾明確地如此定義。 圖1為說明根據至少一實例實施例之記憶體系統 塊圖。 參看圖卜記憶體系統100包含控制單元110、NAND 快閃記憶體120及通道13〇。 控制单元110可控制記憶體系統及/或Nand快 閃έ己憶體12G之操作。舉例而言，控制單元11〇可控制 NAND快閃記憶體12〇之程式化操作、讀取操作及抹除操 作。控制單元11〇可包含工作記憶體lu、壓縮單元117、 錯誤校正碼（error correction c〇de ; ecc )單元 112、NAND 介面單元113及控制器114。 I作記憶體111可儲存用於操作記憶體系統1〇〇及7 或控制單元11〇的後設資料。工作記憶體ln可為在電力 中斷時丟失所儲存之資料的揮發性記憶體。舉例而言，工 作記憶體ill可由靜態隨機存取記憶體（statie rand〇m access memory ; SRAM)、動態隨機存取記憶體（d胃_ 11 201225087
random access memory ; DRAM)等來實施。 後設資料可由控制單元110在正常模式期間使用，且 在待用模式期間可不使用。可在控制單元110操作時產生 及/或處理後設資料。舉例而言，後設資料可包含控制單元 110之特殊功能暫存器之值、當控制單元11〇操作時所宣 告之變數、關於NAND快閃記憶體120之容量之資訊、關 於NAND快閃記憶體12〇中之單元之數目（例如，記憶胞 之數目）之資訊、關於通道13〇之資訊、關於使用者資料 之位址之資訊、關於使用者資料之創建時間之資訊、關於 使用者資料之標準之資訊等。 壓縮單元117可壓縮自工作記憶體111或另-記憶體 (未圖示）提供之資料，且可經由NAND介面單元113及 通f\130而將壓縮資料提供^NAND快閃記憶體120。壓 117可自NANE^閃記憶體12〇接收塵縮資料，且 : = 復原始資料。舉例而言，當記憶體系統100 由壓^單- = 儲存於工作記憶體111中的後設資料可 12〇f縮’且接著可儲存於NAND快閃記憶體 被喚_，121巾。#記健祕自待用模式 快取暫存器121中之壓縮後設資料可由 憶體m 且縣可再讀存於工作記 或解壓縮捶作。+ 17可執行各種類型之壓縮操作及/ 可由控制H 114執1些實施例巾，壓鋪作及解壓縮操作 施該控制單元U〇 ^，且可在無獨立壓縮單元的情況下實 201225087 40328pif ECC單元112可基於自工作記憶體U1或另一記憶體 (未圖示）提供之資料而產生錯誤校正碼，且可經由 介面單元113及通道130而將錯誤校正碼提供至NAND快 閃記憶體120。ECC單元112可自NAND快閃記憶體120 接收錯誤校正碼，且可基於錯誤校正碼來恢復資料。因此， 即使在資料傳送或資料儲存期間出現錯誤，仍可準確地恢 復原始資料。可在有或無ECC單元112的情況下實施該控 制單元110。 當έ己憶體系統100進入待用模式時，壓縮單元117可 壓縮自工作記憶體111接收的後設資料，且ECC單元112 可基於經壓縮的後設資料而產生錯誤校正碼。錯誤校正碼 可經由NAND介面單元113及通道130來傳送且儲存於 NAND快閃§己憶體120之快取暫存器121中。當記憶體系 統100自待用模式被喚醒時，ECC單元112可經由通道130 及NAND介面單元113而自快取暫存器121接收錯誤校正 碼，且可基於所接收之錯誤校正碼來恢復經壓縮的後設資 料。壓縮單元117可自ECC單元112接收經壓縮的後設資 料，且可解壓縮經壓縮的後設資料以將後設資料提供至工 作§己憶體111。雖然圖1說明壓縮單元117位於工作記憶 體111與ECC單元112之間之實例，但在一些實施例中， 壓縮單元117可位於ECC單元112與NAND介面單元113 之間。在此情況下，錯誤校正碼可由ECC單元112基於儲 存於工作記憶體111中的後設資料而產生，且錯誤校正碼 可由塵縮單元117壓縮以將經璧縮之錯誤校正碼提供至 13 201225087 NAND快閃記憶體120之快取暫存器121。 NAND介面單元113可提供控制單元11〇與1^八\1)快 閃記憶體120之間的介面。舉例而言，控制器114可控制 NAND介面單元113而將自工作記憶體U1或另一記憶體 (未圖示）提供之資料寫入至NAND快閃記憶 ^ NAND快閃記憶體120讀取所儲存之資料。 控制器114可控制該控制單元11〇之操作。舉例而 言，控制器114可控制該控制單元11〇執行將資料寫入至 NAND快閃記憶體！ 2 〇之寫入操作或自Nand㈣記憶體 120讀取資料之讀取操作。此外，控制器114可執行^ 模式至制模式之待賴式進人操作或抬
NAND快閃記憶體120可包含各 器121。舉例而言，NAND快閃 201225087 40328pif 記憶體120可包含兩個快取暫存器，其中每一者具有對應 於記憶胞122之一頁的大小。 通道130可在控制單元uo與NAND快閃記憶體120 之間為命令、位址、資料等提供路徑。通道〗3〇可包含多 條輸入/輸出線I/O 〇、I/O 1及1/0 7。舉例而言，命令、位 址及輸入資料可經由具有8位元寬度之輸入/輸出線vo 0、I/O 1及I/O 7而自控制單元no傳送至NAND快閃記 憶體120，且輸出資料可經由具有8位元寬度之輸入/輪出 線I/O 0、I/O 1及I/O 7而自NAND快閃記憶體12〇傳送 至控制單元110。 雖然圖1中未說明，但通道13〇可進一步包含用於傳 送控制彳§號之控制線。舉例而言，控制線可傳送命令鎖存 器啟用（command latch enable ; CLE)信號、位址鎖存器 啟用（address latch enable ; ALE)信號、晶片啟用（chip enable，/CE)信號、讀取啟用（read enable ; /RE)信號、 寫入啟用（write enable ; /WE).信號、寫入保護（write protect，/WP) L 號、就緒/忙碌輸出（readybUSy〇utpUt ; R/B)彳§號、電力供應（vcc)信號、接地（vss)信號等。 雖然圖1說明包含八條輸入/輸出線1/0 〇、1/〇丨及1/〇 7 之通道130 ’但在一些實施例中，通道13〇可 條輸入/輸出線。 此後’下文將描述記憶體系統1〇〇之正常模式至待用 模式或待用模式至正常模式之模式切換。 當記憶體系、統100進入待用模式時，㈣器114可控 15 201225087 制工作記舰111而將魏資概供S NAND介面單元 113。在-些實施例中，ECC單元112可自讀取自工作記 憶體111的後設資料而產生錯誤校正碼， 碼提供至NAND介面單元113。廠將a誤技正 甸皁兀113。可由壓縮單元in壓縮後 設資料，且可將經壓縮的後設資料提供至NAND介面單ί 113。控制器114可控制ΝΑΝ〇介面單元U3而產生包含 後设資料之寫人命令碼。寫人命令碼可經由通道⑽而提 供至NAND快閃記憶體12〇eNAND快閃記憶體12〇可經 由通道130而接收寫人命令碼，且可回應於寫人命令碼而 將後設資料儲存於練暫存器121卜寫人命令碼可通知 NAND㈣記‘_ 12G歸歧資料齡於快取暫存器 121中而非程式化至記憶胞122巾。因此，喃於寫入命 令碼，NAND快閃記憶· 12〇可將後設資料儲存於快取暫 存器121中，且可不將後設資料程式化至記憶胞122中。 下文將參看圖2A至圖2C來詳細描述寫入命令碼。 由於後設資料在待用模式中儲存於NAND快閃記憶 體120之快取暫存器121中，故記憶體系統1〇〇在待用模 式中可不供應電力至工作記憶體in。因此，在待用模式 期間可減少電力消耗。 在一些實施例中，可獨立地控制針對快取暫存器121 之電力供應及針對記憶胞122之電力供應。在此情況下， 在待用模式期間，可連續地供應電力給快取暫存器121， 且可不供應電力給記憶胞122。因此，在待用模式期間可 進一步減少電力消耗。 201225087 4U328plf 當記憶體裝置100自待用模式被喚醒時，控制器114 可控制NAND介面單元113而產生讀取命令碼。快 閃§己憶體120可經由通道130而接收讀取命令喝，且可‘ 出儲存於快取暫存器121中的後設資料。控制單元u°〇 ^ 經由通道130接收後設資料，且可將後設資料儲存於工作 §己憶體ill中。控制單元110可基於儲存於工作記憔體in 中的後設資料來執行正常模式之操作（例如，程 讀取操作或抹除操作）。 因此，由於在記憶體裝置200進入待用模式時可將後 設資料寫入至快取暫存器121而非記憶胞122，且在記憶 體裝置100自待用模式被喚醒時可自快取暫存器121而非 §己憶胞122 §賣取後设資料，故可快速地執行正常模式與待 用模式之間的模式切換。 如上所述，在根據至少一實例實施例之記憶體系統 100中，由於工作記憶體1U的後設資料可儲存於nand 快閃記憶體120之快取暫存器121中，故可不供應電力給 工作記憶體111，藉此減少待用模式中之電力消耗。此外， 在根據至少一實例實施例之記憶體系統1〇〇中，由於可將 後設資料寫入至快取暫存器121而非記憶胞122或自快取 暫存器121而非記憶胞122讀取後設資料，故可快速地執 行待用模式進入操作及喚醒操作。 工作記憶體111及控制器114可實施於同一晶片中， 或可實施於獨立的晶片中。雖然圖1說明包含NAND快閃 記憶體120之記憶體系統1〇〇，但在一些實施例中，記憶 17 201225087 ---· * 體系統100可包含（代替NAND快閃記憶體120或連同 NAND快閃記憶體120 —起）相變隨機存取記憶體（phase change random access memory ; PRAM)、電阻式隨機存取 記憶體（resistance random access memory ; RRAM)、奈米 浮動閘式記憶體（nano floating gate memory ; NFGM)、聚 合物隨機存取記憶體（polymer random access memory ； PoRAM)、磁性隨機存取記憶體（magnetic random access memory ’ MRAM )、鐵電隨機存取記憶體（ferroeiectric random access memory ; FRAM)、NOR 快閃記憶體等。雖 然圖1說明包含一個NAND快閃記憶體120之記憶體系統 100，但記憶體系統1〇〇可包含多個NAND快閃記憶體。 在§己憶體系統1〇〇包含多個NAND快閃記憶體之情況下， 記憶體系統1〇〇可包含控制單元與所述多個NAND快 閃s己憶體之間的一或多個通道。 圖2A至圖2C為說明寫入命令碼及讀取命令碼之實例 之圖。 圖2A說明使用典型NAND介面協定之寫入命令碼及 讀取命令瑪之實例。 參看圖2A，寫入命令碼21〇a包含第一命令欄位 211&第位址攔位212a及輸入資料欄位213a。第一命 令欄位211a可由串列資料輸入命令（例如，_來填充。 在一些‘Ϊ施中’第一位址欄位池可具有空值狀態，或 可由一工值來填充。舉例而言，第一位址棚位之所 有位兀可固定為邏輯低狀態或高阻抗（Hi-Z)狀態。在其 201225087 4U328pif :實2二C櫚位2i2a可由特定型樣__之 ==Γ料儲存於快取暫存器中)來填充。在 另外其他實施例中，可勿故哲t 銓入次祖櫬Μ略第一位址攔位212a中之資料。 輸入貝溯位213a可由財於圖 111中的後設資料來填充。與彳己隨 可由大小至多為-恥例如舉=V輸入資料攔位213a 、彳丨如，8K位tl組）的後設資料來填 兄。 制單;待用模式時’圖1之控 閃f體12〇’且在傳送寫入命令碼咖之後可不傳送Ϊ 3= 命令(例如，1〇h)。由於圖1之NAND快閃記 :㈣f收寫入命令碼㈣而不接收頁程式化確認命 快閃記憶體120可將輸入資料攔位 一二Γ_ 4儲存於圖1之快取暫存器121中而不將後 权負料程式化至圖i之記憶胞122中。 讀取命令碼22Ga可包含第二命令攔位221a、第二位 n?2a、第三命令棚位㈣、第三位址棚位馳、 四々攔位225a及輸出資料攔位22如。舉例而言，第 : 位221a可* 來填充，第二位址攔位2瓜 '㈣”二值”或特定型樣來填充，第三命令欄位223a可由 來填充，第三位址攔位224a可由“空值，，或特定 型樣來填充’且第四命令攔位η%可由“職，，來填充。 輸，=料攔位226a可由儲存於圖！之快取暫存器121中的 後°又貝料來填充。舉例而言，輸出資料欄位226a可由大小 201225087 至多為一頁（例如，8K位元組）的後設資料來填充。 當圖1之記憶體系統100自待用模式被唤醒時，圖1 之控制單元110可不將讀取確認命令（例如，3〇h)傳送至 圖1之NAND快閃記憶體120,且可傳送由上述值填充之 第二命令攔位221a、第二位址欄位222a、第三命令搁位 223a、第三位址欄位224a及第四命令欄位225a。接著， 圖1之NAND快閃記憶體120可不將頁自圖1之記憶胞 122讀取至圖1之快取暫存器121，且可用儲存於圖丨之快 取暫存器121中的後設資料來填充輸出資料欄位226a以將 後設資料提供至圖1之控制單元110。 圖2B說明使用典型NAND介面協定之兩面(plane)寫 入命令碼及兩面讀取命令碼之實例。使用圖2B中所說明 之寫入命令碼及讀取命令碼之NAND快閃記憶體可支援 兩面程式化操作及兩面讀取操作。 參看圖2B，寫入命令碼210b包含第一命令欄位 hib、第一位址欄位212b、第一輸入資料攔位21几、第二 命令攔位214b、第二位址攔们15b及第二輸入資料搁位 216b。舉例而言，第一命令2Ub可由“8〇h，，來填充第 -位址攔位212b可由“空值，，或特定雜來填充，第二命 t棚位麟可由‘富，來填充，第二位址攔位215b可由 f值或特定型樣來填充。第一輸入資料棚位勘及第 2„位⑽可由儲存於圖1之工作記憶體⑴ Π :料來填充。舉例而言，第-輸入資料欄位213b 及第一輸人資料攔位216b中之每—者可由大小至多為一 20 201225087 40328pif 頁的後設資料來填充。 當圖1之記憶體系統100進入待用模式時，圖丄 制單元110可將寫入命令碼210b傳送至圖i之歡⑽二 閃記憶體120，且可既不傳送假頁(dummy 程式化命 令（例如，nh)亦不傳送頁程式化命令（例如，咖）。由 於圖i之N纏快閃記憶體12〇接收寫入命令碼鳩而 不接收假頁程式化命令及頁喊化命令，故圖i UAND 快閃記憶體12 0可將第一輸入資料搁位213 b及第二輸 料欄位216b的後設資料儲存於圖i之快取暫存器121中而 不將後設資料程式化至圖1之記憶胞122中。 讀取命令碼220b可包含第三命令爛位现、第三位 址欄位222b、第四命令攔位223b、第四位址搁位雇、 第五命令攔位225b、第-輸出f料欄位鳩、第六命令棚 位227b、第五位址攔位島、第七命令棚位㈣、第六 =欄二立230b、第八命令攔位231b及第二輸出資料欄位 232b。舉例而言，第三命令攔位221b可由‘‘，，來填充， ^三位址攔位222b可由“空值” _定型樣來填充，第四 命^搁位遇可由“㈣”來填充，第四位址欄位224b 可‘，，工值或特疋型樣來填充，第五命令襴位225b可由 EOh來填充，第六命令欄位22几可由“議，，來填充， ^1立址攔位2咖可由“空值，，或特定型樣來填充，第七 二I t島可由“G5h”來填充，第六位址欄位230b 二“iT? *特定型樣來填充’且第八命令攔位231b "來填充。第一輸出資料搁位·及第二輸出 21 201225087 位232b^_存於®1之快取暫存器121中的後設 二=填充。舉例而言，在圖1之NAND快閃記憶體120 ^3兩個快取暫存器之情況下，所述兩個快取暫存器中 之每一者具有對應於圖1之記憶胞122之一頁的大小。第 一輸出資料欄位226b及第二輸出資料欄位2挪可分別由 儲存於兩個快取暫存^巾的後設資料來填充。 當，1之記憶體系統100自待用模式被喚醒時，圖i 之控制單元110可不將讀取碟認命令（例如，30h)傳送至 圖1 ^ NAND快閃記憶體12〇 ’且可傳送由上述值來填充 之第二命令攔位221b、第三位址欄位222b、第四命令攔位 223b、第四位址欄位224b及第五命令攔位225b。接著， 圖1之NAND快閃記憶體120可不將頁自圖1之記憶胞 122，取至一個快取暫存器，且可用儲存於所述一個快取 暫存器中的後設資料來填充第一輸出資料攔位226b以將 後設資料提供至圖丨之控制單元11〇。此後，圖丨之控制 單元11〇可傳送由上述值填充之第六命令攔位227b、第五 位址攔位228b、第七命令欄位229b、第六位址欄位230b 及第八命令欄位231b。接著，圖1之NAND快閃記憶體 12〇可不將頁自圖1之記憶胞122讀取至另一快取暫存 器，且可用儲存於所述另一快取暫存器中的後設資料來填 充第一輸出資料欄位232b以將後設資料提供至圖1之控制 單元110。 圖2C說明添加至典型NAND介面協定之命令集(set) 之寫入命令碼及讀取命令碼之實例。 22 201225087 40328pif 參看圖2C ’寫入命令碼施包含第一命 及輸入資料欄位213c。第一命令攔位2 八而+A中夕令a隹i 4 — a 由典型NAND "面協d集中未定義的新命令值來填充。舉例而 言，新命令值可為一個位元組之值，，牛例而 » “_，， 下列各者除外： 00h、05h、‘i0h，’、“llh”、“地” “60h” 、 “70h” 、 “7Bh” 、 “8〇h”、“8ih” “35h’ “85h， 、“DOh”、“職”、“邮”、‘ 入資料攔位213c可由儲存於圖！中所 = 舉例而言，輸入資料 可由大小至多為一頁或更大的後設資料來填充。 。當圖1之記憶體系、統1⑻進入待用模式時，圖i之控 制f70 U〇可將寫入命令碼21〇c傳送至圖1之NAND快 =記憶體120。接著，圖rNand快閃記鐘12〇可將 輸入資料_ 213e _設資料儲存於圖丨之快取暫存器 121中而不將後設資料程式化至圖j之記憶胞⑵中。 “05h” 、 “10h” ‘70h”、“7Bh， 讀取命令碼220c可包含第二命令欄位2仏及輸出資 ，欄位226c。第二命令欄位211c可由典型ναν〇介面協 定之命令集之中未定義的新命令值來填充。舉例而言，新 命7值可為一個位元組之值，下列各者除外：“〇此”、 ‘nh’’、“30h”、“35h”、“60h，， “80h”、“8lh”、“85h”、“901Γ «ACL，， 《 - 一“ “D〇h”、“EOh”、“Flh”、“m，，等。輸出資料攔位 226c可由儲存於圖〗之快取暫存器ΐ2ι中的後設資料來填 充。舉例而言，輸出資料欄位226c可由大小至多為一頁或 23 201225087 HUJZOpif 更大的後設資料來填充。 當，1之記憶體系統100自待用模式被喚醒時，圖1 之控制單11G可傳送由上述值來填充之第二命令搁位 221c。接著，圖1之NAND快閃記憶體12〇可不將頁自圖 1之s己憶胞122讀取至圖！之快取暫存器121，且可用儲存 於圖1之快取暫存· m巾的後設資料來填充輸出資料攔 位226c以將後設資料提供至圖丨之控制單元11〇。 圖3為說明包含於圖丨之記憶體系統中之nand快閃 記憶體的方塊圖。 參看圖3，NAND快閃記憶體12〇包含快取暫存器
12卜記憶胞122、輸入/輸出電路123、位址電路124及控 制電路125。 I 輸入/輸出電路123可耦接至圖1之通道13〇，所述通 道130包含多條輸入/輸出線1/0 〇、I/〇 1及1/〇 7。輸入/ 輸出電路123可經由多條輸入/輸出線1/〇 〇、1/〇丨及1/〇 7 而自圖1之控制單元110來接收命令CMD、位址ADDR 及輸入資料DATA，且可經由多條輸入/輸出線I/〇 〇、I/〇 i 及I/O 7將輸出資料DATA傳輸至圖1之控制單元11〇。輸 入/輸出電路123可為控制電路125提供接收自圖1之控制 單元110之命令CMD，可為位址電路124提供接收自圖1 之控制單元110之位址ADDR，可為快取暫存器121提供 接收自圖1之控制單元110之輸入資料DATA，且可為圖 1之控制單元110提供接收自快取暫存器121之輸出資料 DATA。 24 201225087 4U328pif 位址電路124可鎖存且解碼經由輸入/輸出電路123 而自圖1之控制單元110接收之位址ADDR以選擇一列記 憶胞122及/或一行快取暫存器121。 控制電路125可回應於經由輸入/輸出電路123而自圖 1之控制單元110接收之命令CMD來控制NAND快閃記 憶體120之操作。控制電路125可產生字線電壓，諸如程 式化電壓、通過電壓、驗證電壓、讀取電壓等。控制電路 125可自圖1之控制單元11〇接收控制信號c/s。舉例而 言，控制電路125可接收CLE信號、ALE信號、/CE信號、 /RE信號、/WE信號、/WP信號、R/B信號等。 在一些實施例中，控制電路125可經由專門用於快取 暫存器121之電力供應路徑126而將電力供應至快取暫存 器121。舉例而言，控制電路125可在待用模式中經由電 力供應路控126而將電力供應至快取暫存器121，且可在 待用模式中切斷至除了 NAND快閃記憶體12〇之快取暫存 器121之外的電路之至少一部分之電力。詳言之，在待用 模式期間可不供應電力給記憶胞122。 可將經由輸入/輸出電路123而自圖1之控制單元11〇 接收之輸入資料DATA載入至快取暫存器121中，且可將 載入至快取暫存器121中之輸入資料DATA按頁程式化至 記憶胞122 t。可將輸出資料DATA按頁自記憶胞122讀 取至快取暫存器m，且可經由輸人/輸出電路123而自快 取暫存器121提供至圖1之控制單元u〇。 田進入待用模式時’可將經由輸入/輸出電路而自 25 201225087 -TVJ^Uplf 圖1之控制單元110接收的後設資料data儲存於快取暫 存器121中’且可不將其程式化至記憶胞122中。當自待 用模式被唤醒時，可不執行自記憶胞122至快取暫存胃器121 之資料讀取操作，且可經由輸入/輸出電路123而將儲存於 快取暫存器121中的後設資料DATA提供至圖丨之控制單 元 110。 圖4為說明圖3之NAND快閃記憶體之儲存容量之 例的圖。 參看圖4，在NAND快閃記憶體裝置之實例中，記憶 胞122可具有約4，152個區塊，其中每一者具有約128頁： 因此’記憶胞122可具有519k頁，其中每一者具有為(8k + 640)位元組之大小。換言之，記憶胞122可具有為35,8ιι 百萬位元之大小。快取暫存器121可具有為一頁或(8k + 640)位元組之大小。 在一些實施例中，NAND快閃記憶體裝置可包含具有 為一頁之大小的一個快取暫存器。在其他實施例中，nand 快閃§己憶體裝置可包含多個快取暫存器，其中每一者具有 為一頁之大小。在另外其他實施例中，NAND快閃記憶體 裝置可包含一或多個快取暫存器，其中每一者具有為兩頁 或更大之大小。 圖5為說明根據至少一實例實施例之記憶體系統之方 塊圖。 參看圖5’記憶體系統1〇〇a包含控制單元u〇a、NAND 快閃記憶體120a及通道i3〇a。除通道13〇a及耦接至通道 26 201225087 4U328pif 130a之電路以外’圖5之記憶體系統1〇〇a可類似於圖1 之記憶體系統100。 控制單元110a與NAND快閃記憶體120a之間的通道 130a可包含一條輸入/輸出線1/(>控制單元11〇&可藉由使 用包含於NAND介面單元n3a中之第一串列器-解串列器 (SERDES)裝置115a來串列化命令、位址及/或輸入資料 而將串列信號傳輸至NAND快閃記憶體120a，且NAND 快閃記憶體120a可使用第二SERDES裝置126使所述串 列信號解串列化(deserialize)。此外，NAND快閃記憶體 120a可藉由使用第二SERDES裝置126來串列化自快取暫 存器121提供之輸出資料而將串列信號傳輸至控制單元 110a ’且控制單元ii〇a可使用第一 SERDES裝置115a使 所述串列信號解串列化。因此，可減少控制單元l10a與 NAND快閃記憶體120a之間的通道13 0a之信號線之數目。 圖6為說明根據至少一實例實施例之記憶體系統之方 塊圖。 參看圖6’記憶體系統i〇〇b包含控制單元1 i〇b、NAND 快閃s己憶體120b、第一通道130及第二通道140。除記憶 體系統100b進一步包含第二通道140之外，圖6之記憶體 系統100b可類似於圖1之記憶體系統1〇〇。 第二通道140可專門用來在控制單元ll〇b與NAND 快閃記憶體120b之間傳送後設資料。舉例而言，當記憶體 系統100b進入待用模式時，可經由第二通道14〇而將儲存 於工作記憶體111中的後設資料傳送至快取暫存器121。 27 201225087 當記憶體系統IGGb自待用模式被倾時，可經由第二通道 140而將儲存於快取暫存器121中的後設資料傳送至工作 記憶體111。 在一些實施例中，第二通道14〇可包含一條輸入/輸出 線。在此情況下’當進入待用模式時，可藉由包含於Nand 介面單元113b中之第一 SERDES裝置來串列化儲存於工 作記憶體ill中的後設資料，且可藉由包含於NAND快閃 記憶體120b中之第二SERDES裝置使經串列化之後設資 料解串列化。當自待用模式被喚醒時，可藉由第二SERDES 裝置來串列化儲存於快取暫存器121中的後設資料，且可 藉由第一 SERDES裝置使經串列化之後設資料解串列化。 在其他實施例中，第二通道140可包含多條輸入/輸出線。 如上所述，由於根據至少一實例實施例之記憶體系統 100b可包含專門用於後設資料之通道14〇，故可快速地執 行後設資料之傳送。此外，可快速地執行正常模式與待用 模式之間的模式切換。 圖7為說明根據至少一實例實施例之記憶體系統之方 塊圖。 參看圖7，記憶體系統100c包含控制單元ii〇c、多個 NAND快閃記憶體12〇_1、120-2及120-n及多個通道 130-1、130-2及i3〇-n。與圖1之記憶體系統1〇〇相比’ 圖7之記憶體系統i〇〇c町進一步包含一或多個NAND快 閃記憶體及一或多個通道。 可經由多個通道130-1、13〇-2及130-n而獨立地控制 28 201225087 4U^28plf 包含於多個NAND快閃記憶體12〇-1、120_2及12〇n中之 多個快取暫存器12M、121·2及121.n，或可科控制所 述快取暫存器⑵-卜121-2及121_n。可根據下列各者以 各種方式而職設資料自控料元llGe傳送且儲存至快 =暫存器121·1、121·2及121·η中：包含於控制單元u〇c 之工作記憶體之容量及數目；快取暫存器12M、⑵-2 及121-n之容量及數目；包含於控制單元u〇c中之壓縮單 兀*是否壓縮後設資料；壓縮單元之壓縮率等。 憶體110c包含第，四， 厭」1、中者具有位元組之容量），壓縮單元之 ί；ϊ ί ί 1/2 ’記憶體系統1G〇e包含第一至第八NAND缺 :第，笛且t別包含於第一至第八ΝΑ·快閃記憶體中 第八快取暫存器中之每—者具有為贼位元組之 儲第可Γ存於第一工作記憶體中的後設資剩 料儲存於第三及第四快取暫存器中，可網 取暫存器ΐ，且設資料儲存於第五及第六妙 式中，可不供應電六存在此情況下，在待用指 至第四工修_包含於控鮮元11Ge巾之所有第一 在控制單元 每一者具有64K 1/2 ’記憶體系統 110c包含第一至第四工作記憶體（其中 位元組之容量）’壓縮單元之壓縮率為 100c包含第一至第四NAND快閃記憶 29 201225087 體，且分別包含於第-至第四NAND快閃記憶體中之第一 至第四快取暫存n中之每—者具有為欣位元組之大小的 另-情沉下’可_存於第—工作記憶财祕設資料儲 存於第-及第二暫存ϋ巾，且可_存於第二工作記憶體 中的後设資料儲存於第三及第四快取暫存器中^在此情況 下’在待賴式巾’可不供應電力給第—及第二工作記憶 體，且可連續地供應電力給第三及第四記憶體。 如上所述，記憶體系、统100c包含的NAND快閃記憶 體12(M、120_2及120-n越多，控制單元u〇c中所包含之 在待用模式賴可未得到電力供應的工作記憶體越多。因 此’可進一步減少電力消耗。 二雖然圖7說明包含控制單元ll〇c與多個NAND快閃 。己隐體12(M、l2〇-2及120-n之間的多個通道13〇小13〇_2 及13〇·η之記憶體系統1〇〇c之實例，但在一些實施例中， 記憶體系統100c可包含控制單元隱與多個NAND快間 記憶體120.1、12〇_2及l2G_n之間的-個通道。 圖8A至圖8D為說明根據至少一實例實施例之記憶 體系統的各種類型之匯流排協定之實例的方塊圖。
圖8A說明NAND介面控制單元丨1〇與nand快閃記 隐體12〇之間的匯流排協定。NAND介面控制單元no可 为別經由控制信號線及位址信號線而將控制信號C/S及位 址信號ADDR傳輸至NAND快閃記憶體12〇。舉例而言， ，制信號C/S可包含CLE信號、Ale信號、/CE信號、/R£ 信號、/WE信號、/WP信號、R/B信號等。可在自NAND 30 201225087 40328pif 介面控制單元110至NAND快閃記憶體120及自NAND 快閃記憶體120至NAND介面控制單元11〇的兩個方向上 傳送資料DQ。 參看圖8B，NAND介面控制單元110可將分封化之 控制信號及位址信號C/A PACKET傳輸至NAND快閃記憶 體120。可在兩個方向上傳送資料DQ。 參看圖8C，NAND介面控制單元110可將分封化之 控制信號、位址信號及寫入信號C/A/WD PACKET傳輸至 NAND快閃記憶體120。可在自NAND快閃記憶體12〇至 NAND介面控制單元11〇的一個方向上傳送輸出資料q。 參看圖8D’NAND介面控制單元110可控制信號c/s 傳輸至NAND快閃記憶體120。可在兩個方向上傳送命 令、位址及資料C/A/DQ。 圖9為說明當記憶體系統自正常模式轉變至待用模式 時操作記憶體系統之方法的流程圖。 參看圖1及圖9，若未判定記憶體系統1〇〇進入待用 模式（S62:否）’則記憶體系統100可在正常模式中連續 地操作（S61)。 β δ己憶體糸統100可回應於内部或外部信號來判定是否 進入待用模式（S62)。在一些實施例中，記憶體系統1〇〇 可使用包含於控制單元11〇或NAND快閃記憶體12〇中之 計數器或計時器來量測時間段，在所述時間段期間未施加 外部輸入信號。若量測得之時間段超過預定時間段，則記 憶體系統100可決定進入待用模式。在其他實施例中，記 31 201225087, 憶體系統100可根據環境資訊（諸如，電池之剩餘電力） 來判定是否進入待用模式。在另外其他實施例中，記憶體 系統100可自外部主機接收待用模式進入信號以決定進入 待用模式。在另外其他實施例中，記憶體系統100可接收 由輸入裝置產生之信號（例如，當使用者按壓行動電話之 按鈕時）以決定進入待用模式。 若判定記憶體系統1〇〇進入待用模式（S62 :是），控 制單元110可自工作記憶體lu讀取後設資料，且可產生 包含後设資料之寫入命令碼（S63)。舉例而言，寫入命令 碼可具有圖2A至圖2C中所說明之格式，或可僅包含後設 資料。 之串列輸人/輸出線I/O或經由如圖6巾職明的專門用於 後設資料之通道140¾將後設資料傳送至NAND快聞諸
控制單元11〇可將寫入命令碼傳輸至NAND快閃記憶 體120以將後設資料寫入至快取暫存器121 (S64)。舉例 而言，可經由通道130中所包含之多條輸入/輸出線1/〇〇、 1/0 1及I/O 7、經由如圖5中所說明的通道13〇&中所包含 I、篮ill之電力，藉此減少 記憶體系統可切斷至除了 32 201225087 40328pif NAND快閃記憶體120之快取暫存器121之外的電路之至 少一部分之電力，藉此進一步減少電力消托。 圖10為說明當記憶體系統自待用模式轉變至正當 式時操作記憶體系統之方法的流程圖。 、 參看圖1及圖10,若未判定記憶體系統100進入正常 模式（S72 :否），則記憶體系統1〇〇可在待用模式中連續 地操作（S71)。 、 圮憶體系統1〇〇可回應於内部或外部信號來判定是否 進入正常模式（S72)。在一些實施例中，記憶體系統1〇〇 可接收由輸入裝置產生之信號（例如，當使用者按壓行動 電話之按鈕時）以決定進入正常模式。在其他實施例中， 當包含記憶體系統之行動電話接收到基於導頻(pilot) 信號的呼叫請求時，記憶體系統100可決定進入正常模 式。在另外其他實施例中，記憶體系統100可自外部主機 接收喚醒信號以決定進入正常模式。在另外其他實施例 中，當控制單元110自主機接收資料時，記憶體系統1〇〇 可決定進入正常模式。 若判定記憶體系統100進入正常模式（S72 :是），則 控制單元110可產生讀取命令碼（S73)。舉例而言，讀取 命令碼可具有圖2A至圖2C中所說明之格式。 NAND快閃記憶體12〇可回應於讀取命令碼而將儲存 於快取暫存器121中的後設資料傳送至控制單元110 (S74)。舉例而言，可經由通道13〇中所包含之多條輸入/ 輸出線1/0 0、I/O 1及1/〇 7、經由如圖5中所說明的通道 33 201225087 130a中所包含之串列輸入/輸出線I/O或經由如圖6中所說 明的專門用於後設資料之通道14〇而將後設資料傳送至控 制單元110。 控制單元11〇可將讀取自快取暫存器121的後設資料 寫入至工作記憶體111 (S75)。 一旦將後設資料儲存於工作記憶體ηι中，記憶體系 統1〇〇即可在正常模式中操作（S76)。由於自快取暫存器 121而非記憶胞122讀取後設資料，故記憶體系統10〇可 快速地執行待用模式至正常模式之模式切換。在一些實施 例中’後設資料可包含啟動碼或喚醒碼，且控制單元u〇 可使用啟動碼或喚醒碼來執行喚醒操作。 圖11為說明包含根據至少一實例實施例之記憶體系 統之計算系統的方塊圖。 參看圖11’計算系統300包含記憶體系統1〇〇及主機 310。 記憶體系統1〇〇可包含主機介面單元116以與主機 310建立介面。主機介面單元116可使用對應於主機31〇 之資料傳送協定以經由通道320而與主機310通信。舉例 而吕’主機介面單元116可提供諸如下列各者的各種介面 協疋中之至少一者：通用串列匯流排（universal serial bus;USB)、多媒體卡（multi-media card;MMC)、高速周邊 組件互連（peripheral comp〇nent interc〇nnect_express ; PCI-E )、小型電腦系統介面（sman c〇mpUter SyStem interface ; SCSI)、串列附接 SCSI (serial-attached SCSI ; 34 201225087 40328pif SAS )、串列進階技術附接（serial advanced technology attachment; SATA)、並列進階技術附接（parallel advanced technology attachment ; PATA )、增強型小型磁碟介面 (enhanced small disk interface ; ESDI)、整合式驅動電子設 備（integrated drive electronics ; IDE )等。 記憶體系統100可實施為記憶卡、固態硬碟（solid state drive; SSD)等。舉例而言，記憶體系統100可為記憶卡， 諸如MMC卡、安全數位（secure digital ; SD)卡、微SD 卡、記憶棒、ID卡、個人電腦記憶卡國際協會（personal computer memory card international association ； PCMCIA ) 卡、晶片卡、USB卡、智慧卡、緊密快閃（compact flash ; CF)卡等。 在一些實施例中，記憶體系統100可耦接至主機310, 主機310諸如··行動電話、智慧電話、個人數位助理 (personal digital assistant ; PDA)、攜帶型多媒體播放器 (portable multimedia player ; PMP)、數位相機、攜帶型遊 戲機、音樂播放器、個人電腦（personal computer ; PC)、 膝上型電腦、攝錄影機、視訊播放器、數位電視等。 在一些實施例中，記憶體系統100及/或記憶體系統 100之組件可以各種形式來封裝，諸如層疊封裝（package on package ; PoP )、球狀柵格陣列（ball grid array ; BGA )、 晶片尺度封裝（chip scale package ; CSP )、塑膠引線式晶 片載體（plastic leaded chip carrier ; PLCC)、塑膠雙列直插 式封裝（plastic dual in-line package ; PDIP )、窩伏爾封裝 35 201225087 1 γ 晨 t 中晶粒（die in waffle pack )、晶圓形式晶粒（die in wafer form)、板上晶片（chip 〇n board ; COB)、陶瓷雙列直插 式封裝（ceramic dual in-line package ; CERDIP )、 塑膠公 制四方扁平封裝（plastic metric quad flat pack ; MQFP )、 薄型四方扁平封裝（thin quad flat pack ; TQFP)、小型IC (small outline IC ; SOIC)、收縮型小型封裝（shrink small outline package ; SSOP)、薄型小型封裝（thin small outline package，TSOP)、系統級封裝（system in package ; SIP)、 多晶片封裝（multi chip package ; MCP)、晶圓級製造封裴 (wafer-level fabricated package ; WFP )或晶圓級處理堆疊 封裝（wafer-level processed stack package ; WSP )。 圖12為說明包含根據至少一實例實施例之記憶體系 統之固態硬碟（solid state drive ; SSD)之方塊圖。 參看圖12，固態硬碟400包含控制單元410、多個 NAND快閃記憶體460-1、460-2及460·η及多個通道 450-1、450-2及450-η。控制單元410可包含控制器421、 壓縮單元422、ECC單元423、記憶體控制器424、工作記 憶體430及NAND介面單元440。 當固態硬碟400進入待用模式時，控制單元41〇可經 由多個通道450-1、450-2及450-η而將儲存於工作記憶體 430中的後設資料寫入至多個NAND快閃記憶體460-1、 460-2及460-n。當固態硬碟400自待用模式被喚醒時，控 制單元410可經由多個通道450-1、450-2及450-η而接收 儲存於在多個NAND快閃記憶體460-1、460-2及460-η中 36 201225087 4U328plf 所包含之多鍊取暫存財的後設雜，且可 體46(M、46G-2及460·η之電力供應。舉例而言，控制單 元410(例如’ SSD控制器）可經由多條電力控制線彻-卜 480-2及480·η來控制多個NAND快閃記憶體偏小46〇 2 及460·η以在制模式中切斷至除快取暫存器以外 之電力。 在一些實施例中，固態硬碟4〇〇可進一步包含主機介 面單元470以與主機500建立介面，且可附接至主機5〇〇， 主機500諸如：行動電話、智慧電話、pDA、ρΜρ、數位 相機、攜帶型遊戲機、音樂播放器、ρ(：、膝上型電腦、攝 錄影機、視訊播放器、數位電視等。 雖然圖12說明工作記憶體43〇實施於形成有控制器 421之晶片外的實例，但在一些實施例中，工作記憶體43〇 及控制器421可實施於同一晶片中。雖然圖12說明控制單 元410包含獨立的記憶體控制器424之實例，但在一些實 施例中’記憶體控制器424可整合於工作記憶體430或控 制器421中。 圖13為說明包含根據至少一實例實施例之記憶體系 統之行動系統的方塊圖。 參看圖13 ’行動系統6〇〇包含處理器610、記憶體 37 201225087 620、使用者介面630、數據機660 (例如，基頻晶片組） 及記憶體系統640。 ^ 處理器610可執行各種計算功能，諸如執行特定的軟 體以用於執行特定的計算或任務。舉例而言，處理器61〇 可為微處理器、中央處理單元（central process unit; CPU >、 數位信號處理器或其類似者。處理器610可經由匯流排650 (諸如，位址匯流排、控制匯流排及/或資料匯流排）而耦 接至記憶體620。舉例而言’記憶體620可由DRAM、行
動 DRAM、SRAM、PRAM、FRAM、RRAM 及/或 MRAM 來實施。處理器610可耦接至擴充匯流排，諸如周邊組件 互連（peripheral component interconnect ; PCI)匯流排。 因此，處理器610可控制使用者介面630，所述使用者介 面630包含諸如鍵盤、滑鼠等之至少一輸入裝置及諸如顯 示裝置、印表機等之至少一輸出裝置。數據機660可以無 線方式而與外部裝置通信。NAND快閃記憶體642可儲存 由處理器610處理之資料或經由數據機660接收之資料。 行動系統600可進一步包含電源供應器、應用晶片組、相 機影像處理器（camera image processor; CIS)等。 如上所述，由於在記憶體系統640進入待用模式時將 後設資料儲存於NAND快閃記憶體642之快取暫存器中， 故在待用模式中可減少電力消耗，且可快速地執行模式切 換。 儘管已如此描述實例實施例，但顯然，可在許多方面 改變實例實施例。此等改變不應被視為脫離實例實施例之 38 201225087 40328pif ’且對於M此項技術者顯而易見之所有 【圖ί簡以下中請專利範圍之範嘴内。 塊圖 圖1為說明根據至少_實例f施例之記憶體系統之方 Ο 之圖 圖A至圖2C為說明寫入命令碼及讀取命令碼之實例 圮情S i說明包含於圖1之記憶體系統中之_快閃 au菔之方塊圖。 塊圖 例之Ξ)為說關3之NAND快閃記憶體之儲存容量之實 圖5為說明根據至少一實例實施例之記憶體系統之方 圖 塊圖 圖 塊圖 6為說明根據至少一實例實施例之記憶體系统之方 7為說明根據至少一實例實施例之記憶體系統之方 圖8A至圖8d為說明根據至少一實例實施例之記憶 體系統之匯流排協定之實例的方塊圖。 〇似 圖9為說明當記憶體系統自正常模式轉變至待用模 時操作記憶體系統之方法的流程圖。 〃 圖1〇為說明當記憶體系統自待用模式轉變至正常模 式時操作記憶體系統之方法的流程圖。 、 圖U為說明包含根據至少一實例實施例之記憶體系 39 201225087 V ^ w ^ Λ ^ 統之計算系統的方塊圖。 圖12為說明包含根據至少一實例實施例之記憶體系 統之固態硬碟之方塊圖。 圖13為說明包含根據至少一實例實施例之記憶體系 統之行動系統之方塊圖。 【主要元件符號說明】 100 :記憶體系統 100a :記憶體系統 100b :記憶體系統 100c :記憶體系統 110 :控制單元 110a :控制單元 110b :控制單元 110c :控制單元 111 :工作記憶體 112 :錯誤校正碼（ECC)單元 113 : NAND介面單元 113a : NAND介面單元 113b : NAND介面單元 114:控制器 115a:串列器-解串列器（SERDES)裝置 116 :主機介面單元 117 :壓縮單元 120 : NAND快閃記憶體 201225087 40328pif 120a : NAND快閃記憶體 120b : NAND快閃記憶體 120-1 : NAND快閃記憶體 120-2 : NAND快閃記憶體 120- n : NAND快閃記憶體 121 :快取暫存器 121- 1 :快取暫存器 121-2 :快取暫存器 121- n :快取暫存器 122 :記憶胞 122- 1 :記憶胞 122-2 :記憶胞 122-n :記憶胞 123 :輸入/輸出電路 124 :位址電路 125 :控制電路 126:電力供應路徑/第二串列器-解串列器（SERDES) 裝置 130 :通道 1/0 0 :輸入/輸出線 I/O 1 :輸入/輸出線 1/0 7 :輸入/輸出線 I/O :輸入/輸出線 130a :通道 130-1 :通道 201225087 130-2 :通道 130-n :通道 140 :第二通道 210a :寫入命令碼 211a :第一命令欄位 212a :第一位址攔位 213a :輸入資料攔位 220a :讀取命令碼 221a :第二命令欄位 222a :第二位址欄位 223a :第三命令欄位 224a :第三位址欄位 225a :第四命令欄位 226a :輸出資料欄位 210b :寫入命令碼 211b :第一命令欄位 212b :第一位址欄位 213b :第一輸入資料欄位 214b :第二命令欄位 215b :第二位址欄位 216b :第二輸入資料欄位 220b :讀取命令碼 221b :第三命令欄位 222b :第三位址欄位 42 201225087 40328pif 223b :第四命令欄位 224b :第四位址欄位 225b :第五命令攔位 226b :第一輸出資料欄位 227b :第六命令攔位 228b :第五位址欄位 229b :第七命令欄位 230b :第六位址欄位 231b :第八命令櫚位 232b :第二輸出資料欄位 210c :寫入命令欄位 211c :第一命令櫊位 213c :輸入資料攔位 220c:讀取命令碼 221c :第二命令攔位 226c :輸出資料攔位 300 :計算系統 310 :主機 320 ‘·通道 400 :固態硬碟 410 :控制單元 420 :記憶體 421 :控制器 422 ··壓縮單元 43 201225087 -f 423 :錯誤校正碼（ECC)單元 424 :記憶體控制器 430 :工作記憶體 440 : NAND介面單元 450-1 :通道 450-2 :通道 450-n :通道 460-1 : NAND快閃記憶體 460-2 : NAND快閃記憶體 460-n : NAND快閃記憶體 470 :主機介面單元 480-1 :電力控制線 480-2 :電力控制線 480-n :電力控制線 500 :主機 600 :行動系統 610 :處理器 620 :記憶體 630 :使用者介面 640:記憶體系統 641 :控制器 642 :快閃記憶體 650 :匯流排 660 :數據機