CN114265462B - 一种带隙基准、芯片、电子器件及电子设备 - Google Patents
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Abstract
本申请提供一种带隙基准、芯片、电子器件及电子设备，包括：基准核心电路，所述基准核心电路包括PTAT电流产生模块；所述PTAT电流产生模块用于产生PTAT电流；启动电路，与所述基准核心电路连接，用于启动所述基准核心电路；电流检测模组，分别与所述启动电路和所述PTAT电流产生模块连接，用于在检测到所述PTAT电流产生模块产生PTAT电流之后，控制所述启动电路关断。上述方案可以有效避免启动电路在脱离简并区之前被提前关断，并可降低启动电路不能正常关断的风险。
Description
技术领域
本申请涉及电子电路技术领域，具体而言，涉及一种带隙基准、芯片、电子器件及电子设备。
背景技术
带隙基准具有低噪声、低温度系数和高电源抑制比的优点，广泛地应用于电源管理、模数/数模转换、射频和传感器等芯片中。带隙基准分为电流模式带隙基准和电压模式带隙基准。
电流模式带隙基准的电路结构可以如图1所示，可在接近1V的电源电压下工作并且可得到任意值的基准电压，满足芯片电压需求。
电流模式带隙基准主要由PMOS(P-Metal Oxide Semiconductor，P型金属氧化物半导体)管MP0～MP2、运算放大器OP、NPN三极管Q1～Q2和电阻R1～R4组成。其中，PMOS管MP0、MP1大小相同，电阻R2与R3相同，Q1和Q2大小不同。其中，运算放大器、MP0～MP1、Q1～Q2和电阻R1～R3组成电流模式带隙基准的基准核心电路，MP2和R4组成基准电压产生电路。MP2可以根据电压输出要求设计与MP0成一定比例，例如，MP2与MP0可以完全相等。
正常工作时，运算放大器OP和MP0～MP1的负反馈使VA和VB处的电压相等，电阻R3双端电压等于VBE_Q1(即三极管Q1的基极-发射极电压)，电阻R2和R3上产生相同大小的CTAT(complementary to absolute temperature，与绝对温度成互补)的电流；电阻R1双端电压等于Q1的VBE_Q1和Q2的VBE_Q2(即三极管Q2的基极-发射极电压)电压差delt_VBE，Q1和Q2上产生相同大小的PTAT(proportional to absolute temperature，与绝对温度成正比)的电流。PTAT电流和CTAT电流在MP0叠加，MP2将叠加后的电流镜像并注入到电阻R4，最终输出的基准电压VREF如下式(1)所示：
VREF＝IOP_MP0*R4＝(IQ1+IR2)*R4＝delt_VBE*(R4/R1)+VBE_Q1*(R4/R3) 式(1)
其中，IOP_MP0为MP0叠加后的电流，IQ1为PTAT电流，IR2为CTAT电流。
当MP0和MP1电流较小时，VA<VBE_Q1，VB<VBE_Q2，Q1和Q2均处于截止区，MP0电流全部流过电阻R2，MP1电流全部流过电阻R3。由于MP0和MP1完全相同且R2和R3完全相同，VA和VB保持相等，VA＝VB<VBE_Q1，电流模式带隙基准将在该电流下持续稳定工作。如图2所示，当MP0和MP1电流为0～I0范围内任意电流值时，电流模式带隙基准均可持续稳定工作，但是输出的基准电压如式(2)所示，远低于式(1)，这种稳定的非正常工作点称简并点(Degeneracy point)，将0～I0这段区间称为简并区(Degeneracy region)。需要说明的是，图2中IOP所对应的点为带隙基准的正常工作点(或稳定工作点)。
VREF＝(VA/R3)*R4<(VBE_Q1/R3)*R4＝VBE_Q1*(R4/R3) 式(2)
在电流模式带隙基准中，为保证带隙基准正常工作，需要设置启动电路。如图3所示，现有电流模式带隙基准的启动电路主要包含NMOS(N-Metal Oxide Semiconductor，N型金属氧化物半导体)管MN0、MN1和电阻R0。当电流模式带隙基准处于简并区时，VREF电压低于MN0的阈值电压VTH_M0，MN0处于截止区。电阻R0将MN1的栅极电压拉高至电源电压VDD，MN1导通，将MP0～MP2的栅极电压拉低至零电压，MP0～MP1电流如式(3)所示随电源电压正相关，流过MP0和MP1的电流逐渐增大且VREF电压也逐渐增大。
其中，IMP0为流过MP0的电流，IMP1为流过MP1的电流，μp为PMOS管载流子的迁移率，Cox为栅极氧化层电容，W为MP1栅极宽度，L为MP1栅极长度，VTH_P为PMOS管MP1的阈值电压。
当MP0和MP1电流增大至大于I0后，部分电流流过Q1和Q2。由于Q1和Q2大小不同，VA和VB出现电压差，在运放的反馈调节下带隙基准逐渐达到正常工作点。因此，启动电路需要在MP0和MP1电流大于I0之前正常工作，此时VREF电压满足式(4)。
VREF＝I0*R4<VTH_MN0 式(4)
其中，VTH_MN0为NMOS管MN0的阈值电压。
在MP0和MP1电流大于I0之后，在带隙基准达到正常工作点之前，启动电路需要及时关断防止影响基准的正常工作状态。此时VREF大于MN0阈值电压，MN0导通并下拉MN1的栅极电压至低于阈值电压后，MN1进入截止区，启动电路关断，此时VREF电压满足式(5)。
其中，I0P为带隙基准正常工作的输出电流，μn为NMOS管载流子的迁移率，VTH_MN1为NMOS管MN1的阈值电压，VTH_MN0为NMOS管MN0的阈值电压。
由式(4)～(5)可见，电流模式带隙基准的启动电路的工作情况与电阻R4和R0、器件的阈值电压和电源电压等因素均相关。以电阻R4值为例分析，若电阻R4设置过高，启动电路会在MP0电流较小(小于I0)时关断，则带隙基准不能脱离简并区；若电阻R4设置过低，带隙基准达到正常工作电流后，VREF电压仍小于MN0的阈值电压，则启动电路不能关断。
在实际的生产制造和工作过程中，上述因素均可能出现一定偏差，从而导致电流模式带隙基准出现异常工作情况，造成一系列严重后果。比如：
当启动电路提前关断时，带隙基准在简并区内工作，输出基准输出电压过低，可能导致芯片功能异常。
当启动电路不能正常关断时，带隙基准输出电压精度差、温度系数差、功耗大，导致芯片的性能指标失常。
而对于电压模式带隙基准而言，其实现电路与电流模式带隙基准相比，区别在于不存在电阻R2和R3，因此在电压模式带隙基准中，同样会存在上述问题。
发明内容
本申请实施例的目的在于提供一种带隙基准、芯片、电子器件及电子设备，用以实现对于带隙基准的启动电路的可靠性关断，提高带隙基准的可靠性。
本申请实施例提供了一种带隙基准，包括：
基准核心电路，所述基准核心电路包括PTAT电流产生模块；所述PTAT电流产生模块用于产生PTAT电流；
启动电路，与所述基准核心电路连接，用于启动所述基准核心电路；
电流检测模组，分别与所述启动电路和所述PTAT电流产生模块连接，用于在检测到所述PTAT电流产生模块产生PTAT电流之后，控制所述启动电路关断。
在上述实现结构中，在PTAT电流产生模块产生了PTAT电流时，即表明带隙基准已经脱离了简并区。以上述图1所示的基准核心电路为例，在MP0和MP1的电流增大至大于I0后(即脱离简并区后)，电流才会流过Q1和Q2，从而产生PTAT电流。因此，通过电流检测模组来使得在PTAT电流产生模块产生PTAT电流之后，才控制启动电路关断，可以有效避免启动电路在脱离简并区之前被提前关断，避免带隙基准在简并区内工作，输出基准输出电压过低，造成芯片功能异常的情况出现。启动电路通过专门设置的电流检测模组进行控制，从而相比有现有技术而言，输出电压VREF不再影响启动电路的关断，启动电路的关断受PTAT电流产生模块的电路产生情况控制，降低了启动电路不能正常关断的风险。
进一步地，所述PTAT电流产生模块包括第一PTAT电流产生子模块和第二PTAT电流产生子模块；所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块配合，以在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块中均产生所述PTAT电流；
所述基准核心电路还包括第一PMOS管和第二PMOS管；所述第一PMOS管和所述第二PMOS管的源极用于接收电源电压；所述第一PMOS管的漏极与所述第一PTAT电流产生子模块连接，所述第二PMOS管的漏极与所述第二PTAT电流产生子模块连接；
所述启动电路包括第一受控开关，所述第一受控开关的第一连接端与所述第一PMOS管和所述第二PMOS管的栅极连接，所述第一受控开关的第二连接端接地，所述第一受控开关的控制端与所述电流检测模组连接；
所述电流检测模组用于在检测到所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生所述PTAT电流之后，控制所述第一受控开关的第一连接端和第二连接端关断。
在上述实现过程中，通过一个第一受控开关，在第一PTAT电流产生子模块和第二PTAT电流产生子模块未产生PTAT电流(即带隙基准未脱离简并区)时，第一受控开关导通，第一PMOS管和第二PMOS管导通产生CTAT电流且电流逐渐增大。当电流增加至简并点后，第一PTAT电流产生子模块和第二PTAT电流产生子模块产生PTAT电流，使得第一受控开关关断，基准核心电路通过运算放大器自动调节进入稳定工作点。这样，即实现了启动电路的关断，可以有效使得基准核心电路进入正常工作状态。电路实现结构简单、可靠，易于在工业应用中采用。
进一步地，所述PTAT电流产生模块包括第一PTAT电流产生子模块和第二PTAT电流产生子模块；所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块配合，以在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块中均产生所述PTAT电流；
所述基准核心电路还包括：第一PMOS管、第二PMOS管和运算放大器；所述第一PMOS管和所述第二PMOS管的源极用于接收电源电压；所述第一PMOS管的漏极与所述第一PTAT电流产生子模块连接，并与所述运算放大器的负端连接；所述第二PMOS管的漏极与所述第二PTAT电流产生子模块连接，并与所述运算放大器的正端连接；
所述启动电路包括第一受控开关，所述第一受控开关的第一连接端用于接收电源电压，所述第一受控开关的第二连接端与所述运算放大器的负端连接；
所述电流检测模组用于在检测到所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生所述PTAT电流之后，控制所述第一受控开关的第一连接端和第二连接端关断。
在上述实现过程中，通过一个第一受控开关，在第一PTAT电流产生子模块和第二PTAT电流产生子模块未产生PTAT电流(即带隙基准未脱离简并区)时，第一受控开关导通，使运算放大器的负端电压比正端电压高，导致运算放大器输出降低，第一PMOS管和第二PMOS管导通产生CTAT电流，使运算放大器的正端电压提高，同时负端电压也提高。在脱离简并区之前，运算放大器的负端电压比正端电压高，从而使第一PMOS管和第二PMOS管的电流逐渐增大。当电流增加至简并点后，第一PTAT电流产生子模块和第二PTAT电流产生子模块产生PTAT电流，使得第一受控开关关断，基准核心电路通过运算放大器自动调节进入稳定工作点。这样，即实现了启动电路的关断，可以有效使得基准核心电路进入正常工作状态。电路实现结构简单、可靠，易于在工业应用中采用。
进一步地，所述第一受控开关为：所述第一受控开关的控制端接收到高电平信号时导通、接收到低电平信号时关断的开关器件；
所述电流检测模组包括第二受控开关；所述第二受控开关用于在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生所述PTAT电流之后导通；
所述电流检测模组包括第一电阻，所述第一电阻的第一端用于接收所述电源电压，所述第一电阻的第二端通过所述第二受控开关接地，并与所述第一受控开关的控制端连接。
在上述实现过程中，通过第二受控开关，使得在第二受控开关断开时，第一受控开关的控制端通过第一电阻接到电源电压，从而使得第一受控开关导通；在第二受控开关导通时，第一受控开关的控制端接地，从而使得第一受控开关的控制端电压为0电平电压，第一受控开关关断。这就实现了对于启动电路的可靠性关断控制。该电路实现结构简单，易于在工业应用中采用。
进一步地，所述第一受控开关为：所述第一受控开关的控制端接收到低电平信号时导通、接收到高电平信号时关断的开关器件；
所述电流检测模组包括：第二电阻和第二受控开关；所述第二受控开关在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生PTAT电流之后断开；
所述第二受控开关的第一连接端通过所述第二电阻接收所述电源电压，并与所述第一受控开关的控制端连接，所述第二受控开关的第二连接端接地。
在上述实现结构中，通过第二受控开关，使得在第二受控开关断开时，使得第一受控开关的控制端接入电源电压，使得第一受控开关的控制端电压为电源电压，从而第一受控开关关断；在第二受控开关导通时，使得电源电压接地，第一受控开关的控制端电压为零电平电压从而导通，这就实现了对于启动电路的可靠性关断控制。且该电路实现结构简单，易于在工业应用中采用。
进一步地，所述第二受控开关为：所述第二受控开关的控制端接收到高电平信号时导通、接收到低电平信号时关断的开关器件；
所述电流检测模组还包括第三电阻和第三受控开关；
所述第三受控开关的第一连接端通过所述第三电阻接收所述电源电压，并与所述第二受控开关的控制端连接，所述第三受控开关的第二连接端接地，所述第三受控开关的控制端与所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块连接，以在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生PTAT电流之后，导通所述第三受控开关的第一连接端和第二连接端。
在上述实现结构中，通过第三受控开关，从而可以有效使得在第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生PTAT电流之后，第二受控开关被关断，从而实现对于启动电路的有效关断控制。电路实现简单、可靠，易于在工业应用中采用。
进一步地，所述第一PTAT电流产生子模块包括第一NPN型三极管，所述第二PTAT电流产生子模块包括串联的第四电阻和第二NPN型三极管，所述第四电阻的第一端与所述第二PMOS管连接，所述第四电阻的第二端与所述第二NPN型三极管的集电极连接；所述第一NPN型三极管的基极和集电极短接；所述第二NPN型三极管的基极和集电极短接；
所述第二受控开关包括第三NPN型三极管和第四NPN型三极管；所述第三NPN型三极管和所述第四NPN型三极管的集电极相连，构成所述第二受控开关的第一连接端，用于接收所述电源电压；所述第三NPN型三极管和所述第四NPN型三极管的发射极相连，构成所述第二受控开关的第二连接端，用于接地；所述第三NPN型三极管的基极与所述第一NPN型三极管的基极连接，所述第四NPN型三极管的基极与所述第二NPN型三极管的基极连接。
在上述实现结构中，通过设置两NPN型三极管来分别与构成第一PTAT电流产生子模块和第二PTAT电流产生子模块的NPN型三极管连接，从而通过两NPN型三极管实现了对于第一PTAT电流产生子模块和第二PTAT电流产生子模块的电流可靠性检测，并基于第一PTAT电流产生子模块和第二PTAT电流产生子模块的电流产生情况实现了自动化开断控制。上述电路结构实现简单，布设成本低，占用面积小，利于在工业应用中采用。
进一步地，所述第三NPN型三极管的尺寸与所述第一NPN型三极管的尺寸相同；所述第四NPN型三极管的尺寸与所述第二NPN型三极管的尺寸相同。
在上述实现结构中，通过设置第三NPN型三极管的尺寸与第一NPN型三极管的尺寸相同，第四NPN型三极管的尺寸与第二NPN型三极管的尺寸相同，可以实现通过第三NPN型三极管模拟第一NPN型三极管状态，通过第四NPN型三极管模拟第二NPN型三极管状态的效果，从而具有更为精准的控制效果。
进一步地，所述第一PTAT电流产生子模块包括第一NPN型三极管，所述第二PTAT电流产生子模块包括串联的第四电阻和第二NPN型三极管，所述第四电阻的第一端与所述第二PMOS管连接，所述第四电阻的第二端与所述第二NPN型三极管的集电极连接；所述第一NPN型三极管的基极和集电极短接；所述第二NPN型三极管的基极和集电极短接；所述第三受控开关包括第五NPN型三极管和第六NPN型三极管；所述第五NPN型三极管和所述第六NPN型三极管的集电极相连，构成所述第三受控开关的第一连接端，用于接收所述电源电压；所述第五NPN型三极管和所述第六NPN型三极管的发射极相连，构成所述第三受控开关的第二连接端，用于接地；所述第五NPN型三极管的基极与所述第一NPN型三极管的基极连接，所述第六NPN型三极管的基极与所述第二NPN型三极管的基极连接。
在上述实现结构中，通过设置两NPN型三极管来分别与构成第一PTAT电流产生子模块和第二PTAT电流产生子模块的NPN型三极管连接，从而通过两NPN型三极管实现了对于第一PTAT电流产生子模块和第二PTAT电流产生子模块的电流可靠性检测，并基于第一PTAT电流产生子模块和第二PTAT电流产生子模块的电流产生情况实现了自动化开断控制。上述电路结构实现简单，布设成本低，占用面积小，利于在工业应用中采用。
进一步地，所述第五NPN型三极管的尺寸与所述第一NPN型三极管的尺寸相同；所述第六NPN型三极管的尺寸与所述第二NPN型三极管的尺寸相同。
在上述实现结构中，通过设置第五NPN型三极管的尺寸与第一NPN型三极管的尺寸相同，第六NPN型三极管的尺寸与第二NPN型三极管的尺寸相同，可以实现通过第五NPN型三极管模拟第一NPN型三极管状态，通过第六NPN型三极管模拟第二NPN型三极管状态的效果，从而具有更为精准的控制效果。
本申请实施例还提供了一种芯片，包括上述任一种的带隙基准。
本申请实施例还提供了一种电子器件，包括上述芯片。
本申请实施例还提供了一种电子设备，包括上述电子器件。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为现有电流模式带隙基准的核心电路图；
图2为现有电流模式带隙基准的核心工作曲线图；
图3为现有电流模式带隙基准的电路图；
图4为本申请实施例提供的一种带隙基准的基本结构示意图；
图5A为本申请实施例提供的一种可选的带隙基准的基本结构示意图；
图5B为本申请实施例提供的另一种可选的带隙基准的基本结构示意图；
图6为本申请实施例提供的另一种可选的带隙基准的基本结构示意图；
图7为本申请实施例提供的另一种可选的带隙基准的基本结构示意图；
图8为本申请实施例提供的另一种可选的带隙基准的基本结构示意图；
图9为本申请实施例提供的另一种可选的带隙基准的基本结构示意图；
图10A为本申请实施例提供的另一种可选的带隙基准的基本结构示意图；
图10B为本申请实施例提供的另一种可选的带隙基准的基本结构示意图；
图11A为本申请实施例提供的另一种可选的带隙基准的基本结构示意图；
图11B为本申请实施例提供的另一种可选的带隙基准的基本结构示意图；
图12A为本申请实施例提供的另一种可选的带隙基准的基本结构示意图；
图12B为本申请实施例提供的另一种可选的带隙基准的基本结构示意图；
图13A为本申请实施例提供的一种具体的带隙基准的基本结构示意图；
图13B为本申请实施例提供的另一种具体的带隙基准的基本结构示意图；
图14A为本申请实施例提供的另一种具体的带隙基准的基本结构示意图；
图14B为本申请实施例提供的另一种具体的带隙基准的基本结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
实施例一：
为了实现对于带隙基准的启动电路的可靠性关断，提高带隙基准的可靠性，本申请实施例中提供了一种带隙基准。
可以参见图4所示，图4为本申请实施例中提供的带隙基准的基本结构示意图，包括：基准核心电路1、启动电路2和电流检测模组3。
在本申请实施例中，带隙基准可以是电流模式的带隙基准(也称电流型带隙基准)，也可以是电压模式的带隙基准(也称电压型带隙基准)。
基准核心电路1是带隙基准的核心，用于产生稳定的电压或电流。当带隙基准为电流模式的带隙基准时，其基准核心电路的实现结构可以是如图1和图3所示的结构，也可以是如图5A或图6或图7所示的结构。当带隙基准为电流模式的带隙基准时，其基准核心电路的实现结构可以是如图8或图9所示的结构。在本申请实施例中，对于基准核心电路1的具体实现结构并不做限制。
在本申请实施例中，基准核心电路1中包括有PTAT电流产生模块11，用于产生PTAT电流。
在本申请实施例中，启动电路2与基准核心电路1连接，用于启动基准核心电路1。
电流检测模组3分别启动电路2和PTAT电流产生模块11连接，用于在检测到PTAT电流产生模块11产生PTAT电流之后，控制启动电路2关断。
在本申请实施例中，电流检测模组3还用于在检测到PTAT电流产生模块11未产生PTAT电流时，控制启动电路2保持开启状态。
应理解，在PTAT电流产生模块11产生了PTAT电流时，即表明带隙基准已经脱离了简并区。因此电流检测模组3在PTAT电流产生模块11产生PTAT电流之后，才控制启动电路2关断，就可以有效避免启动电路在脱离简并区之前被提前关断，避免带隙基准在简并区内工作，输出基准输出电压过低，造成芯片功能异常的情况出现。
同时，相比有现有技术而言，启动电路通过专门设置的电流检测模组进行控制，输出电压VREF不再影响启动电路的关断，启动电路的关断受PTAT电流产生模块11的电流产生情况控制，也降低了启动电路不能正常关断的风险。
需要注意的是，在本申请实施例中，PTAT电流产生模块11可以包括第一PTAT电流产生子模块111和第二PTAT电流产生子模块112。其中：
第一PTAT电流产生子模块111和第二PTAT电流产生子模块112配合，用于产生大小相同的PTAT电流。
示例性的，第一PTAT电流产生子模块111可以是如图1、图3、图5A至图9中所示虚线框111内的电路结构，第二PTAT电流产生子模块112可以是如图1、图3、图5A、图5B至图9中所示虚线框112内的电路结构，但不作为限制。
在本申请实施例中，参见图1、图3、图5A、图5B至图9所示，基准核心电路1还包括第一PMOS管MP0和第二PMOS管MP1。
第一PMOS管MP0和第二PMOS管MP1的源极用于接收电源电压VDD。
第一PMOS管MP0的漏极与第一PTAT电流产生子模块111连接，第二PMOS管MP1的漏极与第二PTAT电流产生子模块112连接。
而第一PMOS管MP0和第二PMOS管MP1则与启动电路2连接，从而使得第一PMOS管MP0和第二PMOS管MP1可以在启动电路2导通时导通、也可以在启动电路2关断后正常工作。
在本申请实施例的第一种可行实现方案中，参见图10A所示，启动电路2可以包括第一受控开关21。第一受控开关21的第一连接端与第一PMOS管MP0和第二PMOS管MP1的栅极连接，第一受控开关21的第一连接端接地，第一受控开关21的控制端与电流检测模组3连接，从而根据电流检测模组3的控制进行导通或关断。
而电流检测模组3则用于在检测到第一PTAT电流产生子模块111和第二PTAT电流产生子模块112产生PTAT电流之后，控制第一受控开关21的第一连接端和第二连接端关断。
而在本申请实施例的第二种可行实现方案中，参见图10B所示，启动电路2同样可以包括第一受控开关21。基准核心电路还包括运算放大器OP。第一PMOS管MP0的漏极与运算放大器OP的负端连接，第二PMOS管MP1的漏极与运算放大器OP的正端连接。
第一受控开关21的第一连接端用于接收电源电压VDD，第一受控开关21的第二连接端与运算放大器OP的负端连接。第一受控开关21的控制端与电流检测模组连接。
电流检测模组3用于在检测述第一PTAT电流产生子模块111和第二PTAT电流产生子模块112产生PTAT电流之后，控制第一受控开关21的第一连接端和第二连接端关断。
这样，通过一个第一受控开关21，在第一PTAT电流产生子模块111和第二PTAT电流产生子模块112未产生PTAT电流(即带隙基准未脱离简并区)时，第一受控开关21导通，使运算放大器OP的负端电压比正端电压高，导致运算放大器OP输出降低，第一PMOS管MP0和第二PMOS管MP1导通产生CTAT电流，使运算放大器OP的正端电压提高，同时负端电压也提高。在脱离简并区之前，运算放大器OP的负端电压比正端电压高，从而使第一PMOS管MP0和第二PMOS管MP1的电流逐渐增大。当电流增加至简并点后，第一PTAT电流产生子模块111和第二PTAT电流产生子模块112产生PTAT电流，使得第一受控开关21关断，基准核心电路1通过运算放大器OP自动调节进入稳定工作点。这样，即实现了启动电路2的关断，可以有效使得基准核心电路1进入正常工作状态。电路实现结构简单、可靠，易于在工业应用中采用。
在上述两种可行实现方案的基础上，本申请实施例提供了一种具体的可行实施方式，参见图11A和图11B所示，第一受控开关21采用控制端接收到高电平信号时导通、接收到低电平信号时关断的开关器件实现。例如，第一受控开关21可以采用NMOS管或者NPN型三极管实现。
而电流检测模组3则可以包括第二受控开关31。第二受控开关31的控制端可以与第一PTAT电流产生子模块111和第二PTAT电流产生子模块112连接，在第一PTAT电流产生子模块111和第二PTAT电流产生子模块112产生PTAT电流之后导通。
电流检测模组3包括第一电阻30，第一电阻30的第一端用于接收电源电压VDD，第一电阻的第二端通过第二受控开关31接地，并与第一受控开关21的控制端连接。
这样，通过第二受控开关31，使得在第二受控开关31断开时，第一受控开关21的控制端通过第一电阻30接到电源电压VDD，从而使得第一受控开关21导通；在第二受控开关31导通时，使得第一受控开关21的控制端接地，从而使得第一受控开关21的控制端电压为0电平电压，第一受控开关21关断，从而达到了对于启动电路的受控关断的效果。
而在本申请实施例提供的另一种可行实施方式中，第一受控开关21采用控制端接收到低电平信号时导通、接收到高电平信号时关断的开关器件实现。例如，第一受控开关21可以采用PMOS管或者PNP型三极管实现。
同样的，电流检测模组3可以包括第二受控开关31和第二电阻32。
第二受控开关31的第一连接端通过第二电阻32接收电源电压VDD，并与第一受控开关21的控制端连接，第二受控开关31的第二连接端接地。
第二受控开关31在第一PTAT电流产生子模块111和第二PTAT电流产生子模块112产生PTAT电流之后断开，在第一PTAT电流产生子模块111和第二PTAT电流产生子模块112未产生PTAT电流时导通。
这样，通过第二受控开关31，使得在第二受控开关31断开时，第一受控开关21的控制端接入电源电压VDD，第一受控开关21的控制端电压为电源电压VDD从而断开；在第二受控开关31导通时，使得第一受控开关21的控制端接地，从而使得第一受控开关21的控制端电压为零电平电压，第一受控开关21导通，从而达到了对于启动电路的受控关断的效果。
在上述第二种可行实施方式中，为了使得第二受控开关31在第一PTAT电流产生子模块111和第二PTAT电流产生子模块112产生PTAT电流之后断开，在第一PTAT电流产生子模块111和第二PTAT电流产生子模块112未产生PTAT电流时导通，参见图12A和图12B所示，第二受控开关可以为在控制端接收到高电平信号时导通、接收到低电平信号时关断的开关器件，如NMOS管或者NPN型三极管。
电流检测模组3还可以包括第三受控开关33和第三电阻34。
第三受控开关33的第一连接端通过第三电阻34接收电源电压VDD，并与第二受控开关31的控制端连接，第三受控开关33的第二连接端接地，第三受控开关33的控制端与第一PTAT电流产生子模块111和第二PTAT电流产生子模块112连接，以在第一PTAT电流产生子模块111和第二PTAT电流产生子模块112产生PTAT电流之后，导通第三受控开关33的第一连接端和第二连接端。
这样，通过第三受控开关33，可以有效使得在第一PTAT电流产生子模块111和第二PTAT电流产生子模块112产生PTAT电流之后，将第二受控开关31关断，从而实现对于启动电路的有效关断控制。
需要注意的是，在上述两种可行实施方式中，第二受控开关31可以通过一个NPN型三极管或者NMOS管实现。第三受控开关33页可以通过一个NPN型三极管或者NMOS管实现。
示例性的，在第一种可行实施方式中，可以将作为第二受控开关31的NPN型三极管的基极或NMOS管的栅极同时与第一PTAT电流产生子模块111和第二PTAT电流产生子模块112连接，实现基于两者的电路进行通断控制。
在第二种可行实施方式中，可以将作为第三受控开关33的NPN型三极管的基极或NMOS管的栅极同时与第一PTAT电流产生子模块111和第二PTAT电流产生子模块112连接，实现基于两者的电路进行通断控制。
但是，考虑到需要同时接入第一PTAT电流产生子模块111和第二PTAT电流产生子模块112，也可以采用两个NPN型三极管或者NMOS管实现，以达到通过单个NPN型三极管或者NMOS管单独接入第一PTAT电流产生子模块111和第二PTAT电流产生子模块112，从而达到具有更高灵敏度的效果。
示例性的，在本申请实施例中，第一PTAT电流产生子模块111包括第一NPN型三极管Q1，第二PTAT电流产生子模块包括串联的第四电阻R1和第二NPN型三极管Q4。第四电阻R1的第一端与第二PMOS管MP1连接，第四电阻R1的第二端与第二NPN型三极管Q4的集电极和基极连接。第一NPN型三极管Q1的基极和集电极短接，第二NPN型三极管Q2的基极和集电极短接。
此时，在本申请实施例的一种可行示例中，可以参见图13A和图13B所示：
第二受控开关31包括第三NPN型三极管Q3和第四NPN型三极管Q4。
第三NPN型三极管Q3和第四NPN型三极管Q4的集电极相连，构成第二受控开关31的第一连接端，用于接收电源电压VDD。
第三NPN型三极管Q3和第四NPN型三极管Q4的发射极相连，构成第二受控开关31的第二连接端，用于接地。
第三NPN型三极管Q3的基极与第一NPN型三极管Q1的基极连接，所述第四NPN型三极管Q4的基极与第二NPN型三极管Q2的基极连接。
这样，在工作时，当带隙基准未脱离简并区时，第一NPN型三极管Q1和第二NPN型三极管Q2不满足导通条件，没有电流流过。而第三NPN型三极管Q3与第四NPN型三极管Q4的基极分别接入的是第一NPN型三极管Q1和第二NPN型三极管Q2的基极，也不满足导通条件，从而使得第一受控开关21的控制端接入电源电压VDD，导致第一受控开关21处于导通状态(即使得开启电路保持开启)。而第一受控开关21的导通会使MP0和MP1电流不断增大。当MP0和MP1的电流增大到使PTAT电流出现后，第一NPN型三极管Q1和第二NPN型三极管Q2满足导通条件，从而带隙基准脱离简并区，第一NPN型三极管Q1和第二NPN型三极管Q2导通，第三NPN型三极管Q3与第四NPN型三极管Q4电流跟随第一NPN型三极管Q1和第二NPN型三极管Q2的电流，第三NPN型三极管Q3与第四NPN型三极管Q4导通，将第一受控开关21关断。
需要理解的是，在上述实现方案中，第三NPN型三极管Q3的尺寸可以与第一NPN型三极管Q1的尺寸相同，第四NPN型三极管Q4的尺寸可以与第二NPN型三极管Q2的尺寸相同，从而使得在第一NPN型三极管Q1和第二NPN型三极管Q2状态变化时，可以快速触发第三NPN型三极管Q3与第四NPN型三极管Q4的状态变化，达到更为灵敏的控制效果。
还需要理解的是，当上述第一NPN型三极管Q1和第二NPN型三极管Q2替换为NMOS管时，或者第三NPN型三极管Q3与第四NPN型三极管Q4替换为NMOS管时，实现过程与上述过程一致，在此不再赘述。
在本申请实施例的另一种可行示例中，可以参见图14A和图14B所示：
第二受控开关31包括第五NPN型三极管Q5和第六NPN型三极管Q6。
第五NPN型三极管Q5和第六NPN型三极管Q6的集电极相连，构成第二受控开关31的第一连接端，用于接收电源电压VDD。
第五NPN型三极管Q5和第六NPN型三极管Q6的发射极相连，构成第二受控开关31的第二连接端，用于接地。
第五NPN型三极管Q5的基极与第一NPN型三极管Q1的基极连接，所述第六NPN型三极管Q6的基极与第二NPN型三极管Q2的基极连接。
这样，在工作时，当带隙基准未脱离简并区时，第一NPN型三极管Q1和第二NPN型三极管Q2不满足导通条件，没有电流流过(即未产生PTAT电流)。而第五NPN型三极管Q5与第六NPN型三极管Q6的基极分别接入的是第一NPN型三极管Q1和第二NPN型三极管Q2的基极，也不满足导通条件，从而使得第二受控开关31控制端接入电源电压VDD，第二受控开关31导通，使得第一受控开关21的控制端接地，导致第一受控开关21处于导通状态(即使得开启电路保持开启)。而第一受控开关21的导通会使MP0和MP1产生CTAT电流且电流逐渐增大。当MP0和MP1的电流增加至简并点后，PTAT电流出现，第一NPN型三极管Q1和第二NPN型三极管Q2满足导通条件，从而带隙基准脱离简并区，第一NPN型三极管Q1和第二NPN型三极管Q2导通，第五NPN型三极管Q5与第六NPN型三极管Q6电流跟随第一NPN型三极管Q1和第二NPN型三极管Q2的电流，第五NPN型三极管Q5与第六NPN型三极管Q6导通，将第一受控开关21关断。
需要理解的是，在上述实现方案中，第五NPN型三极管Q5的尺寸可以与第一NPN型三极管Q1的尺寸相同，第六NPN型三极管Q6的尺寸可以与第二NPN型三极管Q2的尺寸相同，从而使得在第一NPN型三极管Q1和第二NPN型三极管Q2状态变化时，可以快速触发第五NPN型三极管Q5与第六NPN型三极管Q6的状态变化，达到更为灵敏的控制效果。
还需要理解的是，当上述第一NPN型三极管Q1和第二NPN型三极管Q2替换为NMOS管时，或者第五NPN型三极管Q5与第六NPN型三极管Q6替换为NMOS管时，实现过程与上述过程一致，在此不再赘述。
上述两可行示例中，通过设置两NPN型三极管来分别与构成第一PTAT电流产生子模块111和第二PTAT电流产生子模块112的NPN型三极管连接，从而通过两NPN型三极管实现了对于第一PTAT电流产生子模块111和第二PTAT电流产生子模块112的电流可靠性检测，并基于第一PTAT电流产生子模块111和第二PTAT电流产生子模块112的电流产生情况实现了自动化开断控制，且上述电路结构实现简单，布设成本低，占用面积小，利于在工业应用中采用。
需要理解的是，以上示例仅为本申请实施例中所示例出的方案，不代表本申请仅可采用上述结构实现。
需要注意的是，在本申请实施例中，基准电路还包括有基准电压产生电路4。如图5A所示，基准电压产生电路4可以包括PMOS管MP2和电阻R4。MP2可以根据电压输出要求设计与第一PMOS管MP0成一定比例，例如，MP2与MP0可以完全相等。应理解，以上基准电压产生电路4结构仅为示例，在本申请实施例中对于基准电压产生电路4的结构不做限制。
下面，为便于理解本申请实施例的上述方案，以图13A所示的具体实现结构为例，为本申请实施例的上述方案进行示例说明：
运算放大器和电流镜MP0～MP1的负反馈使VA和VB处的电压相等，电阻R3两端的电压为VBE_Q1可产生CTAT电流，同时电阻R1两端的电压为delt_VBE可产生PTAT电流，两路电流叠加后通过电流镜MP2输出注入电阻R4，最终输出基准电压VREF如式(1)所示，通过合理设计R4/R3(即R4与R3的比值)和R4/R1(即R4与R1的比值)可以得到较好的温度系数。正常工作时，Q1的电流如式(6)所示，R2的电流如式(7)所示：
IQ1＝delt_VBE*(R4/R1) 式(6)
IR2＝VBE_Q1*(R4/R3) 式(7)
电流模式带隙基准电路在简并区内时，MP0和MP1的电流全都流过R2和R3，三极管Q1和Q2处于截止区，流过三极管的电流为零。电流模式带隙基准电路在简并区外时，流过MP0和MP1的部分电流流过NPN型三极管Q1和Q2，NPN型三极管Q1和Q2导通，流过NPN型三极管Q1和Q2的电流大于零。因此，可以通过检测和对比三极管Q1和Q2电流是否大于零，作为判断带隙基准电路是否处于简并区的标准。
在示例中，第三NPN型三极管Q3与第四NPN型三极管Q4组成电流检测模组3，Q3和Q1尺寸相同且基极相接用于取样Q1的电流，Q4和Q2尺寸相同且基极相接用于取样Q2的电流。
Q3和Q4的电流叠加流过第一电阻30(即图中的电阻R0)，得到第一受控开关21(为NOMS管，即图中的MN0)的控制电压。
当带隙基准在简并区时，NPN型三极管Q1至Q4均截止，且没有电流流过，电阻R0将MN0的栅极电压拉高至电源电压VDD，MN0将MP0至MP2的栅极电压拉至零，流过MP0至MP2的电流逐渐增大。
带隙基准脱离简并区后，NPN型三极管Q1和Q2电流大于零，NPN型三极管Q3和Q4的电流跟随Q1和Q2的电流，从而将MN0的栅极电压拉低，启动电路关断。
需要注意的是，带隙基准启动电路的关断需要满足下式(8)：
其中，IQ3为流过Q3的电流，IQ4为流过Q4的电流，IQ1为流过Q1的电流，VTH_MN0为MN0的阈值电压。
根据式(8)可见，在实际设计时，可以通过设置电阻R0取一个较大的常值，从而使得各种情况下启动电路均可以正常关断。
本申请实施例还提供了一种芯片，该芯片可以包括本申请实施例所提供的任一种带隙基准。
需要理解的是，本申请实施例提供的芯片可以但不限于是电源管理芯片、模数/数模转换芯片、射频芯片、传感器芯片。
本申请实施例还提供了一种电子器件，该电子器件可以包括本申请实施例所提供的任一种芯片。
示例性的，电子器件可以是电池管理器、处理模组、通信模组、射频模组等。
本申请实施例还提供了一种电子设备，该电子器设备可以包括本申请实施例所提供的任一种电子器件。
示例性的，电子设备可以是手机、电脑、服务器等等中的一种，但不作为限制。
本申请实施例所提供的带隙基准、芯片、电子器件及电子设备，通过电流检测模组来使得在PTAT电流产生模块产生PTAT电流之后，才控制启动电路关断，可以有效避免启动电路在脱离简并区之前被提前关断，避免带隙基准在简并区内工作，输出基准输出电压过低，造成芯片功能异常的情况出现。通过，启动电路通过专门设置的电流检测模组进行控制，从而相比有现有技术而言，输出电压VREF不再影响启动电路的关断，启动电路的关断受PTAT电流产生模块的电路产生情况控制，降低了启动电路不能正常关断的风险。
此外，本申请实施例提供的带隙基准电路结构简单、功耗低且易于实现，利于工业应用。
在本申请所提供的实施例中，应该理解到，所揭露电路或元件，可以通过其它的方式实现。以上所描述的结构实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种功能划分，实际实现时可以有另外的划分方式，又例如，多个元件或电路可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不设置。另一点，所显示或讨论的相互之间的耦合或直接耦合或连接可以是通过一些接口或导线电性连接。
另外，作为分离部件说明的电路或元件可以是或者也可以不是物理上分开的。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
在本文中，多个是指两个或两个以上。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (17)
1.一种带隙基准，其特征在于，包括：
基准核心电路，所述基准核心电路包括PTAT电流产生模块；所述PTAT电流产生模块用于产生PTAT电流；所述PTAT电流产生于所述带隙基准脱离简并区的情况下；
启动电路，与所述基准核心电路连接，用于启动所述基准核心电路；
电流检测模组，分别与所述启动电路和所述PTAT电流产生模块连接，用于在检测到所述PTAT电流产生模块产生PTAT电流之后，控制所述启动电路关断；
所述PTAT电流产生模块包括第一PTAT电流产生子模块和第二PTAT电流产生子模块；所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块配合，以在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块中均产生所述PTAT电流；
所述基准核心电路还包括第一PMOS管和第二PMOS管；所述第一PMOS管和所述第二PMOS管的源极用于接收电源电压；所述第一PMOS管的漏极与所述第一PTAT电流产生子模块连接，所述第二PMOS管的漏极与所述第二PTAT电流产生子模块连接；
所述启动电路包括第一受控开关，所述第一受控开关的第一连接端与所述第一PMOS管和所述第二PMOS管的栅极连接，所述第一受控开关的第二连接端接地，所述第一受控开关的控制端与所述电流检测模组连接；
所述电流检测模组用于在检测到所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生所述PTAT电流之后，控制所述第一受控开关的第一连接端和第二连接端关断；
所述第一受控开关为：所述第一受控开关的控制端接收到高电平信号时导通、接收到低电平信号时关断的开关器件；
所述电流检测模组包括第二受控开关；所述第二受控开关用于在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生所述PTAT电流之后导通；
所述电流检测模组包括第一电阻，所述第一电阻的第一端用于接收所述电源电压，所述第一电阻的第二端通过所述第二受控开关接地，并与所述第一受控开关的控制端连接。
2.如权利要求1所述的带隙基准，其特征在于，所述第一PTAT电流产生子模块包括第一NPN型三极管，所述第二PTAT电流产生子模块包括串联的第四电阻和第二NPN型三极管，所述第四电阻的第一端与所述第二PMOS管连接，所述第四电阻的第二端与所述第二NPN型三极管的集电极连接；所述第一NPN型三极管的基极和集电极短接；所述第二NPN型三极管的基极和集电极短接；
所述第二受控开关包括第三NPN型三极管和第四NPN型三极管；
所述第三NPN型三极管和所述第四NPN型三极管的集电极相连，构成所述第二受控开关的第一连接端，用于接收所述电源电压；
所述第三NPN型三极管和所述第四NPN型三极管的发射极相连，构成所述第二受控开关的第二连接端，用于接地；
所述第三NPN型三极管的基极与所述第一NPN型三极管的基极连接，所述第四NPN型三极管的基极与所述第二NPN型三极管的基极连接。
3.如权利要求2所述的带隙基准，其特征在于，
所述第三NPN型三极管的尺寸与所述第一NPN型三极管的尺寸相同；
所述第四NPN型三极管的尺寸与所述第二NPN型三极管的尺寸相同。
4.一种带隙基准，其特征在于，包括：
基准核心电路，所述基准核心电路包括PTAT电流产生模块；所述PTAT电流产生模块用于产生PTAT电流；所述PTAT电流产生于所述带隙基准脱离简并区的情况下；
启动电路，与所述基准核心电路连接，用于启动所述基准核心电路；
电流检测模组，分别与所述启动电路和所述PTAT电流产生模块连接，用于在检测到所述PTAT电流产生模块产生PTAT电流之后，控制所述启动电路关断；
所述PTAT电流产生模块包括第一PTAT电流产生子模块和第二PTAT电流产生子模块；所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块配合，以在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块中均产生所述PTAT电流；
所述基准核心电路还包括：第一PMOS管、第二PMOS管和运算放大器；所述第一PMOS管和所述第二PMOS管的源极用于接收电源电压；所述第一PMOS管的漏极与所述第一PTAT电流产生子模块连接，并与所述运算放大器的负端连接；所述第二PMOS管的漏极与所述第二PTAT电流产生子模块连接，并与所述运算放大器的正端连接；
所述启动电路包括第一受控开关，所述第一受控开关的第一连接端用于接收电源电压，所述第一受控开关的第二连接端与所述运算放大器的负端连接；
所述电流检测模组用于在检测到所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生所述PTAT电流之后，控制所述第一受控开关的第一连接端和第二连接端关断；
所述第一受控开关为：所述第一受控开关的控制端接收到高电平信号时导通、接收到低电平信号时关断的开关器件；
所述电流检测模组包括第二受控开关；所述第二受控开关用于在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生所述PTAT电流之后导通；
所述电流检测模组包括第一电阻，所述第一电阻的第一端用于接收所述电源电压，所述第一电阻的第二端通过所述第二受控开关接地，并与所述第一受控开关的控制端连接。
5.如权利要求4所述的带隙基准，其特征在于，所述第一PTAT电流产生子模块包括第一NPN型三极管，所述第二PTAT电流产生子模块包括串联的第四电阻和第二NPN型三极管，所述第四电阻的第一端与所述第二PMOS管连接，所述第四电阻的第二端与所述第二NPN型三极管的集电极连接；所述第一NPN型三极管的基极和集电极短接；所述第二NPN型三极管的基极和集电极短接；
所述第二受控开关包括第三NPN型三极管和第四NPN型三极管；
所述第三NPN型三极管和所述第四NPN型三极管的集电极相连，构成所述第二受控开关的第一连接端，用于接收所述电源电压；
所述第三NPN型三极管和所述第四NPN型三极管的发射极相连，构成所述第二受控开关的第二连接端，用于接地；
所述第三NPN型三极管的基极与所述第一NPN型三极管的基极连接，所述第四NPN型三极管的基极与所述第二NPN型三极管的基极连接。
6.如权利要求5所述的带隙基准，其特征在于，
所述第三NPN型三极管的尺寸与所述第一NPN型三极管的尺寸相同；
所述第四NPN型三极管的尺寸与所述第二NPN型三极管的尺寸相同。
7.一种带隙基准，其特征在于，包括：
基准核心电路，所述基准核心电路包括PTAT电流产生模块；所述PTAT电流产生模块用于产生PTAT电流；所述PTAT电流产生于所述带隙基准脱离简并区的情况下；
启动电路，与所述基准核心电路连接，用于启动所述基准核心电路；
电流检测模组，分别与所述启动电路和所述PTAT电流产生模块连接，用于在检测到所述PTAT电流产生模块产生PTAT电流之后，控制所述启动电路关断；
所述PTAT电流产生模块包括第一PTAT电流产生子模块和第二PTAT电流产生子模块；所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块配合，以在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块中均产生所述PTAT电流；
所述基准核心电路还包括第一PMOS管和第二PMOS管；所述第一PMOS管和所述第二PMOS管的源极用于接收电源电压；所述第一PMOS管的漏极与所述第一PTAT电流产生子模块连接，所述第二PMOS管的漏极与所述第二PTAT电流产生子模块连接；
所述启动电路包括第一受控开关，所述第一受控开关的第一连接端与所述第一PMOS管和所述第二PMOS管的栅极连接，所述第一受控开关的第二连接端接地，所述第一受控开关的控制端与所述电流检测模组连接；
所述电流检测模组用于在检测到所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生所述PTAT电流之后，控制所述第一受控开关的第一连接端和第二连接端关断；
所述第一受控开关为：所述第一受控开关的控制端接收到低电平信号时导通、接收到高电平信号时关断的开关器件；
所述电流检测模组包括：第二电阻和第二受控开关；所述第二受控开关在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生PTAT电流之后断开；
所述第二受控开关的第一连接端通过所述第二电阻接收所述电源电压，并与所述第一受控开关的控制端连接，所述第二受控开关的第二连接端接地。
8.如权利要求7所述的带隙基准，其特征在于，所述第二受控开关为：所述第二受控开关的控制端接收到高电平信号时导通、接收到低电平信号时关断的开关器件；
所述电流检测模组还包括第三电阻和第三受控开关；
所述第三受控开关的第一连接端通过所述第三电阻接收所述电源电压，并与所述第二受控开关的控制端连接，所述第三受控开关的第二连接端接地，所述第三受控开关的控制端与所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块连接，以在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生PTAT电流之后，导通所述第三受控开关的第一连接端和第二连接端。
9.如权利要求8所述的带隙基准，其特征在于，所述第一PTAT电流产生子模块包括第一NPN型三极管，所述第二PTAT电流产生子模块包括串联的第四电阻和第二NPN型三极管，所述第四电阻的第一端与所述第二PMOS管连接，所述第四电阻的第二端与所述第二NPN型三极管的集电极连接；所述第一NPN型三极管的基极和集电极短接；所述第二NPN型三极管的基极和集电极短接；
所述第三受控开关包括第五NPN型三极管和第六NPN型三极管；
所述第五NPN型三极管和所述第六NPN型三极管的集电极相连，构成所述第三受控开关的第一连接端，用于接收所述电源电压；
所述第五NPN型三极管和所述第六NPN型三极管的发射极相连，构成所述第三受控开关的第二连接端，用于接地；
所述第五NPN型三极管的基极与所述第一NPN型三极管的基极连接，所述第六NPN型三极管的基极与所述第二NPN型三极管的基极连接。
10.如权利要求9所述的带隙基准，其特征在于，
所述第五NPN型三极管的尺寸与所述第一NPN型三极管的尺寸相同；
所述第六NPN型三极管的尺寸与所述第二NPN型三极管的尺寸相同。
11.一种带隙基准，其特征在于，包括：
基准核心电路，所述基准核心电路包括PTAT电流产生模块；所述PTAT电流产生模块用于产生PTAT电流；所述PTAT电流产生于所述带隙基准脱离简并区的情况下；
启动电路，与所述基准核心电路连接，用于启动所述基准核心电路；
电流检测模组，分别与所述启动电路和所述PTAT电流产生模块连接，用于在检测到所述PTAT电流产生模块产生PTAT电流之后，控制所述启动电路关断；
所述PTAT电流产生模块包括第一PTAT电流产生子模块和第二PTAT电流产生子模块；所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块配合，以在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块中均产生所述PTAT电流；
所述基准核心电路还包括：第一PMOS管、第二PMOS管和运算放大器；所述第一PMOS管和所述第二PMOS管的源极用于接收电源电压；所述第一PMOS管的漏极与所述第一PTAT电流产生子模块连接，并与所述运算放大器的负端连接；所述第二PMOS管的漏极与所述第二PTAT电流产生子模块连接，并与所述运算放大器的正端连接；
所述启动电路包括第一受控开关，所述第一受控开关的第一连接端用于接收电源电压，所述第一受控开关的第二连接端与所述运算放大器的负端连接；
所述电流检测模组用于在检测到所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生所述PTAT电流之后，控制所述第一受控开关的第一连接端和第二连接端关断；
所述第一受控开关为：所述第一受控开关的控制端接收到低电平信号时导通、接收到高电平信号时关断的开关器件；
所述电流检测模组包括：第二电阻和第二受控开关；所述第二受控开关在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生PTAT电流之后断开；
所述第二受控开关的第一连接端通过所述第二电阻接收所述电源电压，并与所述第一受控开关的控制端连接，所述第二受控开关的第二连接端接地。
12.如权利要求11所述的带隙基准，其特征在于，所述第二受控开关为：所述第二受控开关的控制端接收到高电平信号时导通、接收到低电平信号时关断的开关器件；
所述电流检测模组还包括第三电阻和第三受控开关；
所述第三受控开关的第一连接端通过所述第三电阻接收所述电源电压，并与所述第二受控开关的控制端连接，所述第三受控开关的第二连接端接地，所述第三受控开关的控制端与所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块连接，以在所述第一PTAT电流产生子模块和所述第二PTAT电流产生子模块产生PTAT电流之后，导通所述第三受控开关的第一连接端和第二连接端。
13.如权利要求12所述的带隙基准，其特征在于，所述第一PTAT电流产生子模块包括第一NPN型三极管，所述第二PTAT电流产生子模块包括串联的第四电阻和第二NPN型三极管，所述第四电阻的第一端与所述第二PMOS管连接，所述第四电阻的第二端与所述第二NPN型三极管的集电极连接；所述第一NPN型三极管的基极和集电极短接；所述第二NPN型三极管的基极和集电极短接；
所述第三受控开关包括第五NPN型三极管和第六NPN型三极管；
所述第五NPN型三极管和所述第六NPN型三极管的集电极相连，构成所述第三受控开关的第一连接端，用于接收所述电源电压；
所述第五NPN型三极管和所述第六NPN型三极管的发射极相连，构成所述第三受控开关的第二连接端，用于接地；
所述第五NPN型三极管的基极与所述第一NPN型三极管的基极连接，所述第六NPN型三极管的基极与所述第二NPN型三极管的基极连接。
14.如权利要求13所述的带隙基准，其特征在于，
所述第五NPN型三极管的尺寸与所述第一NPN型三极管的尺寸相同；
所述第六NPN型三极管的尺寸与所述第二NPN型三极管的尺寸相同。
15.一种芯片，其特征在于，包括：如权利要求1-14任一项所述的带隙基准。
16.一种电子器件，其特征在于，包括：如权利要求15所述的芯片。
17.一种电子设备，其特征在于，包括：如权利要求16所述的电子器件。
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