CN109976437B - 双极npn型带隙基准电压电路 - Google Patents

双极npn型带隙基准电压电路 Download PDF

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Abstract

本发明提供一种双极NPN型带隙基准电压电路，包括：启动电路、带隙基准电压生成电路及反馈电路；带隙基准电压生成电路包括：第一电流镜、第一三极管、第一三极管模块、第二三极管模块、第一电阻及第二电阻；第一三极管模块至少包括一个第二三极管，第一三极管模块的发射结面积为第一三极管的发射结面积的n‑1倍，第二三极管的基极与发射极短接后连接至带隙基准电压输出节点，第二三极管的集电极与第一三极管的集电极相连接，n为大于1的整数。本发明产生的带隙基准电压不随NPN型三极管的高温漏电而发生上翘，可以有效避免产生的带隙基准电压高温上翘的现象。

Description

双极NPN型带隙基准电压电路
技术领域
本发明涉及电路设计领域，特别是涉及一种双极NPN型带隙基准电压电路。
背景技术
电源管理集成电路中，一般都要做零温度系数的基准电压，以此来给芯片内部其它模块使用，从而保证整个芯片在不同温度下的优良性能。带隙基准电压的基本原理是利用双极型晶体管(BJT)基极发射极电压VBE的负温度系数和等效热电压VT的正温度系数相互抵消，从而实现零温漂电压基准。在实际电路设计中常把带隙基准电压再通过电阻网络分压或倍压得到各种不同的基准电压。然而NPN型三极管存在高温下集电极到衬底的漏电问题，并且处理不好会影响到高温下的带隙基准电压，会导致整体电路中与带隙基准电压相关的参考电压和参考电流都随之波动，影响整体电路的性能。
发明内容
本发明提供一种双极NPN型带隙基准电压电路，所述双极NPN型带隙基准电压电路至少包括：启动电路、带隙基准电压生成电路及反馈电路；其中，
所述启动电路与所述带隙基准电压生成电路相连接，用于向所述带隙基准电压生成电路提供启动所需的电压及电流；
所述带隙基准电压生成电路包括：第一电流镜、第一三极管、第一三极管模块、第二三极管模块、第一电阻及第二电阻；其中，
所述第一三极管的集电极与所述第一电流镜及所述反馈电路相连接，所述第一三极管的基极与带隙基准电压输出节点相连接；
所述第一三极管模块至少包括一个第二三极管，所述第一三极管模块的发射结面积为所述第一三极管的发射结面积的n-1倍，所述第二三极管的基极与发射极短接后连接至所述带隙基准电压输出节点，所述第二三极管的集电极与所述第一三极管的集电极相连接；
所述第二三极管模块包括至少一个第三三极管，所述第二三极管模块的发射结面积为所述第一三极管的发射结面积的n倍，所述第三三极管的集电极与所述第一电流镜相连接，所述第三三极管的基极与所述带隙基准电压输出节点相连接；
其中，n为大于1的整数；
所述第一电流镜的输入端与所述启动电路相连接，所述第一电流镜的输出端与所述第一三极管及所述第三三极管相连接，用于向所述第一三极管及所述第三三极管输出第一镜像电流；
所述第一电阻一端与所述第三三极管的发射极相连接；所述第二电阻一端与所述第一三极管的发射极及所述第一电阻远离所述第三三极管的一端相连接，另一端接地；
所述反馈电路与所述启动电路及所述带隙基准电压生成电路相连接，用于将所述带隙基准电压生成电路生成的带隙基准电压稳定于一特定值。
优选地，所述第一三极管模块包括n-1个所述第二三极管，各所述第二三极管的基极均与其发射极短接后连接至所述带隙基准电压输出节点，各所述第二三极管的集电极均与所述第一三极管的集电极相连接，且各所述第二三极管的发射结面积与所述第一三极管的发射结面积相同。
优选地，所述第二三极管模块包括一个所述第三三极管，所述第三三极管的发射结面积为所述第一三极管的发射结面积的n倍。
优选地，所述第二三极管模块包括n个所述第三三极管，各所述第三三极管的集电极均与所述第一电流镜相连接，各所述第三三极管的基极均与所述带隙基准电压输出节点相连接，各所述第三三极管的发射极均与所述第一电阻相连接，且各所述第三三极管的发射结面积与所述第一三极管的发射结面积相同。
优选地，所述第一三极管、所述第二三极管及所述第三三极管均为NPN型三极管。
优选地，所述第一电流镜包括第一PMOS管及第二PMOS管；其中，所述第一PMOS管的源极与所述启动电路相连接，所述第一PMOS管的漏极与所述反馈电路及所述第一三极管的集电极相连接，所述第一PMOS管的栅极与所述第二PMOS管的栅极相连接；所述第二PMOS管的源极与所述启动电路相连接，所述第二PMOS管的漏极与所述第三三极管的集电极及所述第二PMOS管的栅极相连接。
优选地，所述第一电流镜中，所述第一PMOS管及所述第二PMOS管的数量均为m个，其中，m为大于等于1的整数。
优选地，所述启动电路包括：第二电流镜、第三电阻、第四电阻及NMOS管；其中，
所述第二电流镜的输入端与电源电压相连接，所述第二电流镜的输出端与所述反馈电路、所述第一电流镜的输入端及所述NMOS管相连接；所述第二电流镜用于向所述NMOS管与所述反馈电路及所述第一电流镜输出第二镜像电流；
所述第三电阻与所述第四电阻串联，所述第三电阻远离所述第四电阻的一端与所述电源电压相连接，所述第四电阻远离所述第三电阻的一端接地；
所述NMOS管的栅极与所述第三电阻及所述第四电阻的连接节点相连接，所述NMOS管的漏极与所述第二电流镜的一输出端相连接，所述NMOS管的源极与所述反馈电路相连接。
优选地，所述第二电流镜包括第三PMOS管及第四PMOS管；所述第三PMOS管的源极与所述电源电压相连接，所述第三PMOS管的漏极与所述NMOS管的漏极及所述第三PMOS管的栅极相连接；所述第四PMOS管的源极与所述电源电压相连接，所述第四PMOS管的栅极与所述第三PMOS管的栅极相连接，所述第四PMOS管的漏极与所述反馈电路相连接。
优选地，所述反馈电路包括：第五PMOS管、第六PMOS管、第五电阻、第六电阻及第七电阻；其中，
所述第五PMOS管的栅极与所述第一PMOS管的漏极及所述第一三极管的集电极相连接，所述第五PMOS管的源极与所述启动电路相连接；
所述第五电阻一端与所述带隙基准电压输出节点相连接，另一端接地；
所述第六电阻一端与所述第五PMOS管的漏极及所述启动电路相连接，另一端接地；
所述第六PMOS管的源极与所述启动电路相连接，所述第六PMOS管的栅极与所述第六PMOS管的漏极短接；
所述第七电阻的一端与所述第六PMOS管的漏极相连接，另一端与所述带隙基准电压输出节点相连接。
如上所述，本发明的双极NPN型带隙基准电压电路，具有以下有益效果：本发明的双极NPN型带隙基准电压电路产生的带隙基准电压曲线不随NPN型三极管的高温漏电而发生上翘，可以有效避免产生的带隙基准电压高温上翘的现象，且可靠性高、结构简单。
附图说明
图1显示为一NPN型带隙基准电路的结构示意图。
图2显示为图1中NPN型带隙基准电路产生的带隙基准电压随温度变化的示意图。
图3显示为本发明提供的双极NPN型带隙基准电压电路的结构示意图。
图4显示为图3中双极NPN型带隙基准电压电路产生的带隙基准电压随温度变化的示意图。
元件标号说明
1 启动电路
11 第二电流镜
2 带隙基准电压生成电路
21 第一电流镜
22 第一三极管模块
23 第二三极管模块
3 反馈电路
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
带隙基准电压源由负温度系数的基极发射极电压VBE和正温度系数的等效热电压VT构成，VBE的负温度系数约为-2.2mV/℃，而VT的正温度系数约为0.086mV/℃，VBE约为0.7V，加上k倍(k＞1)的等效热电压VT，VT又与同类型BJT管的基极发射极电压的差ΔVBE相关，故输出电压基准也可表达为VBE+k1ΔVBE，k1为比例系数，输出电压基准的值约1.25V，在理想情况下，它是一种稳定的不随温度变化的零温度系数基准电压。
在实际应用中，对于NPN型三极管，其集电极与P型衬底虽为PN结反偏，但仍存在反向漏电流ISS，并且，该漏电流在高温下会明显增大，进而影响带隙基准电压。在如图1所示的NPN型带隙基准电路中，在高温下有额外电流ISS从所述第二NPN型三极管Q1的集电极流入P型衬底时，则输出的基准电压表达式应为VBE+k1ΔVBE+Iss*R2，从而输出的带隙基准电压VBG在高温下出现明显上翘(如图2所示)，会导致整体电路中与带隙基准电压相关的参考电压和参考电流都随之波动，影响整体电路的性能。
为解决上述问题，请参阅图3，本发明提供一种双极NPN型带隙基准电压电路，所述双极NPN型带隙基准电压电路至少包括：启动电路1、带隙基准电压生成电路2及反馈电路3；其中，所述启动电路1与所述带隙基准电压生成电路2相连接，用于向所述带隙基准电压生成电路2提供启动所需的电压及电流；所述带隙基准电压生成电路2包括：第一电流镜21、第一三极管T1、第一三极管模块22、第二三极管模块23、第一电阻R1、第二电阻R2；其中，所述第一三极管T1的集电极与所述第一电流镜21的一输出端及所述反馈电路3相连接，所述第一三极管T1的基极与带隙基准电压输出节点VBG节点相连接；所述第一三极管模块22至少包括一个第二三极管T2，所述第一三极管模块22的发射结面积为所述第一三极管T1的发射结面积的n-1倍，其中，n为大于1的整数，所述第二三极管T2的基极与发射极短接后连接至所述带隙基准电压输出节点VBG节点，所述第二三极管T2的集电极与所述第一三极管T1的集电极相连接；所述第二三极管模块23包括至少一个第三三极管T3，所述第二三极管模块23的发射结面积为所述第一三极管T1的发射结面积的n倍，所述第三三极管T3的集电极与所述第一电流镜21的一输出端相连接，所述第三三极管T3的基极与所述带隙基准电压输出节点VBG节点相连接；其中，n为大于1的整数；所述第一电流镜21的输入端与所述启动电路1相连接，所述第一电流镜21的输出端分别与所述第一三极管T1及所述第三三极管T3相连接，用于向所述第一三极管T1及所述第三三极管T3输出第一镜像电流I1及I2；所述第一电阻R1一端与所述第三三极管T3的发射极相连接；所述第二电阻R2一端与所述第一三极管T1的发射极及所述第一电阻R1远离所述第三三极管T3的一端相连接，另一端接地；所述反馈电路3与所述启动电路1及所述带隙基准电压生成电路2相连接，用于稳定所述带隙基准电压生成电路2生成的带隙基准电压VBG。
在一示例中，所述第一三极管模块22包括一个所述第二三极管T2，所述第二三极管T2的发射极面积为所述第一三极管T1的发射结面积的n-1倍。
在另一示例中，如图3所示，所述第一三极管模块22包括n-1个所述第二三极管T2(图3中所述第二二极管T2处M＝n-1即表示所述第二三极管T2的数量为n-1个)，各所述第二三极管T2的基极均与其自身的发射极短接后连接至所述带隙基准电压输出节点VBG节点，各所述第二三极管T2的集电极均与所述第一三极管T1的集电极相连接，且各所述第二三极管T2的发射结面积与所述第一三极管T1的发射结面积相同。这样，由于一个所述第二三极管T2的发射结面积与所述第一三极管T1的发射结面积相同，n-1个所述第二三极管T2构成的所述第一三极管模块22的发射结面积仍为所述第一三极管T1的发射结面积的n-1倍。
在一示例中，所述第二三极管模块23包括一个所述第三三极管T3，所述第三三极管T3的发射结面积为所述第一三极管T1的发射结面积的n倍，其中，n为大于1的整数。
在另一示例中，所述第二三极管模块23包括n个所述第三三极管T3，各所述第三三极管T3的集电极均与所述第一电流镜21相连接，各所述第三三极管T3的基极均与所述带隙基准电压输出节点VBG节点相连接，各所述第三三极管T3的发射极均与所述第一电阻R1相连接，且各所述第三三极管T3的发射结面积与所述第一三极管T1的发射结面积相同。这样，由于一个所述第三三极管T3的发射结面积与所述第一三极管T1的发射结面积相同，n个所述第三三极管T3构成的所述第一三极管模块22的发射结面积仍为所述第一三极管T1的发射结面积的n倍。
作为示例，所述第一三极管T1、所述第二三极管T2及所述第三三极管T3均为NPN型三极管。
作为示例，所述第一电流镜21包括第一PMOS管MP1及第二PMOS管MP2；其中，所述第一PMOS管MP1的源极与所述启动电路1相连接，所述第一PMOS管MP1的漏极与所述反馈电路3及所述第一三极管T1的集电极相连接，所述第一PMOS管MP1的栅极与所述第二PMOS管MP2的栅极相连接；所述第二PMOS管MP2的源极与所述启动电路1相连接，所述第二PMOS管MP2的漏极与所述第三三极管T3的集电极及所述第二PMOS管MP2的栅极相连接。
作为示例，所述第一电流镜21中，所述第一PMOS管MP1及所述第二PMOS管MP2的数量均为m个，其中，m为大于等于1的整数。
作为示例，所述启动电路1包括：第二电流镜11、第三电阻R3、第四电阻R4及NMOS管MN；其中，所述第二电流镜11的输入端与电源电压VDD相连接，所述第二电流镜11的输出端与所述反馈电路3、所述第一电流镜21的输入端及所述NMOS管MN相连接；所述第二电流镜11用于向所述NMOS管MN与所述反馈电路3及所述第一电流镜21输出第二镜像电流；所述第三电阻R3与所述第四电阻R4串联，所述第三电阻R3远离所述第四电阻R4的一端与所述电源电压VDD相连接，所述第四电阻R4远离所述第三电阻R3的一端接地；所述NMOS管MN的栅极与所述第三电阻R3及所述第四电阻R4的连接节点相连接，所述NMOS管MN的漏极与所述第二电流镜11的一输出端相连接，所述NMOS管MN的源极与所述反馈电路3相连接。
作为示例，所述第二电流镜11包括第三PMOS管MP3及第四PMOS管MP4；所述第三PMOS管MP3的源极与所述电源电压VDD相连接，所述第三PMOS管MP3的漏极与所述NMOS管MN的漏极及所述第三PMOS管MP3的栅极相连接；所述第四PMOS管MP4的源极与所述电源电压VDD相连接，所述第四PMOS管MP4的栅极与所述第三PMOS管MP3的栅极相连接，所述第四PMOS管MP4的漏极与所述反馈电路3相连接。
作为示例，所述反馈电路3包括：第五PMOS管MP5、第六PMOS管MP6、第五电阻R5、第六电阻R6及第七电阻R7；其中，所述第五PMOS管MP5的栅极与所述第一PMOS管MP1的漏极及所述第一三极管T1的集电极相连接，所述第五PMOS管MP5的源极与所述启动电路1相连接，具体的，所述第五PMOS管MP5的源极与所述第四PMOS管MP4的漏极相连接；所述第五电阻R5一端与所述带隙基准电压输出节点VBG相连接，另一端接地；所述第六电阻R6一端与所述第五PMOS管MP5的漏极及所述启动电路1相连接，具体的，所述第六电阻R6的一端与所述第五PMOS管MP5的漏极及所述NMOS管MN的源极相连接，所述第六电阻R6的另一端接地；所述第六PMOS管MP6的源极与所述启动电路1相连接，具体的，所述第六PMOS管MP6的源极与所述第四PMOS管MP4的漏极相连接，所述第六PMOS管MP6的栅极与所述第六PMOS管MP6的漏极短接；所述第七电阻R7的一端与所述第六PMOS管MP6的漏极相连接，另一端与所述带隙基准电压输出节点VBG节点相连接。
本发明的所述双极NPN型带隙基准电压电路的工作原理为：当高温下NPN三极管出现漏电时，设单个NPN三极管集电极到衬底的漏电为ISS，即单个所述第一三极管T1、单个所述第二三极管T2及单个所述第三三极管T3的集电极到衬底的漏电均为ISS，则所述第二三极管模块23(即n个所述第三三极管T3)的总漏电为：
IT3＝n×ISS＝nISS
对于所述第一三极管T1所在的支路而言，所述第一三极管T1的集电极到衬底的漏电为：
IT1＝1×ISS＝ISS
所述第一三极管模块22的总漏电，即n-1个所述第二三极管T2的集电极到衬底的漏电为：
IT2＝(n-1)×ISS＝(n-1)ISS
所以有：
IT1+IT2＝IT3
即所述第一电流镜21对应的两边的漏电相等，均为nISS，从而考虑到NPN高温集电极到衬底漏电情况，流过所述第一PMOS管MP1及所述第二PMOS管MP2的电流为：
Figure BDA0001527416170000071
所以，流过所述第二电阻R2的电流仍然为：
Figure BDA0001527416170000072
从而，所述双极NPN型带隙基准电压电路产生的带隙基准电压的计算公式为：
Figure BDA0001527416170000073
此时得到的带隙基准电压的计算公式与不考虑所述双极NPN型带隙基准电压电路中各所述三极管的漏电时的计算公式相同，即即使本申请中的所述双极NPN型带隙基准电压电路中的各所述三极管存在集电极到P型衬底的漏电，也不会引起其最终得到的带隙基准电压的上翘现象。本申请中的所述双极NPN型带隙基准电压电路产生的带隙基准电压随温度变化的关系图如图4所示，由图4可以更为直观地看到本申请得到的所述带隙基准电压在高温时并没有出现上翘现象。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种双极NPN型带隙基准电压电路，其特征在于，所述双极NPN型带隙基准电压电路至少包括：启动电路、带隙基准电压生成电路及反馈电路；其中，
所述启动电路与所述带隙基准电压生成电路相连接，用于向所述带隙基准电压生成电路提供启动所需的电压及电流；
所述带隙基准电压生成电路包括：第一电流镜、第一三极管、第一三极管模块、第二三极管模块、第一电阻及第二电阻；其中，
所述第一三极管的集电极与所述第一电流镜及所述反馈电路相连接，所述第一三极管的基极与带隙基准电压输出节点相连接；
所述第一三极管模块至少包括一个第二三极管，所述第一三极管模块的发射结面积为所述第一三极管的发射结面积的n-1倍，所述第二三极管的基极与发射极短接后连接至所述带隙基准电压输出节点，所述第二三极管的集电极与所述第一三极管的集电极相连接；
所述第二三极管模块包括至少一个第三三极管，所述第二三极管模块的发射结面积为所述第一三极管的发射结面积的n倍，所述第三三极管的集电极与所述第一电流镜相连接，所述第三三极管的基极与所述带隙基准电压输出节点相连接；其中，n为大于1的整数；
所述第一电流镜的输入端与所述启动电路相连接，所述第一电流镜的输出端与所述第一三极管及所述第三三极管相连接，用于向所述第一三极管及所述第三三极管输出第一镜像电流；
所述第一电阻一端与所述第三三极管的发射极相连接；所述第二电阻一端与所述第一三极管的发射极及所述第一电阻远离所述第三三极管的一端相连接，另一端接地；
所述反馈电路与所述启动电路及所述带隙基准电压生成电路相连接，用于将所述带隙基准电压生成电路生成的带隙基准电压稳定于一特定值。
2.根据权利要求1所述的双极NPN型带隙基准电压电路，其特征在于：所述第一三极管模块包括n-1个所述第二三极管，各所述第二三极管的基极均与其发射极短接后连接至所述带隙基准电压输出节点，各所述第二三极管的集电极均与所述第一三极管的集电极相连接，且各所述第二三极管的发射结面积与所述第一三极管的发射结面积相同。
3.根据权利要求1所述的双极NPN型带隙基准电压电路，其特征在于：所述第二三极管模块包括一个所述第三三极管，所述第三三极管的发射结面积为所述第一三极管的发射结面积的n倍。
4.根据权利要求1所述的双极NPN型带隙基准电压电路，其特征在于：所述第二三极管模块包括n个所述第三三极管，各所述第三三极管的集电极均与所述第一电流镜相连接，各所述第三三极管的基极均与所述带隙基准电压输出节点相连接，各所述第三三极管的发射极均与所述第一电阻相连接，且各所述第三三极管的发射结面积与所述第一三极管的发射结面积相同。
5.根据权利要求1所述的双极NPN型带隙基准电压电路，其特征在于：所述第一三极管、所述第二三极管及所述第三三极管均为NPN型三极管。
6.根据权利要求1所述的双极NPN型带隙基准电压电路，其特征在于：所述第一电流镜包括第一PMOS管及第二PMOS管；其中，所述第一PMOS管的源极与所述启动电路相连接，所述第一PMOS管的漏极与所述反馈电路及所述第一三极管的集电极相连接，所述第一PMOS管的栅极与所述第二PMOS管的栅极相连接；所述第二PMOS管的源极与所述启动电路相连接，所述第二PMOS管的漏极与所述第三三极管的集电极及所述第二PMOS管的栅极相连接。
7.根据权利要求6所述的双极NPN型带隙基准电压电路，其特征在于：所述第一电流镜中，所述第一PMOS管及所述第二PMOS管的数量均为m个，其中，m为大于等于1的整数。
8.根据权利要求1至7中任一项所述的双极NPN型带隙基准电压电路，其特征在于：所述启动电路包括：第二电流镜、第三电阻、第四电阻及NMOS管；其中，
所述第二电流镜的输入端与电源电压相连接，所述第二电流镜的输出端与所述反馈电路、所述第一电流镜的输入端及所述NMOS管相连接；所述第二电流镜向所述NMOS管、所述反馈电路及所述第一电流镜输出第二镜像电流；
所述第三电阻与所述第四电阻串联，所述第三电阻远离所述第四电阻的一端与所述电源电压相连接，所述第四电阻远离所述第三电阻的一端接地；
所述NMOS管的栅极与所述第三电阻及所述第四电阻的连接节点相连接，所述NMOS管的漏极与所述第二电流镜的一输出端相连接，所述NMOS管的源极与所述反馈电路相连接。
9.根据权利要求8所述的双极NPN型带隙基准电压电路，其特征在于：所述第二电流镜包括第三PMOS管及第四PMOS管；所述第三PMOS管的源极与所述电源电压相连接，所述第三PMOS管的漏极与所述NMOS管的漏极及所述第三PMOS管的栅极相连接；所述第四PMOS管的源极与所述电源电压相连接，所述第四PMOS管的栅极与所述第三PMOS管的栅极相连接，所述第四PMOS管的漏极与所述反馈电路相连接。
10.根据权利要求6或7中任一项所述的双极NPN型带隙基准电压电路，其特征在于：所述反馈电路包括：第五PMOS管、第六PMOS管、第五电阻、第六电阻及第七电阻；其中，
所述第五PMOS管的栅极与所述第一PMOS管的漏极及所述第一三极管的集电极相连接，所述第五PMOS管的源极与所述启动电路相连接；
所述第五电阻一端与所述带隙基准电压输出节点相连接，另一端接地；
所述第六电阻一端与所述第五PMOS管的漏极及所述启动电路相连接，另一端接地；
所述第六PMOS管的源极与所述启动电路相连接，所述第六PMOS管的栅极与所述第六PMOS管的漏极短接；
所述第七电阻的一端与所述第六PMOS管的漏极相连接，另一端与所述带隙基准电压输出节点相连接。
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