CN103412595A

CN103412595A - 一种基于ptat电流的低电源依赖性带隙基准电压电路设计

Info

Publication number: CN103412595A
Application number: CN2013102459008A
Authority: CN
Inventors: 刘海; 潘洪帅; 牛晓聪; 阚向楠; 荆胜羽; 刘听政; 高迁波; 韩风
Original assignee: China University of Mining and Technology CUMT
Current assignee: China University of Mining and Technology CUMT
Priority date: 2013-06-20
Filing date: 2013-06-20
Publication date: 2013-11-27

Abstract

本发明公布一种基于PTAT电流的低电源依赖性带隙基准电压电路设计；包括启动电路、基准电压产生电路、基准缓冲输出电路；其中基准电压产生电路由三部分组成：共源共栅电流镜电路、正温度系数PTAT电流产生电路、负温度系数电流产生电路；启动电路用于上电后启动基准电压产生电路；基准缓冲电路用于降低输出阻抗以驱动低阻负载，同时提供多种电压基准；本发明由于用共源共栅的PTAT电流产生电路，与外部电路协调产生性能稳定的零温度系数的基准电压，同时运用外部电源与电路所需偏置电压隔离方法很大程度降低了系统MOS器件的沟道长度调制效应引起的电源依赖性。

Description

一种基于PTAT电流的低电源依赖性带隙基准电压电路设计

技术领域

本发明涉及模拟集成电路或模数混合集成电路基准产生领域，具体涉及一种基于PTAT电流而产生的零温度系数、低电源依赖性的带隙基准电压电路设计。背景技术

在现代集成电路设计中，基准电压得到广泛的应用。随着集成环境的芯片性能要求的不断提高，特别是在A/D转换器、D/A转换器、RFID(射频识别)等集成电路中，对基准电压电路的精度、稳定性、外部噪声抑制性等方面提出的了更高的要求。

而在现有电路中提供高精度、零温度系数的基准电压电路中一般用具有正温度系数PTAT电流产生电路，如图1所示，为传统的PTAT电流产生电路。因为两个双极晶体管工作在不相等的电流密度下，那么他们的基极-发射极电压差值与绝对温度成正比。如下：

Figure 2013102459008100002DEST_PATH_IMAGE001

（公式1）

这样

Figure 2013102459008100002DEST_PATH_IMAGE003

的差值表现出正温度系数：

（公式2）

又因为

Figure 2013102459008100002DEST_PATH_IMAGE005

（公式3）

同样表现出正的温度系数，所以PTAT电流具有相同的特性。

又如传统基准电压生成电路如图2所示，因为对于双极晶体管的基极-发射极电压

具有负温度系数，其思想是将PTAT电压

加到基极-发射极电压上，因此输出电压等于

（公式4）

因此，只有保证上式中两项和是零温度系数，才可以得到与温度无关的基准电压

。

由上述原理产生的基准电压易受放大器失调的影响，不能抑制沟道长度调制效应，并且易受电源噪声影响，具有很强的电源依赖性。同时其驱动能力有限，基准电压单一的缺点，不能满足现代集成电路设计中对基准电压的严格要求。

发明内容

因此，本发明要解决的技术问题是提供由共源共栅结构电流镜产生的PTAT电流，并由此设计一种低电源依懒性的带隙基准电压电路。本发明可以解决传统基准电路高电源依赖性、易受外部噪声和失调影响、驱动能力低、基准电压单一等方面的问题。满足现代集成电路设计中对基准电压的高要标准要求。

为了实现上述设计目的，本发明采用如下技术方案：

本发明提供一种基于PTAT电流的一种低电源依赖性带隙基准电压电路设计；包括启动电路、基准电压产生电路、基准缓冲输出电路；所述基准电压产生电路包含共源共栅电流镜电路、正温度系数的PTAT电流产生电路、负温度系数电流产生电路；所述启动电路用于为基准电路提供启动偏置电压，以避免共源共栅电流镜电路存在的简并偏置点，使其上电后能自启动。

所述基准缓冲电路用于产生多个带隙基准电压，由于本电路采用了共源共栅电流镜结构，PTAT电流产生电路具有高的输出阻抗，具有较强的驱动能力，基准缓冲电路使电路能够满足驱动低阻负载的要求。

进一步，所述启动电路连接外部电源VDD，同时连接基准电压产生电路中共源共栅电流镜电路中的简并点，并通过电阻RM在基准电压产生电路中引出参考电压，与运算放大器的正相输入端相连接，运算放大器的反相输入端连接于电阻R4、R5之间，通过调节R4、R5的匹配以得到比较器输出端的局部参考电源VDDL，VDDL用来为基准电压产生电路、基准缓冲输出电路提供偏置电压，从而得到一种基于PTAT电流的低电源依赖性带隙基准电压电路。

本发明的优点在于：

本发明除具有一般基准电压所具有零温度系数的特点外，还运用自偏置共源共栅结构，有效抑制沟道长度调制效应，降低电源依赖性。同时可以实现上电自启动，产生局部电源VDDL，更进一步的提高电源抑制，增强抗干扰性能。基准电压产生电路具有大输出阻抗，强的驱动能力很强。并通过基准缓冲输出电路，利于驱动低阻负载，同时能够提供多个带隙基准电压，满足了现代集成电路设计中对基准电压的严格要求。

附图说明

图1为传统PTAT电流产生电路。

图2为传统基准电压生成电路。

图3为本发明的总体结构框图。

图4为本设计中自偏置共源共栅电流镜模块。

图5为本设计共源共栅PTAT电流产生电路。

图6为本设计基于PTAT电流的低电源依赖性带隙基准电压电路。

具体实施方式

为了使本发明的所述的目的、技术方案、优点更加清楚，下面将结合附图，对本发明实例的技术方案和部分原理进行行说明。

本发明设计一种基于PTAT电流的低电源依赖性带隙基准电压电路设计。

图3为本设计的实施的总体结构框图。

依据图3的总体结构框图，最终得到图6基于PTAT电流的低电源依赖性带隙基准电压电路的设计，在图6中包括启动电路①、基准电压产生电路④、基准缓冲输出电路⑤、运算放大器F1、第四电阻R4、第五电阻R5；所述基准电压产生电路④有三部分组成：共源共栅电流镜电路②、正温度系数PTAT电流产生电路③、负温度系数电流产生电路⑥。

所述基准电压产生电路④由第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第五晶体管Q5、第一电阻R1、电阻RM、第六电阻R6、共源共栅电流镜电路②、PTAT电流产生电路③、负温度系数电流产生电路组成⑥；所述晶体管Q1是由n个并列的晶体管单元组成，晶体管Q1的基极与晶体管Q3的发射极连接，同时与电阻RM的一端连接，发射极与第一电阻R1连接，集电极接地；所述晶体管Q2的基极与晶体管Q4的发射极连接，同时与共源共栅电流镜电路M12的漏极连接，发射极与共源共栅电流镜电路M20的源极连接，集电极接地；所述晶体管Q3是由n个并列的晶体管单元组成，晶体管Q3的基极和集电极接地，发射极与共源共栅电流镜电路的电阻RM连接；所述集体管Q4的基极与集电极接地，发射极与晶体管Q2基极连接；所述第一电阻R1一端与晶体管Q1的发射极连接，另一端与电流镜电路中的M7源极连接。

所述共源共栅电流镜电路②是由PMOS管M1~M4、M9~M14，以及NMOS管M5~M8、第二电阻R2、第三电阻R3、电阻RM组成；所述PMOS管M1、M2、M9、M11的栅极相连接，并接于第二电阻R2的一端，其源极都接于参考电源VDDL，M1、M2、M9、M11的漏极分别与PMOS管M3、M4、M10、M12的源极连接；所述PMOS管M3、M4、M10、M12的栅极相连接，并接于第二电阻R2的另一端，其源极分别连接于PMOS管M1、M2、M9、M11的漏极，M3、M4的漏极分别与第二电阻R2、第三电阻R3的一端连接，M3、M4的栅极连接在一起，并接于第第二电阻R2的另一端，M10的漏极与电阻RM的一端连接，并与启动电路M19的栅极以及运算放大器的正相输入端相连接，M12的漏极与晶体管Q4的发射极连接；所述第二、第三电阻R2、R3的一端分别接于M3、M4的漏极连接，另一端分别与NMOS管M5、M6的漏极连接；所述 NMOS管M5、M6的漏极分别与电阻R2、R3的一端连接，M5、M6的栅极相连接，并接于电阻R3的一端，其源极分别接与NMOS管M7、M8的漏极连接；所述NMOS管M7、M8的漏极分别与M5、M6的源极连接，M7、M8的栅极相连接，并接于电阻R3的另一端，其源极分别与第一电阻R1、晶体管Q2的射极连接。

在本实施中运用了共源共栅电流镜结构，由于传统电流镜电路忽略了沟道长度调制，为抑制沟道长度调制的影响，使用了共源共栅电流源结构，同时此结构可以提供一个搞的输出阻抗，使电路具有较强的驱动能力。同时该共源共栅结构中M3、M4的公共连接的栅极和M5、M6的公共连接的栅极采用自偏置结构，消除了外加

和

的麻烦。同时考虑到无论对于正的或负的温度系数量，所述的零温度系数的电压都依赖于双极器件的指数特性，因此本共源共栅结构中的晶体管Q1和Q2都采用双极结构，将晶体管Q3和Q4变为射极跟随器，使Q1和Q2的集电极接地。并用PMOS电流源而不是电阻给晶体管Q1~Q4提供偏置，以保证两个晶体管偏置电流具有相同的温度特性。图4中的R2、R3维持适当的电压，使所有MOSFET都保持在饱和态。

所述正温度系数PTAT电流产生电路③由共源共栅电流镜电路②、PMOS管M13、M14、晶体管Q1、Q2、Q3、Q4、电阻RM组成；所述PMOS管M13、M14的栅极分别与PMOS管M11、M12的栅极连接，M13的源极与参考电源VDDL连接，M13漏极与M14的源极相连接，M14的漏极与第六电阻R6的一端连接，M14的漏极电流即为PTAT电流。

具体电路结构如图5：

在对传统的PTAT电流产生电路分析的如下式：

（公式3）

中可知电流镜电路电流表达式。由于采用共源共栅结构，可以认为双极晶体管的基极-发射极电压差值为

,所有该PTAT电流值

(公式5)

所述负温度系数电流产生电路⑥由第六电阻R6，晶体管Q5组成；所述电阻R6的一端与PMOS管的漏极连接，另一端与Q5的发射极连接；所述晶体管Q5的基极与集电极相连接，并接于地，Q5的发射极与电阻R6的一端连接。在对传统基准电压分析中可知，对于双极晶体管的基极-发射极电压具有负温度系数，其思想是将PTAT电压

加到基极-发射极电压上 .

因此在此电路设计中，基准电压输出电路④的输出基准电压为

（公式6）

其中

为晶体管Q5的基极-射极电压。

所述的启动电路①由 PMOS管M15、M16、 M17和NMOS管M18、M19组成；所述PMOS管M15、M16、M17的源极都与电源VDD相连接，M15的栅极与M16的漏极连接，其源极与M18的源极连接；M16的栅极和漏极相连接，并与M15的栅极和M19 的漏极相连接；M17、M18的栅极相连接，并与M18的源极相连接，M18的漏极接地，M17的漏极引出端口P，与基准电压生成电路中的端口P相连接；M19的源极接地，漏极与M16的漏极、M18的栅极连接，M19的栅极与运算放大器的正向输入端和M10的漏极相连接。

当电路接通后，本实施中的晶体管可能处于截止状态，即所谓的简并状态，为此提供该启动电路。上电后，P端口使电路脱离简并状态，从而电路正常工作，同时把NMOS管M19的栅极电压拉高，使M19导通。

所述基准缓冲输出电路⑤由PMOS管M20~M22、NMOS管M23~M27、第七电阻R7、第八电阻R8、第九电阻R9组成；所述PMOS管M20的栅极与漏极相连接并与NMOS管M25的漏极连接，其源极接于参考电源VDDL；所述PMOS管M21、M22的栅极相连接并与M21的漏极相连接，M21、M22的源极都连接于参考电源VDDL，其漏极分别连接于NMOS管M23、M24的漏极；所述的NMOS管M23、M24漏极分别连接于M21、M22的漏极，其源极相连接并与NMOS管M26的漏极连接，M23的栅极与基准电压产生电路的M14的漏极相连接，M24的栅极与M27的源极相连接；所述的NMOS管M25、M26的栅极相连接，并与M25的漏极相连接，M25、M26的源极都接于地，M25的漏极与M20的漏极连接，M26的漏极与M23、M24的源极连接；所述PMOS管M27的漏极与参考电源VDDL连接，栅极与M22的漏极连接，其源极与第七电阻R7的一端连接；所述第七电阻R7、第八电阻R8、第九电阻R9依次串联，其中R7的一端接于M27的源极，R9的一端接于地。

所述基准缓冲电路⑤用于产生多个带隙基准电压，由于本电路采用了共源共栅电流镜结构②，PTAT电流产生电路③具有高的输出阻抗，具有较强的驱动能力，基准缓冲电路使电路能够满足驱动低阻负载的要求。在缓冲电路中用NMOS管M23、M24作为差分输入管，是因为作为单极运放，NMOS管能够获得比PMOS管更高的增益（n型载流子迁移率大于P型载流子迁移率），M21、M22为电流镜负载，同时实现差分运放双端输入转单端输出，M26为源跟随输出管作为缓冲器；M20、M25构成了运放的偏置电路，同时M25、M26形成电流镜作为运放的电流源，运放的反相输入端与输出缓冲器M27输出端短接构成电压跟随器结构，因此可以同相输入端有效跟随，得到电压

、

、

，同样也可将电阻换成滑动变阻器以得到不同的带隙基准电压。

所述一种基于PTAT电流的低电源依赖性带隙基准电压电路的设计（如图6）；相比传统电路，本设计为进一步提高电源抑制性，此设计对基准电压产生电路④和运放的电源电压进行了调节，如图6所示，其思想是产生一个局部的电源电压VDDL，它由参考电压Vr1以及电阻R4、R5的比率决定，从而与电源VCC相对无关。其中为减小Vr1的电源依赖性，使其在基准电压产生电路④中产生，其实质是通过选择合适的RM使得Vr1成为带隙基准。

通过上述方式，本发明基于PTAT电流的低电源依赖性带隙基准电压电路设计，具有温度稳定性好，电压损耗少，匹配性好，开机自启动，能驱动多种阻抗负载，低电源依赖性等优点，针对A/D转换中对参考信号要求严格的场合非常适用。

以上所述为本发明的实施方案，并非因此限制本发明的专利范围，凡是本发明说明及附图进行相似流程变换而无创造性改变的，或直接间接用于其它技术领域的，均在本发明的保护范围内。

Claims

1.一种基于PTAT电流的低电源依赖性带隙基准电压电路设计，其特征在于：包括启动电路、基准电压产生电路、基准缓冲输出电路、运算放大器F1、第四电阻R4、第五电阻R5；所述基准电压产生电路由三部分组成：共源共栅电流镜电路、正温度系数PTAT电流产生电路、负温度系数电流产生电路；所述启动电路用于上电后启动基准电压产生电路;所述基准缓冲电路用于降低输出阻抗以驱动低阻负载，同时提供多种电压基准。

2.根据权利要求1所述一种基于PTAT电流的低电源依赖性带隙基准电压电路设计，其特征在于：所述基准电压产生电路第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第五晶体管Q5、第一电阻R1、电阻RM、第六电阻R6、共源共栅电流镜电路、PTAT电流产生电路、负温度系数电流产生电路；所述晶体管Q1是由n个并列的晶体管单元组成，晶体管Q1的基极与晶体管Q3的发射极连接，同时与电阻RM的一端连接，发射极与第一电阻R1连接，集电极接地；所述晶体管Q2的基极与晶体管Q4的发射极连接，同时与共源共栅电流镜电路M12的漏极连接，发射极与共源共栅电流镜电路M20的源极连接，集电极接地；所述晶体管Q3是由n个并列的晶体管单元组成，晶体管Q3的基极和集电极接地，发射极与共源共栅电流镜电路的电阻RM连接；所述集体管Q4的基极与集电极接地，发射极与晶体管Q2基极连接；所述第一电阻R1一端与晶体管Q1的发射极连接，另一端与电流镜电路中的M7源极连接。

3.根据权利要求2所述一种基于PTAT电流的低电源依赖性带隙基准电压电路设计，其特征在于：所述共源共栅电流镜电路是由PMOS管M1~M4、M9~M14，以及NMOS管M5~M8、第二电阻R2、第三电阻R3、电阻RM组成；所述PMOS管M1、M2、M9、M11的栅极连接在一起，并接于第二电阻R2的一端，其源极都接于参考电源VDDL，M1、M2、M9、M11的漏极分别与PMOS管M3、M4、M10、M12的源极连接；所述PMOS管M3、M4、M10、M12的栅极连接在一起，并接于第二电阻R2的另一端，其源极分别连接于PMOS管M1、M2、M9、M11的漏极，M3、M4的漏极分别与第二电阻R2、第三电阻R3的一端连接，M3、M4的栅极连接在一起，并接于第第二电阻R2的另一端，M10的漏极与电阻RM的一端连接，并与启动电路M19的栅极以及运算放大器的正相输入端相连接，M12的漏极与晶体管Q4的发射极连接；所述第二、第三电阻R2、R3的一端分别接于M3、M4的漏极连接，另一端分别与NMOS管M5、M6的漏极相连接；所述 NMOS管M5、M6的漏极分别与电阻R2、R3的一端连接，M5、M6的栅极相互连接，并接于电阻R3另的一端，其源极分别接与NMOS管M7、M8的漏极连接；所述NMOS管M7、M8的漏极分别与M5、M6的源极连接，M7、M8的栅极相连接，并接于电阻R3的另一端，其源极分别与第一电阻R1、晶体管Q2的射极相连接。

4.根据权利要求2所述一种基于PTAT电流的低电源依赖性带隙基准电压电路设计，其特征在于：所述正温度系数PTAT电流产生电路由共源共栅电流镜电路、PMOS管M13、M14、晶体管Q1、Q2、Q3、Q4、电阻RM组成；所述PMOS管M13、M14的栅极分别与PMOS管M11、M12的栅极连接，M13的源极与参考电源VDDL连接，M13漏极与M14的源极连接在一起，M14的漏极与第六电阻R6的一端连接，M14的漏极电流即为PTAT电流。

5.根据权利要求2所述一种基于PTAT电流的低电源依赖性带隙基准电压电路设计，其特征在于：所述负温度系数电流产生电路由第六电阻R6，晶体管Q5组成；所述电阻R6的一端与PMOS管的漏极连接，另一端与Q5的发射极连接；所述晶体管Q5的基极与集电极连接在一起，并接于地，Q5的发射极与电阻R6的一端连接。

6.根据权利要求1所述一种基于PTAT电流的低电源依赖性带隙基准电压电路设计，其特征在于：所述的启动电路由 PMOS管M15、M16、 M17和NMOS管M18、M19组成；所述PMOS管M15、M16、M17的源极都与电源VDD相连接，M15的栅极与M16的漏极连接，其源极与M18的源极连接；M16的栅极和漏极相连接，并与M15的栅极和M19 的漏极相连接；M17、M18的栅极相连接，并与M18的源极相连接，M18的漏极接地，M17的漏极引出端口P，与基准电压生成电路中的端口P连接；M19的源极接地，漏极与M16的漏极、M18的栅极相连接，M19的栅极与运算放大器的正向输入端和M10的漏极相连接。

7.根据权利要求1所述一种基于PTAT电流的低电源依赖性带隙基准电压电路设计，其特征在于：所述基准缓冲输出电路由PMOS管M20~M22、NMOS管M23~M27、第七电阻R7、第八电阻R8、第九电阻R9组成；所述PMOS管M20的栅极与漏极相连接并与NMOS管M25的漏极连接，其源极接于参考电源VDDL；所述PMOS管M21、M22的栅极相连接并与M21的漏极相连接，M21、M22的源极都连接于参考电源VDDL，其漏极分别连接于NMOS管M23、M24的漏极；所述的NMOS管M23、M24漏极分别连接于M21、M22的漏极，其源极相连接并与NMOS管M26的漏极连接，M23的栅极与基准电压产生电路的M14的漏极相连接，M24的栅极与M27的源极相连接；所述的NMOS管M25、M26的栅极相连接，并与M25的漏极相连接，M25、M26的源极都接于地，M25的漏极与M20的漏极连接，M26的漏极与M23、M24的源极连接；所述PMOS管M27的漏极与参考电源VDDL连接，栅极与M22的漏极连接，其源极与第七电阻R7的一端连接；所述第七电阻R7、第八电阻R8、第九电阻R9依次串联，其中R7的一端接于M27的源极，R9的一端接于地。

8.根据权利要求1所述一种基于PTAT电流的低电源依赖性带隙基准电压电路设计，其特征在于：所述的运算放大器F1的正相输入端与电阻RM的一端连接和M19的栅极连接，为运算放大器提供参考电压Vr1，反相端接于第四电阻R4和第五电阻R5之间，通过调节R4、R5的匹配以得到比较器输出端的局部参考电源VDDL；所述电阻R4、R5串联，R4的一端接于参考电源VDDL，R5的一端接地。