CN105141119B - 一种上电清零和欠压锁定启动电路 - Google Patents

Abstract

本发明涉及一种上电清零和欠压锁定启动电路，其用于在电子系统的控制/转换器内控制该控制/转换器的主体组件的关断/清零状态，所述电路包括：分压检测模块；自带基准比较器；施密特触发器；低压电源模块；低压偏置电流源；高压偏置电流源；以及与所述分压检测模块连接以用于切换分压比例的开关管。本发明实现了当控制/转换器的电源的电压低于自带基准比较器的内部基准电压时，使整个控制/转换器处在清零复位状态。本发明还可以方便地通过对上述分压检测模块、自带基准比较器、低压电源模块、低压偏置电流源和高压偏置电流源等的内部参数进行设置，从而使这些部件的电流消耗极低，进而使控制/转换器维持启动前消耗极微弱的泄放电流。

Description

一种上电清零和欠压锁定启动电路

技术领域

本发明涉及集成电路领域，尤其涉及一种上电清零和欠压锁定启动电路。

背景技术

众所周知，上电清零和欠压锁定(UVLO)启动电路广泛应用在许多电子系统上，其作用在于，防止系统在上电时内部状态机存在不确定或不正常工作状态，或者系统在建立稳定状态前承受强烈的瞬态冲击等，导致系统结果不正确，甚或失效损坏。因此，理论上，系统开机启动时都有必要上电清零，一般地，从简化系统设计的角度考虑，大多都会采用UVLO方式实现上电清零，以保持一个安全平稳的启动过程。

电子系统一般会规定其最小安全工作电压。当电源供应不足或电源发生故障时，电源电压低于该阈值时，系统正常的工作参数可能未建立，或者是不可靠的，因此在这种条件下保持关断静默的状态是有必要的，也就是一般意义上的UVLO状态。通常情况下，电子系统内部会建立输入电压检测电路，以确认输入电压是否进入正常工作范围内，并输出指示信号给主体控制部分，以判断是否脱离清零复位模式，转换到正常工作模式，因此规范了系统的正常工作电压范围。

另一方面，电子系统的工作电压范围也是可以灵活设定的。例如，系统在供电电压上升的开启阈值可以高于系统在供电电压降低的关断阈值，形成一个大范围的滞回。这样的启动模式通常应用在具有第二供电电源的系统中，系统在高出最小安全电压一定的压降后开始启动，由于通常情况下电源供应端都会带有较大的去耦电容，去耦电容上的电荷可维持系统正常工作一定时间，而其电压则在持续下降过程中，带动系统的自供电转换并进入稳态。

下面结合图1所示的实施例，简要描述电子系统的上电启动过程。首先，输入AC加电，经过4个二极管整流，电容器滤波以后，得到一组带小幅纹波的高压直流电源Vbulk，此时，高压直流电源Vbulk通过电阻101给电容102充电，控制/转换器100内的上电清零和UVLO启动电路105实时检测电容102的正极电压VDD(该电压VDD同时也是控制/转换器100自身的电源)，当充电电压VDD尚未上升到高于上电清零和UVLO启动电路105的启动阈值Vthh时，上电清零和UVLO启动电路105输出的两组信号UVLOL与UVLOH，去关断控制/转换器100的主体组件106及其输出，这时整个系统都处于关断状态，控制/转换器100的电流放电强度取决并等同于上电清零和UVLO启动电路105的电流消耗微弱程度；当充电电压VDD上升到高于启动阈值Vthh后，低、高压输出逻辑信号UVLOL与UVLOH翻转，使主体组件106进入正常工作状态，系统完成启动，控制/转换器100消耗电流增大，此后，电压VDD改为主要由变压器辅助绕组104和二极管103维持；当系统电源关断或发生某种故障，使电压VDD降到低于上电清零和UVLO启动电路105的关断阈值vthl时，低、高压输出逻辑信号UVLOL与UVLOH再次翻转，控制/转换器100的主体组件106及其输出也再次被关断，系统回复清零状态，等待下一次启动。

然而，上述的启动方式存在两个方面的制约，一是轻载效率/空载功耗，一是启动时间。现有技术中，一种不增加系统成本的解决办法，是对此两方面进行折中考虑，在尽量提升轻载效率，降低空载功耗的同时，使启动时间满足系统规格要求。如在图1所示实施例中，由于系统输入为市电高压，因而不管系统工作于何种状态，电阻101一直都会存在很高的压降，如果希望其上的功耗小一点，尤其是考虑轻载效率/空载功耗时，需要电阻101尽量大一点；但另一方面，启动时间也不能太长，不过由于另有去耦电容102对启动维持时间上的限制，电容102的容值不能太小，那么电阻101阻值也不能过大。因此，系统在轻载效率/空载功耗和启动时间上的折中也就主要体现在电阻101选值上的折中，那么此时如何尽量提升电阻101的充电(上电启动)效率，换句话说，如何使控制/转换器在上电启动阶段(此阶段控制/转换器主要由上电清零和UVLO启动电路消耗电流，其他主体组件仍处在被该电路关断的状态，消耗电流近乎零)消耗最小的电流，始终是一个挑战。

发明内容

为了解决上述现有技术存在的问题，本发明旨在提供一种上电清零和欠压锁定启动电路，以使与其连接的电子系统中控制/转换器的主体组件在该控制/转换器的电源电压欠压时清零，并维持启动前消耗极微弱的泄放电流。

本发明所述的一种上电清零和欠压锁定启动电路，其用于在电子系统的控制/转换器内控制该控制/转换器的主体组件的关断/清零状态，所述电路包括：

分压检测模块，其包括多个依次串联在所述控制/转换器的电源与地之间的相同的分压组件；

自带基准比较器，其负输入端与所述分压检测模块连接，以接收该分压检测模块分压采样的所述控制/转换器的电源的电压，其正输入端接地，其输出端通过一施密特触发器向所述控制/转换器的主体组件输出一用于控制所述控制/转换器的主体组件的关断/清零状态的低压输出逻辑信号；

所述施密特触发器的输出端还通过一连接在所述控制/转换器的电源与地之间的低高压转换模块向所述控制/转换器的主体组件输出一用于控制所述控制/转换器的主体组件的关断/清零状态的高压输出逻辑信号；

低压电源模块，其连接在所述控制/转换器的电源与地之间，并向所述自带基准比较器以及所述施密特触发器输出一低电源电压；

低压偏置电流源，其连接在所述低压电源模块与地之间，并向所述自带基准比较器输出一低压偏置电流；

高压偏置电流源，其连接在所述控制/转换器的电源与地之间，且与所述低压电源模块以及低压偏置电流源连接，并输出一高压偏置电流；以及

与所述分压检测模块连接以用于切换分压比例的开关管，其栅极接收所述高压输出逻辑信号。

在上述的上电清零和欠压锁定启动电路中，所述多个分压组件为至少三个依次串联的分压PMOS管，其中，每个所述分压PMOS管的源极与其衬底相连，其漏极与栅极相连至下一个与之连接的所述分压PMOS管的源极及其衬底，且其中第一个所述分压PMOS管的源极及其衬底连接至所述控制/转换器的电源，最后一个所述分压PMOS管的漏极及其栅极接地并连接至所述自带基准比较器的负输入端；各个所述分压PMOS管的宽度相同、长度相同，且每个所述分压PMOS管的宽度与长度的比值小于等于1。

在上述的上电清零和欠压锁定启动电路中，所述分压PMOS管的数量为12个。

在上述的上电清零和欠压锁定启动电路中，所述多个分压组件为多个依次串联的分压电阻，且最后一个所述分压电阻的一端连接至所述自带基准比较器的负输入端，另一端接地。

在上述的上电清零和欠压锁定启动电路中，所述开关管的源极与其衬底相连至所述控制/转换器的电源，其漏极连接至任意一个所述分压PMOS管的栅极。

在上述的上电清零和欠压锁定启动电路中，所述开关管的源极与其衬底相连至所述控制/转换器的电源，其漏极连接至任意两个相连的分压电阻之间。

在上述的上电清零和欠压锁定启动电路中，所述低压电源模块包括：

依次连接在所述控制/转换器的电源与地之间的第一电阻、第一高压NMOS管和齐纳二极管；以及

依次连接在所述控制/转换器的电源与地之间的第二高压NMOS管和电容器；

其中，所述第一高压NMOS管的漏极与其栅极相连至所述第一电阻的一端并相连至所述高压偏置电流源，其源极与其衬底相连至所述齐纳二极管的负极；所述第二高压NMOS管的漏极连接至所述控制/转换器的电源，其栅极连接至所述第一高压NMOS管的栅极，其源极与其衬底相连至所述电容器的一端并相连至所述低压偏置电流源，且所述第二高压NMOS管的源极还输出所述低电源电压。

在上述的上电清零和欠压锁定启动电路中，所述低压偏置电流源包括依次串联在所述低压电源模块与地之间的第二电阻和第一低压NMOS管，其中，所述第一低压NMOS管的漏极与其栅极相连至所述第二电阻的一端并输出所述低压偏置电流，其源极与其衬底相连至地。

在上述的上电清零和欠压锁定启动电路中，所述高压偏置电流源包括依次串联在所述控制/转换器的电源与地之间的第一高压PMOS管、第三高压NMOS管和第二低压NMOS管，其中，所述第一高压PMOS管的源极与其衬底相连至所述控制/转换器的电源，其漏极与其栅极相连至所述第三高压NMOS管的漏极并输出所述高压偏置电流；所述第三高压NMOS管的栅极连接至所述低压电源模块，其源极与其衬底相连至所述第二低压NMOS管的漏极；所述第二低压NMOS管的栅极连接至所述低压偏置电流源，其源极与其衬底相连至地。

在上述的上电清零和欠压锁定启动电路中，所述自带基准比较器包括：

依次串联的第一低压PMOS管、第一晶体管、第三电阻和第四电阻；

依次串联的第二低压PMOS管和第二晶体管；

依次串联的第三低压PMOS管和第三低压NMOS管；以及

第一反相器；

其中，所述第一低压PMOS管的源极与其衬底相连并接收所述分压检测模块分压采样的所述控制/转换器的电源的电压，其栅极与其漏极相连至所述第一晶体管的集电极；所述第一晶体管的基极与所述第二晶体管的基极相连并接收所述自带基准比较器的内部基准电压，其发射极依次通过所述第三电阻和第四电阻接地；所述第二低压PMOS管的源极与其衬底相连并接收所述分压检测模块分压采样的所述控制/转换器的电源的电压，其栅极与所述第一低压PMOS管的栅极连接，其漏极连接至所述第二晶体管的集电极；所述第二晶体管的发射极连接至所述第三电阻和第四电阻之间；所述第三低压PMOS管的源极与其衬底相连并接收所述分压检测模块分压采样的所述控制/转换器的电源的电压，其栅极与所述第一低压PMOS管的栅极连接；所述第三低压NMOS管的源极与其衬底相连至所述第三低压PMOS管的漏极，其栅极接收所述低压偏置电流，其漏极接地；所述第一反相器的输入端连接至所述第三低压PMOS管的漏极，其输出端连接至所述施密特触发器的输入端，该第一反相器还接收所述分压检测模块分压采样的所述控制/转换器的电源的电压。

在上述的上电清零和欠压锁定启动电路中，所述低高压转换模块包括：

依次串联在所述控制/转换器的电源与地之间的第二高压PMOS管和第四高压NMOS管；

其中，所述第二高压PMOS管的源极与其衬底相连至所述控制/转换器的电源，其栅极接收所述高压偏置电流，其漏极连接至所述第四高压NMOS管的漏极并输出所述高压输出逻辑信号；所述第四高压NMOS管的栅极连接至所述施密特触发器的输出端，其源极与其衬底相连至地。

在上述的上电清零和欠压锁定启动电路中，所述低高压转换模块包括：

依次串联在所述控制/转换器的电源与地之间的第二高压PMOS管和第四高压NMOS管；

依次串联在所述控制/转换器的电源与地之间的第三高压PMOS管和第五高压NMOS管；以及

第二反相器；

其中，所述第二高压PMOS管的源极与其衬底相连至所述控制/转换器的电源，其栅极连接至所述第三高压PMOS管的漏极，其漏极连接至所述第四高压NMOS管的漏极并输出所述高压输出逻辑信号；所述第四高压NMOS管的栅极连接至所述施密特触发器的输出端，其源极与其衬底相连至地；所述第三高压PMOS管的源极与其衬底相连至所述控制/转换器的电源，其栅极连接至所述第二高压PMOS管的漏极，其漏极连接至所述第五高压NMOS管的漏极；所述第五高压NMOS管的源极与其衬底相连至地；所述第二反相器的输入端连接至所述施密特触发器的输出端，其输出端连接至所述第五高压NMOS管的栅极，该第二反相器还接收所述低电源电压。

由于采用了上述的技术解决方案，本发明通过采用分压检测模块分压采样控制/转换器的电源的电压，再通过自带基准比较器比较该电源的电压与其内部基准电压，并通过施密特触发器对输出的比较信号进行整形，从而获得输出逻辑信号，以实现当控制/转换器的电源的电压低于自带基准比较器的内部基准电压时，控制/转换器内的主体组件被关断，使整个控制/转换器处在清零复位状态。同时，为方便在低压下处理分压采样信号，本发明还采用了低压电源模块、低压偏置电流源和高压偏置电流源。另外，本发明还可以方便地通过对上述分压检测模块、自带基准比较器、低压电源模块、低压偏置电流源和高压偏置电流源等的内部参数进行设置，从而使这些部件的电流消耗极低，进而使控制/转换器维持启动前消耗极微弱的泄放电流。

附图说明

图1是上电清零和欠压锁定启动电路在电子系统中的应用示意图；

图2是本发明上电清零和欠压锁定启动电路的第一种实施例的结构示意图；

图3是本发明中低压电源模块、低压偏置电流源及高压偏置电流源的内部结构示意图；

图4是本发明中自带基准比较器的内部结构示意图；

图5是本发明中低压输出逻辑信号UVLOL与控制/转换器的电源电压VDD的控制逻辑示意图；

图6是本发明上电清零和欠压锁定启动电路的第二种实施例的结构示意图；

图7是本发明上电清零和欠压锁定启动电路的第三种实施例的结构示意图；

图8是本发明上电清零和欠压锁定启动电路的第四种实施例的结构示意图。

具体实施方式

下面结合附图，给出本发明的较佳实施例，并予以详细描述。

如图2-4所示，本发明，即一种上电清零和欠压锁定启动电路200，应用在开关电源系统的控制/转换器中的第一种实施例，其中，高压电源Vbulk经过大电阻201连接到控制/转换器的电源VDD，电源VDD通过去耦电容202连接到地。

在该第一实施例中，上电清零和欠压锁定启动电路200包括：分压检测模块1、自带基准比较器2、施密特触发器3、低压电源模块4、低压偏置电流源5、高压偏置电流源6、低高压转换模块7以及开关管8。

分压检测模块1包括多个依次串联在控制/转换器的电源VDD与地之间的相同的分压组件；在本实施例中，分压检测模块1由至少三个依次串联的分压PMOS管组成，进一步地，由12个依次串联的分压PMOS管Mr1-Mr12组成，其中，每个分压PMOS管的源极与其衬底相连，其漏极与栅极相连至下一个与之连接的分压PMOS管的源极及其衬底，且其中第一个分压PMOS管Mr1的源极及其衬底连接至控制/转换器的电源VDD，最后一个分压PMOS管Mr12的漏极及其栅极接地并连接至自带基准比较器的负输入端；各个分压PMOS管的宽度相同、长度相同，且每个分压PMOS管的宽度与长度的比值小于等于1。

自带基准比较器2的负输入端与分压检测模块1连接，以接收该分压检测模块1分压采样的控制/转换器的电源VDD的电压，其正输入端接地，其输出端通过施密特触发器3向控制/转换器的主体组件(图中未示)输出用于控制控制/转换器的主体组件的关断/清零状态的低压输出逻辑信号UVLOL；在本实施例中，自带基准比较器2具体包括：

依次串联的第一低压PMOS管LPM1、第一晶体管Q1、第三电阻R3和第四电阻R4；

依次串联的第二低压PMOS管LPM2和第二晶体管Q2；

依次串联的第三低压PMOS管LPM3和第三低压NMOS管LNM3；以及

第一反相器F1；

其中，第一低压PMOS管LPM1的源极与其衬底相连并接收分压检测模块1分压采样的控制/转换器的电源VDD的电压，其栅极与其漏极相连至第一晶体管Q1的集电极；第一晶体管Q1的基极与第二晶体管Q2的基极相连并接收自带基准比较器2的内部基准电压INN，其发射极依次通过第三电阻R3和第四电阻R4接地；第二低压PMOS管LPM2的源极与其衬底相连并接收分压检测模块1分压采样的控制/转换器的电源VDD的电压，其栅极与第一低压PMOS管LPM1的栅极连接，其漏极连接至第二晶体管Q2的集电极；第二晶体管Q2的发射极连接至第三电阻R3和第四电阻R4之间；第三低压PMOS管LPM3的源极与其衬底相连并接收分压检测模块1分压采样的控制/转换器的电源VDD的电压，其栅极与第一低压PMOS管LPM1的栅极连接；第三低压NMOS管LNM3的源极与其衬底相连至第三低压PMOS管LPM3的漏极，其栅极接收低压偏置电流IB，其漏极接地；第一反相器F1的输入端连接至第三低压PMOS管LPM3的漏极，其输出端Y连接至施密特触发器3的输入端，该第一反相器F1还接收分压检测模块1分压采样的控制/转换器的电源VDD的电压。

施密特触发器3的输出端还通过低高压转换模块7向控制/转换器的主体组件输出用于控制控制/转换器的主体组件的关断/清零状态的高压输出逻辑信号UVLOH。

低压电源模块4连接在控制/转换器的电源VDD与地之间，并向自带基准比较器2以及施密特触发器3输出一低电源电压VCC；在本实施例中，低压电源模块4具体包括：

依次连接在控制/转换器的电源VDD与地之间的第一电阻R1、第一高压NMOS管HNM1和齐纳二极管D；以及

依次连接在控制/转换器的电源VDD与地之间的第二高压NMOS管HNM2和电容器C；

其中，第一高压NMOS管HNM1的漏极与其栅极相连至第一电阻R1的一端并相连至高压偏置电流源6，其源极与其衬底相连至齐纳二极管D的负极；第二高压NMOS管HNM2的漏极连接至控制/转换器的电源VDD，其栅极连接至第一高压NMOS管HNM1的栅极，其源极与其衬底相连至电容器C的一端并相连至低压偏置电流源5，且第二高压NMOS管HNM2的源极还输出低电源电压VCC。

低压偏置电流源5连接在低压电源模块4与地之间，并向自带基准比较器2输出一低压偏置电流IB；在本实施例中，低压偏置电流源5具体包括：

依次串联在低压电源模块4与地之间的第二电阻R2和第一低压NMOS管LNM1，其中，第一低压NMOS管LNM1的漏极与其栅极相连至第二电阻R2的一端并输出低压偏置电流IB，其源极与其衬底相连至地。

高压偏置电流源6连接在控制/转换器的电源VDD与地之间，且与低压电源模块4以及低压偏置电流源5连接，并输出一高压偏置电流HIB；在本实施例中，高压偏置电流源6具体包括：

依次串联在控制/转换器的电源VDD与地之间的第一高压PMOS管HPM1、第三高压NMOS管HNM3和第二低压NMOS管LNM2，其中，第一高压PMOS管HPM1的源极与其衬底相连至控制/转换器的电源VDD，其漏极与其栅极相连至第三高压NMOS管HNM3的漏极并输出高压偏置电流HIB；第三高压NMOS管HNM3的栅极连接至低压电源模块4，其源极与其衬底相连至第二低压NMOS管LNM2的漏极；第二低压NMOS管LNM2的栅极连接至低压偏置电流源5，其源极与其衬底相连至地。

低高压转换模块7连接在控制/转换器的电源VDD与地之间；在本实施例中，低高压转换模块7具体包括：

依次串联在控制/转换器的电源VDD与地之间的第二高压PMOS管HPM2和第四高压NMOS管HNM4；

其中，第二高压PMOS管HPM2的源极与其衬底相连至控制/转换器的电源VDD，其栅极接收高压偏置电流HIB，其漏极连接至第四高压NMOS管HNM4的漏极并输出高压输出逻辑信号UVLOH；第四高压NMOS管HNM4的栅极连接至施密特触发器3的输出端，其源极与其衬底相连至地。

开关管8与分压检测模块1连接以用于切换分压比例，其栅极接收高压输出逻辑信号UVLOH；在本实施例中，开关管8的源极与其衬底相连至控制/转换器的电源VDD，其漏极连接至任意一个分压PMOS管的栅极(如图2中所示的，连接至第六个分压PMOS管Mr6的栅极)。

在图6所示的本发明的第二实施例中，本发明的上电清零和欠压锁定启动电路200'同样包括上述模块，其与第一实施例的区别在于：分压检测模块1'由多个依次串联的分压电阻组成，进一步地由3个依次串联的分压电阻r1-r3组成，其中，最后一个分压电阻r3的一端连接至自带基准比较器2'的负输入端，另一端接地；开关管8'的漏极连接至任意两个相连的分压电阻之间(例如图6所示的连接至第二个和最后一个分压电阻r2、r3之间)。由此，电阻阻值和比例的选择将更灵活。

在图7所示的本发明的第三实施例中，本发明的上电清零和欠压锁定启动电路200”同样包括上述模块，其与第一实施例的区别在于：低高压转换模块7”包括：

依次串联在控制/转换器的电源VDD与地之间的第二高压PMOS管HPM2和第四高压NMOS管HNM4；

依次串联在控制/转换器的电源VDD与地之间的第三高压PMOS管HPM3和第五高压NMOS管HPM5；以及

第二反相器F2；

其中，第二高压PMOS管HPM2的源极与其衬底相连至控制/转换器的电源VDD，其栅极连接至第三高压PMOS管HPM3的漏极，其漏极连接至第四高压NMOS管HNM4的漏极并输出高压输出逻辑信号UVLOH；第四高压NMOS管HNM4的栅极连接至施密特触发器3的输出端，其源极与其衬底相连至地；第三高压PMOS管HPM3的源极与其衬底相连至控制/转换器的电源VDD，其栅极连接至第二高压PMOS管HPM2的漏极，其漏极连接至第五高压NMOS管HNM5的漏极；第五高压NMOS管HNM5的源极与其衬底相连至地；第二反相器F2的输入端连接至施密特触发器3的输出端，其输出端连接至第五高压NMOS管HNM5的栅极，该第二反相器F2还接收低电源电压VCC。

在图8所示的本发明的第四实施例中，本发明的上电清零和欠压锁定启动电路200”'同样包括上述模块，其与第一实施例的区别在于：分压检测模块1”'、自带基准比较器2”'和开关管8”'采用了上述第二实施例中的结构，而低高压转换模块7”'则采用了上述第三实施例中的结构(此处不再赘述)。

下面以本发明的第一实施例为例，介绍本发明的工作原理：

系统上电时，大电阻201由系统输入高压Vin抽取电流给去耦电容202充电，上电清零和欠压锁定启动电路200通过采用依次串接在控制/转换器的电源VDD到地之间的12个相同的分压PMOS管Mr1-Mr12，利用其阻抗效应，实时检测电源VDD的电压(即去耦电容202上的电压)，12个分压PMOS管Mr1-Mr12的串接等效电阻值可由如下公式(1)、(2)推导得出：

Id＝0.5*up*Cox*W/L*(Vds-Vthh)² (1)

Rds＝Vds/Id＝(Vdd/n)/Id (2)

式中，Id为分压PMOS管的漏端电流，up为空穴迁移率，Cox为单位面积的栅电容，W、L分别为分压PMOS管的宽度和长度，Vds、Rds分别为分压PMOS管的漏源两极的电压差和阻抗，Vthh为上电开启阈值，n为分压PMOS管的串联个数。

由式(1)、(2)可以推导出如下公式(3)：

Rds＝2n/[up*Cox*W/L*(Vdd-2n*Vth+(n*Vthh)²/Vdd)] (3)

根据公式(3)可以看出，选择合适的n和足够小的W/L，可使阻抗Rds足够大，从而满足系统需求。

基于上述原理，本发明中由于分压PMOS管Mr1-Mr12都采用反比例宽长比设计，因此其等效电阻可达数百KΩ，从而使整个采样通路则达近10MΩ；当系统规格设定的上电开启阈值Vthh为16V时，分压检测模块1消耗的电流为数百nA级别，满足应用需求。

为方便在低压下处理分压检测模块1分压采样的信号，本发明分别采用了极低电流消耗的低压电源模块4、低压偏置电流源5和高压偏置电流源6，其中：

低压电源模块4中的齐纳二极管D在反向击穿的一定电流范围内其击穿电压Vr基本恒定，由此Vr作为了该电源模块的基准源，第一电阻R1为齐纳二极管D提供了偏置，该通路电流约为[VDD-Vr]/R1，由该式表明，只要第一电阻R1足够大，即可使控制/转换器的电源电压VDD在达到其UVLO开启阈值Vth前,使该通路的电流消耗限定在数百nA电流范围内，例如设定第一电阻R1为数MΩ级，则系统上电开启之前电流可维持在1uA左右，或更小一些。第一高压NMOS管HNM1和第二高压NMOS管HNM2构成了缓冲跟随器，从而使第二高压NMOS管HNM2的源端电压VCC跟随齐纳二极管D的击穿电压Vr，电容器C则作为去噪滤波元件稳定电压VCC的输出，因为第二高压NMOS管HNM2和电容器C不构成独立的通路，因此电流消耗可视作为零。

低压偏置电流源5的输出由第一低压NMOS管LNM1镜像而出，其消耗电流近似为[Vr-Vth(M5)]/R2(式中Vth(M5)表示为第一低压NMOS管LNM1的开启阈值)，同理选择足够大的第二电阻R2，即可设置低压偏置电流在数百nA。

高压偏置电流源6的输出由第三高压NMOS管HNM3镜像而出，第一高压PMOS管HPM1作为低-高压隔离元件，保护第二低压NMOS管LNM2安全工作，由于第二低压NMOS管LNM2是第一低压NMOS管LNM1的镜像，因此高压电流偏置和低压电流偏置的电流大小是一样的。因此每一通路的电流消耗都可控制在数百nA。

分压检测模块1分压采样的控制/转换器的电源VDD的电压输入到自带基准比较器2的负输入端，从而使该电压自带基准比较器2的内部基准电压INN比较，在通过施密特触发器3整形，对输出的比较信号进行整形，从而获得高、低输出逻辑信号UVLOH、UVLOL。具体来说，当控制/转换器的电源VDD的采样电压低于自带基准比较器2的内部基准电压INN时(即VDD低于上电开启阈值Vthh时)，自带基准比较器2的输出为高电位，从而使控制/转换器内的主体组件被该输出逻辑信号关断，整个控制/转换器处在关断/清零复位状态，且电流消耗小于5uA；反之，当控制/转换器的电源VDD的采样电压高于自带基准比较器2的内部基准电压INN时，控制/转换器内的主体组件被该输出逻辑信号开启，整个控制/转换器处在较大电流消耗的正常工作状态，系统上电完成，此后去耦电容202上的电压也逐渐改由其他支路供应稳定的电源。

在系统上电完成的同时，经过施密特触发器3整形反相，并经过低高压转换模块7转换为高压电位的高输出逻辑信号UVLOH控制开关管8(PMOS管)，短接部分分压PMOS管，从而增大电源电压采样系数，使电源电压再次触发翻转时处于另一较低的阈值Vthl，此后，只有当电源VDD的电压降低到低于阈值Vthl时，自带基准比较器2才会重新输出低电位，回到清零复位状态，由此形成滞回启动(本过程以低输出逻辑信号UVLOL为例，其围绕电源电源VDD变化呈现出如图5所示的滞回开启/关断逻辑，具体来说，图5给出了信号UVLOL随VDD变化时的滞回曲线及清零范围，当UVLOL为低电平时，控制/转换器清零；当信号UVLOL为高电平时，控制/转换器正常工作)。

具体来说，当自带基准比较器2输出高电位时，施密特触发器3输出的低输出逻辑信号UVLOL为低压低电位，经过低高压转换模块7转换为高压高电位的高输出逻辑信号UVLOH，控制/转换器主体组件清零，此时高输出逻辑信号UVLOH为高，开关管8关断，电源VDD电压采样保持完整的12个分压PMOS管；当自带基准比较器2输出低电位时，施密特触发器3输出的低输出逻辑信号UVLOL为低压高电位，经过低高压转换模块7转换为高压低电位的高输出逻辑信号UVLOH，控制/转换器进入正常工作状态，开关管8导通，短接分压PMOS管Mr1-Mr6，由此，采样电源VDD电压的分压PMOS管由原来的分压PMOS管Mr1～Mr12共12个变为现在的分压PMOS管Mr7-Mr12共6个，因此采样系数也由原来的1/12增大为现在的1/6。例如设定上电开启阈值为16V，那么较低的阈值Vthl则为8V。

同时，上述逻辑电路在其静态下的工作电流近乎零，而低高压转换模块7则由于第二高压PMOS管HPM2在控制/转换器关断/清零状态时被关断，因此这两个电流消耗均可忽略。

另外，本发明中自带基准比较器2的内部基准电压INN(也就是比较器阈值)设计为帯隙基准电压，如图4所示，指定第一晶体管Q1与第二晶体管Q2的面积比为m:1，另外还要指定第三电阻R3的阻值，为了减小电流消耗，第三电阻R3的阻值可选择上百KΩ，指定第一低压PMOS管LPM1和第二低压PMOS管LPM2的比例为1:1(也可以为其他)，最后需要确定第四电阻R4的阻值，由其确定比较器阈值刚好为带隙基准电压，第四电阻R4可由如下公式(4)、(5)设定：

I_Q1C＝I_Q2C＝ΔVbe/R3＝VT*ln(m)/R3 (4)

Vbe(Q2)+V(R4)＝VT*ln(I_Q2C/I_S(Q2))+2*VT*ln(m)*R4/R3＝1.25 (5)

式中，I_Q1C、I_Q2C分别为第一晶体管Q1与第二晶体管Q2的集电极电流；ΔVbe为第一晶体管Q1与第二晶体管Q2的be结电压差，VT为温度的电压当量，常温下为26mV，I_S(Q2)为第二晶体管Q2的be结反向饱和电流，为常量。

由式(4)、(5)可以推导出如下公式(6)：

R4＝R3/[2*VT*ln(4)]*{1.25-VT*ln[VT*ln(4)/(Is*R3)]} (6)

因此，通过设定足够大的第三、第四电阻R3、R4及其比例，即可将自带基准比较器2的消耗电流设定在数百nA级，同样很小。由此可见，在本发明中，由于采用了这种工作电流极低的自带基准比较器2，因此相对于目前一些已有的上电清零和UVLO启动电路而言，无需额外构建精密的基准源，来作为判断UVLO开启阈值和关断阈值的参考点，从而节省了可观的电流消耗，也极大地降低了整个上电清零和UVLO启动电路的电流消耗，提升了系统效能。

通过设定比较器输入电压在帯隙基准电压处达到平衡，那么，比较器高于或低于该值，输出状态都将发生翻转，从而达到输入和带隙基准比较的效果，并且简化了电路，降低了功耗。

由上可见，以上数路电流加起来，可比较简单实现上电清零和欠压锁定启动电路消耗电流小于5uA的设计目标。那么在图1的系统中，剩下控制/转换器的主体组件106，则由该上电清零和UVLO启动电路105的输出逻辑信号UVLOL和UVLOH使能控制，使其在上电清零和UVLO启动电路105清零时完全关断(启动前漏电流小到可忽略不计)，启动后信号UVLOL和

UVLOH则发生翻转，主体组件106打开，使整个系统正常工作。

作为示例，本方面已用在开关电源系统上，但是可以推论，本电路能广泛地扩展应用于其他电子系统上(在其他应用系统中可以不存在大电阻201，从而也没有其给去耦电容202充电的过程)。

以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围，本发明的上述实施例还可以做出各种变化。即凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。本发明未详尽描述的均为常规技术内容。

Claims (12)

1.一种上电清零和欠压锁定启动电路，其用于在电子系统的控制/转换器内控制该控制/转换器的主体组件的关断/清零状态，其特征在于，所述电路包括：

分压检测模块，其包括多个依次串联在所述控制/转换器的电源与地之间的相同的分压组件；

自带基准比较器，其负输入端与所述分压检测模块连接，以接收该分压检测模块分压采样的所述控制/转换器的电源的电压，其正输入端接地，其输出端通过一施密特触发器向所述控制/转换器的主体组件输出一用于控制所述控制/转换器的主体组件的关断/清零状态的低压输出逻辑信号；

所述施密特触发器的输出端还通过一连接在所述控制/转换器的电源与地之间的低高压转换模块向所述控制/转换器的主体组件输出一用于控制所述控制/转换器的主体组件的关断/清零状态的高压输出逻辑信号；

低压电源模块，其连接在所述控制/转换器的电源与地之间，并向所述自带基准比较器以及所述施密特触发器输出一低电源电压；

低压偏置电流源，其连接在所述低压电源模块与地之间，并向所述自带基准比较器输出一低压偏置电流；

高压偏置电流源，其连接在所述控制/转换器的电源与地之间，且与所述低压电源模块以及低压偏置电流源连接，并输出一高压偏置电流；以及

与所述分压检测模块连接以用于切换分压比例的开关管，其栅极接收所述高压输出逻辑信号。

2.根据权利要求1所述的上电清零和欠压锁定启动电路，其特征在于，所述多个分压组件为至少三个依次串联的分压PMOS管，其中，每个所述分压PMOS管的源极与其衬底相连，其漏极与栅极相连至下一个与之连接的所述分压PMOS管的源极及其衬底，且其中第一个所述分压PMOS管的源极及其衬底连接至所述控制/转换器的电源，最后一个所述分压PMOS管的漏极及其栅极接地，且最后一个所述分压PMOS管的源极还连接至所述自带基准比较器的负输入端；各个所述分压PMOS管的宽度相同、长度相同，且每个所述分压PMOS管的宽度与长度的比值小于等于1。

3.根据权利要求2所述的上电清零和欠压锁定启动电路，其特征在于，所述分压PMOS管的数量为12个。

4.根据权利要求1所述的上电清零和欠压锁定启动电路，其特征在于，所述多个分压组件为多个依次串联的分压电阻，且最后一个所述分压电阻的一端连接至所述自带基准比较器的负输入端，另一端接地。

5.根据权利要求2或3所述的上电清零和欠压锁定启动电路，其特征在于，所述开关管的源极与其衬底相连至所述控制/转换器的电源，其漏极连接至除最后一个所述分压PMOS管以外的任意一个所述分压PMOS管的栅极。

6.根据权利要求4所述的上电清零和欠压锁定启动电路，其特征在于，所述开关管的源极与其衬底相连至所述控制/转换器的电源，其漏极连接至任意两个相连的分压电阻之间。

7.根据权利要求1所述的上电清零和欠压锁定启动电路，其特征在于，所述低压电源模块包括：

依次连接在所述控制/转换器的电源与地之间的第一电阻、第一高压NMOS管和齐纳二极管；以及

依次连接在所述控制/转换器的电源与地之间的第二高压NMOS管和电容器；

其中，所述第一高压NMOS管的漏极与其栅极相连至所述第一电阻的一端并相连至所述高压偏置电流源，其源极与其衬底相连至所述齐纳二极管的负极；所述第二高压NMOS管的漏极连接至所述控制/转换器的电源，其栅极连接至所述第一高压NMOS管的栅极，其源极与其衬底相连至所述电容器的一端并相连至所述低压偏置电流源，且所述第二高压NMOS管的源极还输出所述低电源电压。

8.根据权利要求1所述的上电清零和欠压锁定启动电路，其特征在于，所述低压偏置电流源包括依次串联在所述低压电源模块与地之间的第二电阻和第一低压NMOS管，其中，所述第一低压NMOS管的漏极与其栅极相连至所述第二电阻的一端并输出所述低压偏置电流，其源极与其衬底相连至地。

9.根据权利要求1所述的上电清零和欠压锁定启动电路，其特征在于，所述高压偏置电流源包括依次串联在所述控制/转换器的电源与地之间的第一高压PMOS管、第三高压NMOS管和第二低压NMOS管，其中，所述第一高压PMOS管的源极与其衬底相连至所述控制/转换器的电源，其漏极与其栅极相连至所述第三高压NMOS管的漏极并输出所述高压偏置电流；所述第三高压NMOS管的栅极连接至所述低压电源模块，其源极与其衬底相连至所述第二低压NMOS管的漏极；所述第二低压NMOS管的栅极连接至所述低压偏置电流源，其源极与其衬底相连至地。

10.根据权利要求1所述的上电清零和欠压锁定启动电路，其特征在于，所述自带基准比较器包括：

依次串联的第一低压PMOS管、第一晶体管、第三电阻和第四电阻；

依次串联的第二低压PMOS管和第二晶体管；

依次串联的第三低压PMOS管和第三低压NMOS管；以及

第一反相器；

其中，所述第一低压PMOS管的源极与其衬底相连并接收所述分压检测模块分压采样的所述控制/转换器的电源的电压，其栅极与其漏极相连至所述第一晶体管的集电极；所述第一晶体管的基极与所述第二晶体管的基极相连并接收所述自带基准比较器的内部基准电压，其发射极依次通过所述第三电阻和第四电阻接地；所述第二低压PMOS管的源极与其衬底相连并接收所述分压检测模块分压采样的所述控制/转换器的电源的电压，其栅极与所述第一低压PMOS管的栅极连接，其漏极连接至所述第二晶体管的集电极；所述第二晶体管的发射极连接至所述第三电阻和第四电阻之间；所述第三低压PMOS管的源极与其衬底相连并接收所述分压检测模块分压采样的所述控制/转换器的电源的电压，其栅极与所述第一低压PMOS管的栅极连接；所述第三低压NMOS管的源极与其衬底相连至所述第三低压PMOS管的漏极，其栅极接收所述低压偏置电流，其漏极接地；所述第一反相器的输入端连接至所述第三低压PMOS管的漏极，其输出端连接至所述施密特触发器的输入端，该第一反相器还接收所述分压检测模块分压采样的所述控制/转换器的电源的电压。

11.根据权利要求1所述的上电清零和欠压锁定启动电路，其特征在于，所述低高压转换模块包括：

依次串联在所述控制/转换器的电源与地之间的第二高压PMOS管和第四高压NMOS管；

其中，所述第二高压PMOS管的源极与其衬底相连至所述控制/转换器的电源，其栅极接收所述高压偏置电流，其漏极连接至所述第四高压NMOS管的漏极并输出所述高压输出逻辑信号；所述第四高压NMOS管的栅极连接至所述施密特触发器的输出端，其源极与其衬底相连至地。

12.根据权利要求1所述的上电清零和欠压锁定启动电路，其特征在于，所述低高压转换模块包括：

依次串联在所述控制/转换器的电源与地之间的第二高压PMOS管和第四高压NMOS管；

依次串联在所述控制/转换器的电源与地之间的第三高压PMOS管和第五高压NMOS管；以及

第二反相器；

其中，所述第二高压PMOS管的源极与其衬底相连至所述控制/转换器的电源，其栅极连接至所述第三高压PMOS管的漏极，其漏极连接至所述第四高压NMOS管的漏极并输出所述高压输出逻辑信号；所述第四高压NMOS管的栅极连接至所述施密特触发器的输出端，其源极与其衬底相连至地；所述第三高压PMOS管的源极与其衬底相连至所述控制/转换器的电源，其栅极连接至所述第二高压PMOS管的漏极，其漏极连接至所述第五高压NMOS管的漏极；所述第五高压NMOS管的源极与其衬底相连至地；所述第二反相器的输入端连接至所述施密特触发器的输出端，其输出端连接至所述第五高压NMOS管的栅极，该第二反相器还接收所述低电源电压。