CN106898377B - 应用于nvm高压放电通路的可校准控制电路 - Google Patents

Abstract

本发明公开了一种应用于NVM高压放电通路的可校准控制电路，所述电路包含3个PMOS及12个NMOS。第二及第三PMOS串联之后与第一PMOS并联，并联的源端接电源，第一PMOS的漏极与第三PMOS的栅极连接引出BIAS，第二PMOS的栅极为HVEN2_B信号；第一至第十NMOS逐个串联，第一NMOS的漏极与第三PMOS的漏极相接，第十NMOS的源极接地，第一PMOS的栅极与第一至第十NMOS的栅极全部并联形成DISENNEG信号；第三NMOS的源极与第十二NMOS的漏极连接，第五NMOS的源极与第十二NMOS的源极连接，第十二NMOS的栅极为信号BDAC<4>；第六NMOS的源极与第十一NMOS的漏极连接，第九NMOS的源极与第十一NMOS的源极连接，第十一NMOS的栅极为信号BDAC<3>。本发明可以在放电管子尺寸较小的条件，通过调节偏置电压来实现放电能力的控制。

Description

应用于NVM高压放电通路的可校准控制电路

技术领域

本发明涉及半导体领域，特别是指一种应用于NVM高压放电通路的可校准控制电路。

背景技术

NVM电路采用高压来编程或擦除存储单元信息。高压放电电路工作原理包括：

正电压(VPOS)类型:

如图1所示，VPOS节点电压放电到vgnd,其中偏置电压BIAS控制电流镜的电流大小来控制电荷释放的时间。

负电压(VNEG)类型：

如图2所示，VNEG节点电压放电到vgnd,其中偏置电压BIAS控制电流镜的电流大小来控制电荷释放的时间。

在NVM中不同的HV mode下，存在不同的负载，对应的放电的电流大小，在规定的SPEC内，需要放电完全。常规做法是在一定的偏置电压下，调整电流镜管子的W/L尺寸。在负载变化很大的场景下，电流镜管子的尺寸会相差很大。导致大电流的情况下，管子尺寸需要很大，版图面积开销大。

发明内容

本发明所要解决的技术问题是提供一种应用于NVM高压放电通路的可校准控制电路，在放电管尺寸较小的条件下能实现放电能力的控制。

为解决上述问题，本发明所述的应用于NVM高压放电通路的可校准控制电路，所述电路包含3个PMOS及12个NMOS，第二及第三PMOS串联之后与第一PMOS并联，并联的源端接电源，第一PMOS的漏极与第三PMOS的栅极连接引出BIAS，第二PMOS的栅极为HVEN2_B信号。

第一至第十NMOS逐个串联，第一NMOS的漏极与第三PMOS的漏极相接，第十NMOS的源极接地，第一PMOS的栅极与第一至第十NMOS的栅极全部并联形成DISENNEG信号。

第三NMOS的源极与第十二NMOS的漏极连接，第五NMOS的源极与第十二NMOS的源极连接，第十二NMOS的栅极为信号BDAC<4>。

第六NMOS的源极与第十一NMOS的漏极连接，第九NMOS的源极与第十一NMOS的源极连接，第十一NMOS的栅极为信号BDAC<3>。

进一步地，所述第一PMOS其栅极W/L为30～45,第二PMOS的栅极W/L为0.42μm/0.12μm,第三PMOS采用W/L倒比管，其W大于1μm，W/L为0.2～0.4，第一至第十NMOS采用W/L倒比管，W为0.42μm是最小尺寸，W/L为0.2～0.4,第十一及第十二NMOS为控制管，W/L为在10±5％；沟道长度L为工艺节点特征尺寸，最小涉及规则要求的尺寸。

进一步地，通过MOS管的电流采用不同的栅极宽长比来控制，其公式为：

进一步地，或者通过调节V_GS来控制通过MOS管的电流，对应的就是电流源的偏置电位。不同的高压模式，所对应的高压节点的负载不同，需要在一定的时间内释放，需要不同的电流泄放能力；V_GS电位控制放电通路的能力；不同的高压模式，由不同的逻辑功能来控制BDAC<4:3>，从而达到不同的高压模式下，不同的BIAS电位。

本发明电路中通过调节不同的电压档位来实现不同的偏置电压，进而控制放电通路的电流释放能力，进而可以调节放电时间。可以在放电管子尺寸较小的条件，通过调节偏置电压来实现放电能力的控制。

附图说明

图1是高压放电电路正电压类型原理示意图。

图2是高压放电电路负电压类型原理示意图。

图3是本发明应用于NVM高压放电通路的可校准控制电路。

具体实施方式

放电通路电流和放电时间的关系公式如下：

Q＝C*U＝I*T。

其中，C代表寄生电容、负载电容，U代表放电电压差(例如VPOS-VDDA15，VNEG-VGND15)，I代表电流，T代表放电时间。

电流和管子尺寸W/L和V_GS的关系：

公式：

控制电流，通过不同的W/L来实现。也可以通过调节V_GS，对应的就是电流源的偏置电位。

基于上述理论，本发明所述的应用于NVM高压放电通路的可校准控制电路如图3所示，所述电路包含3个PMOS(PM1～PM3，分别对应第一PMOS～第三PMOS)及12个NMOS(NM1～NM12，分别对应第一NMOS～第十二NMOS)，第二及第三PMOS串联之后与第一PMOS并联，并联的源端接电源，第一PMOS的漏极与第三PMOS的栅极连接引出BIAS，第二PMOS的栅极为HVEN2_B信号。

第一至第十NMOS逐个串联，然后第一NMOS的漏极与第三PMOS的漏极相接，第十NMOS的源极接地，第一PMOS的栅极与第一至第十NMOS的栅极全部并联形成DISENNEG信号。

第三NMOS的源极与第十二NMOS的漏极连接，第五NMOS的源极与第十二NMOS的源极连接，第十二NMOS的栅极为信号BDAC<4>。

第六NMOS的源极与第十一NMOS的漏极连接，第九NMOS的源极与第十一NMOS的源极连接，第十一NMOS的栅极为信号BDAC<3>。

为控制电流大小，所述第一PMOS其栅极W/L为30～45,第二PMOS的栅极W/L为0.42μm/0.12μm，第三PMOS采用W/L倒比管，其W大于1μm，W/L为0.2～0.4，第一至第十NMOS采用W/L倒比管，W为0.42μm是最小尺寸，W/L为0.2～0.4，第十一及第十二NMOS为控制管，W/L为在10±5％；沟道长度L为工艺节点特征尺寸，最小涉及规则要求的尺寸。本实施例选择第一PMOS其栅极宽长比为5μm/0.12μm,第三PMOS的栅极宽长比为1μm/4μm，第一至第十NMOS的栅极宽长比为0.42μm/4μm,第十一及第十二NMOS的栅极宽长比为1μm/0.12μm。

或者通过调节V_GS来控制通过MOS管的电流，对应的就是电流源的偏置电位。不同的高压模式，所对应的高压节点的负载不同，需要在一定的时间内释放，需要不同的电流泄放能力；V_GS电位控制放电通路的能力；不同的高压模式，由不同的逻辑功能来控制BDAC<4:3>，从而达到不同的高压模式下，不同的BIAS电位。

功能控制真值表,高压过程信号:

本发明电路中通过调节不同的电压档位来实现偏置电压BIAS可以调整，进而控制放电通路的电流释放能力，进而可以调节放电时间。可以在放电管子尺寸较小的条件，通过调节偏置电压来实现放电能力的控制。

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种应用于NVM高压放电通路的可校准控制电路，其特征在于：所述电路包含3个PMOS及12个NMOS，第二及第三PMOS串联之后与第一PMOS并联，并联的源端接电源，第一PMOS的漏极与第三PMOS的栅极连接引出偏置电压BIAS，第二PMOS的栅极为HVEN2_B信号；

第一至第十NMOS逐个串联，第一NMOS的漏极与第三PMOS的漏极相接，第十NMOS的源极接地，第一PMOS的栅极与第一至第十NMOS的栅极全部并联形成DISENNEG信号；

第三NMOS的源极与第十二NMOS的漏极连接，第五NMOS的源极与第十二NMOS的源极连接，第十二NMOS的栅极为信号BDAC<4>；

第六NMOS的源极与第十一NMOS的漏极连接，第九NMOS的源极与第十一NMOS的源极连接，第十一NMOS的栅极为信号BDAC<3>。

2.如权利要求1所述的应用于NVM高压放电通路的可校准控制电路，其特征在于：所述第一PMOS其栅极W/L为30～45,第二PMOS的栅极W/L为0.42μm/0.12μm，第三PMOS采用W/L倒比管，其W大于 1μm，W/L为0.2～0.4，第一至第十NMOS采用W/L倒比管，W为0.42μm是最小尺寸，W/L为0.2～0.4，第十一及第十二NMOS为控制管，W/L为在10±5%；沟道长度L为工艺节点特征尺寸，最小涉及规则要求的尺寸。

3.如权利要求1所述的应用于NVM高压放电通路的可校准控制电路，其特征在于：可选地，还能通过调节MOS管的V_GS来控制通过MOS管的电流，对应的就是电流源的偏置电位，不同的高压模式，所对应的高压节点的负载不同，需要在一定的时间内释放，需要不同的电流泄放能力；V_GS电位控制放电通路的能力；不同的高压模式，由不同的逻辑功能来控制BDAC<4:3>，从而到达不同的高压模式下，不同的BIAS电位。

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