CN115932641B - 电源检测电路 - Google Patents

Abstract

本申请涉及电源上电检测技术领域，公开一种电源检测电路，包括：电源域分别与采样电路和比较器电路电连接；采样电路与比较器电路电连接，采样电路用于对电源域进行采样，获得并输出电源电压给比较器电路；比较器电路分别与整形电路的输入端和反相器的输出端电连接；比较器电路用于根据电源电压生成并发送第一电平信号给整形电路；整形电路与反相器的输入端电连接；整形电路用于对第一电平信号进行滤波和整形处理，生成电源状态指示信号；反相器在第一电平信号为0的情况下，根据电源状态指示信号生成并发送第二电平信号给比较器电路，以断开比较器电路和整形电路之间的连接。这样能够在电源域上电完成的情况下，减小电源检测电路的功耗。

Description

电源检测电路

技术领域

本申请涉及电源上电检测技术领域，例如涉及一种电源检测电路。

背景技术

电源检测电路，是用于检测电源电压的情况，实现电源变换、电压门限检测的电路。如公开号为CN108649939A的中国专利文件，其说明书[0005]段公开了一种主流POR电路2，由带隙基准电路21及电压比较器22组成，所述带隙基准电路21连接于电源VDD和地GND之间，输出带隙基准电压Vref；所述电压比较器22的正相输入端接收所述带隙基准电压Vref，反相输入端接收电阻R1’和R2’的分压Vdiv，进行比较后输出比较结果。公开号为CN105891734A的中国专利文件，其说明书[0004]段公开了一种电源检测电路，由电容、分压电阻、基准电压产生电路、比较器组成，分压电阻对电源电压VDD进行分压，然后通过比较器COM与基准电压VREF比较，如果VDD减小到一定阈值，比较器输出VOUT为低电平；如果VDD在正常范围，比较器输出VOUT为高电平。再如图1所示，图1为现有技术中的一种电源检测电路，包括电源域VCC、第四电阻R4、第五电阻R5、第三NMOS管NM3、第四NMOS管NM4、第四PMOS管PM4和缓冲器电路BUF。第四电阻的一端与电源域VCC电连接，第四电阻的另一端分别与第五电阻的一端、第四NMOS管的栅极以及第四PMOS管的栅极电连接。第五电阻的另一端与第三NMOS管的栅极以及漏极电连接；第三NMOS管的栅极以及漏极电连接；所述第三NMOS管的源极接地。第五电阻的一端分别与第四NMOS管的栅极以及第四PMOS管的栅极电连接。第四NMOS管的栅极与第四PMOS管的栅极电连接，第四NMOS管的源极接地，第四NMOS管的漏极分别与第四PMOS管的漏极以及缓冲器电路的输入端电连接，第四PMOS管的漏极与缓冲器电路的输入端电连接，第四PMOS管的源极与电源域VCC电连接，所述缓冲器电路用于输出电源状态指示信号。在电源域的电源电压低于设定阈值的情况下，缓冲器电路输出的电源状态指示信号为0，随着电源域的上电，电源域的电源电压持续升高，在源电压大于或等于设定阈值的情况下，第四NMOS管和第四PMOS形成的反相器发生反转，从而使得缓冲器电路输出的电源状态指示信号为1。从而完成对电源域的上电检测。

在实现本公开实施例的过程中，发现相关技术中至少存在如下问题：

现有的电源检测电路在电源域上电完成之后，各元器件仍然处于功耗状态，导致功耗较大。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本申请的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键／重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。

本公开实施例提供了一种电源检测电路，以能够在电源域上电完成时候，减小电源检测电路的功耗。

在一些实施例中，所述电源检测电路，包括：电源域，分别与采样电路和比较器电路电连接；所述采样电路，与所述比较器电路电连接，所述采样电路用于对电源域进行采样，获得并输出电源电压给所述比较器电路；所述比较器电路，分别与整形电路的输入端和反相器的输出端电连接；所述比较器电路用于根据所述电源电压生成并发送第一电平信号给所述整形电路；其中，在所述电源电压大于或等于设定阈值的情况下，所述比较器电路生成的第一电平信号为0；所述整形电路，与所述反相器的输入端电连接；所述整形电路用于对所述第一电平信号进行滤波和整形处理，生成电源状态指示信号；所述反相器，在所述第一电平信号为0的情况下，根据所述电源状态指示信号生成并发送第二电平信号给所述比较器电路，以断开所述比较器电路和所述整形电路之间的连接。

在一些实施例中，所述采样电路包括第一电阻、第二电阻和第一NMOS管；所述第一电阻的一端与所述电源域电连接；所述第一电阻的另一端分别与所述第二电阻的一端和所述比较器电路电连接，所述第二电阻的一端与所述比较器电路电连接；所述第二电阻的另一端与所述第一NMOS管的漏极电连接，所述第一NMOS管的栅极与所述第一NMOS管的漏极电连接，所述第一NMOS管的源极接地。

在一些实施例中，所述比较器电路包括第二NMOS管、第三电阻和第一PMOS管，所述第二NMOS管的漏极分别与所述第二NMOS管的栅极、第三电阻的一端以及所述整形电路的输入端电连接；所述第三电阻的另一端与所述第一PMOS管的漏极电连接；所述第二NMOS管的源极接地；所述第一PMOS管的栅极与所述反相器的输出端电连接；所述第一PMOS管的源极与所述电源域电连接。

在一些实施例中，所述电源检测电路，还包括：反相电路，分别与所述采样电路、所述整形电路和所述电源域电连接；在所述第一电平信号为0的情况下，所述反相电路根据所述电源状态指示信号与所述整形电路导通。

在一些实施例中，所述反相电路包括第二PMOS管和第三PMOS管；所述第二PMOS管的栅极分别与所述采样电路和所述第二NMOS管的栅极电连接；所述第二PMOS管的源极与所述第三PMOS管的漏极电连接，所述第二PMOS管的漏极分别与所述第二NMOS管的漏极、所述第三电阻的一端以及所述整形电路电连接；所述第三PMOS管的栅极用于接收所述电源状态指示信号；所述第三PMOS管的源极与所述电源域电连接。

在一些实施例中，所述整形电路包括锁存器电路和缓冲器电路；所述锁存器电路的输入端与所述比较器电路电连接，所述锁存器电路的输出端分别与所述反相器的输入端和所述缓冲器电路的输入端电连接；所述锁存器电路用于锁定所述电源状态指示信号为第一电平信号。

在一些实施例中，在所述第一电平信号为0的情况下，所述整形电路生成的电源状态指示信号为0，用于表征电源域上电完成。

在一些实施例中，在所述电源状态指示信号为0的情况下，所述反相器生成的第二电平信号为1。

在一些实施例中，在所述电源电压小于设定阈值的情况下，所述比较器电路生成的第一电平信号为1。

在一些实施例中，在所述第一电平信号为1的情况下，所述整形电路生成的电源状态指示信号为1，用于表征电源域未完成上电。

本公开实施例提供的电源检测电路，可以实现以下技术效果：通过采样电路对电源域的电源电压进行上电检测，并通过比较器电路根据电源电压生成并发送第一电平信号给整形电路。然后经由整形电路对第一电平信号进行滤波和整形处理，生成电源状态指示信号，使得反相器能够根据电源状态指示信号生成第二电平信号。由于在电源电压大于或等于设定阈值的情况下，比较器电路生成的第一电平信号为0。同时在第一电平信号为0的情况下，反相器根据电源状态指示信号生成的第二电平信号，能够断开比较器电路和整形电路之间的连接。且在电源电压大于或等于设定阈值的情况下，即表征电源域上电完成。故本公开实施例提供的电源检测电路，能够在电源域上电完成的情况下，断开比较器电路和整形电路之间的连接。使得比较器电路在电源域上电完成之后被关闭，从而能够在电源域上电完成时候，减小电源检测电路的功耗。

以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。

附图说明

一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：

图1是现有技术中的电源检测电路；

图2是本公开实施例提供的第一个电源检测电路的示意图；

图3是本公开实施例提供的一个采样电路的示意图；

图4是本公开实施例的一个比较器电路和反相电路的示意图；

图5是本公开实施例的第二个电源检测电路的示意图；

图6是本公开实施例的第三个电源检测电路的示意图。

附图说明：100、电源检测电路；101、电源域；102、采样电路；103、比较器电路；104、整形电路；105、反相器；106、反相电路；107、锁存器电路；108、缓冲器电路；R1、第一电阻；R2、第二电阻；R3、第三电阻；NM1、第一NMOS管；NM2、第二NMOS管；PM1、第一PMOS管；PM2、第二PMOS管；PM3、第三PMOS管。

具体实施方式

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。

本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。

除非另有说明，术语“多个”表示两个或两个以上。

本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，A/B表示：A或B。

术语“和/或”是一种描述对象的关联关系，表示可以存在三种关系。例如，A和/或B，表示：A或B，或，A和B这三种关系。

术语“对应”可以指的是一种关联关系或绑定关系，A与B相对应指的是A与B之间是一种关联关系或绑定关系。

结合图2所示，本公开实施例提供一种电源检测电路100，包括电源域101、采样电路102、比较器电路103、整形电路104和反相器105。电源域101分别与采样电路102和比较器电路103电连接。采样电路102与比较器电路103电连接。采样电路102用于对电源域101进行采样，获得并输出电源电压给比较器电路103。比较器电路103分别与整形电路104的输入端和反相器105的输出端电连接。比较器电路103用于根据电源电压生成并发送第一电平信号给整形电路104。其中，在电源电压大于或等于设定阈值的情况下，比较器电路103生成的第一电平信号为0。整形电路104的输出端与反相器105的输入端电连接，整形电路104用于对第一电平信号进行滤波和整形处理，生成电源状态指示信号。反相器105在第一电平信号为0的情况下，根据电源状态指示信号生成并发送第二电平信号给比较器电路103，以断开比较器电路103和整形电路104之间的连接。

采用本公开实施例提供的电源检测电路，通过采样电路对电源域的电源电压进行上电检测，并通过比较器电路根据电源电压生成并发送第一电平信号给整形电路。然后经由整形电路对第一电平信号进行滤波和整形处理，生成电源状态指示信号，使得反相器能够根据电源状态指示信号生成第二电平信号。由于在电源电压大于或等于设定阈值的情况下，比较器电路生成的第一电平信号为0。同时在第一电平信号为0的情况下，反相器根据电源状态指示信号生成的第二电平信号，能够断开比较器电路和整形电路之间的连接。且在电源电压大于或等于设定阈值的情况下，即表征电源域上电完成。故本公开实施例提供的电源检测电路，能够在电源域上电完成的情况下，断开比较器电路和整形电路之间的连接。使得比较器电路在电源域上电完成之后被关闭，从而能够在电源域上电完成时候，减小电源检测电路的功耗。

结合图3所示，采样电路102包括第一电阻R1、第二电阻R2和第一NMOS管NM1；第一电阻R1的一端与电源域VCC电连接；第一电阻R1的另一端分别与第二电阻R2的一端和比较器电路103电连接，第二电阻R2的一端与比较器电路103电连接；第二电阻R2的另一端分别与第一NMOS管NM1的漏极以及第一NMOS管NM1的栅极电连接，第一NMOS管NM1的栅极与第一NMOS管NM1的漏极电连接，第一NMOS管NM1的源极接地GND。

结合图4所示，比较器电路103包括第二NMOS管NM2、第三电阻R3和第一PMOS管PM1。第二NMOS管NM2的漏极分别与第二NMOS管NM2的栅极、第三电阻R3的一端以及整形电路104的输入端电连接。第二NMOS管NM2的源极接地GND。第三电阻R3的另一端与第一PMOS管PM1的漏极电连接；第一PMOS管PM1的栅极与反相器的输出端电连接；第一PMOS管PM1的源极与电源域VCC电连接。

可选地，电源检测电路还包括：反相电路106，分别与采样电路102、整形电路104和电源域101电连接；在第一电平信号为0的情况下，反相电路106根据电源状态指示信号与整形电路104导通。

进一步地，反相电路106包括第二PMOS管PM2和第三PMOS管PM3；第二PMOS管PM2的栅极分别与采样电路102和第二NMOS管NM2的栅极电连接；第二PMOS管PM2的源极与第三PMOS管PM3的漏极电连接，第二PMOS管PM2的漏极分别与第二NMOS管NM2的漏极以及第三电阻R3的一端以及整形电路电连接；第三PMOS管PM3的栅极用于接收电源状态指示信号FD；第三PMOS管PM3的源极与电源域VCC电连接。

结合图5所示，整形电路104包括锁存器电路107和缓冲器电路108。锁存器电路107的输入端与比较器电路103电连接，锁存器电路107的输出端分别与反相器105的输入端和缓冲器电路108的输入端电连接，锁存器电路107用于锁定电源状态指示信号为第一电平信号。

可选地，在第一电平信号为0的情况下，整形电路生成的电源状态指示信号为0，用于表征电源域上电完成。

可选地，在电源状态指示信号为0的情况下，反相器生成的第二电平信号为1。

可选地，在电源电压小于设定阈值的情况下，比较器电路生成的第一电平信号为1。

可选地，在第一电平信号为1的情况下，整形电路生成的电源状态指示信号为1，用于表征电源域未完成上电。

结合图6所示，电源检测电路包括：第一电阻R1、第二电阻R2、第一NMOS管NM1、第二NMOS管NM2、第三电阻R3、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、反相器105、锁存器电路LATCH106和缓冲器电路BUF107。第一电阻R1的一端与电源域VCC电连接，第一电阻R1的另一端分别与第二电阻R2的一端、第二PMOS管PM2的栅极以及第二NMOS管NM2的栅极电连接。第二电阻R2的一端分别与第二PMOS管PM2的栅极以及第二NMOS管NM2的栅极电连接，第二电阻R2的另一端分别与第一NMOS管NM1的漏极以及第一NMOS管NM1的栅极电连接。第一NMOS管NM1的栅极与第一NMOS管NM1的漏极电连接，第一NMOS管NM1的源极接地GND。第二PMOS管PM2的栅极与第二NMOS管NM2的栅极电连接；第二PMOS管PM2的源极与第三PMOS管PM3的漏极电连接，第二PMOS管PM2的漏极分别与第二NMOS管NM2的漏极、第三电阻R3的一端以及锁存器电路107的输入端电连接；第三PMOS管PM3的栅极用于接收电源状态指示信号FD；第三PMOS管PM3的源极与电源域VCC电连接。第二NMOS管NM2的漏极分别与第二NMOS管NM2的栅极、第三电阻R3的一端以及锁存器电路107的输入端电连接。第二NMOS管NM2的源极接地GND。第三电阻R3的一端与锁存器电路107的输入端电连接，第三电阻R3的另一端与第一PMOS管PM1的漏极电连接；第一PMOS管PM1的栅极与反相器105的输出端电连接；第一PMOS管PM1的源极与电源域VCC电连接。锁存器电路107的输出端分别与反相器105的输入端以及缓冲器电路108的输出端电连接。通过利用第二NMOS管作为放大器，能够补偿采样电路中第一NMOS管阈值在工艺角和温度下的变化。另外，在电源域上电之前，由于锁存器电路输出的电源状态指示信号默认为高电平信号1，因此第三PMOS管在电源域上电完成之前处于关断状态。在电源域VCC上电的情况下，采样电路对电压域进行采样获得的电源电压DET会随着电源域的电压的升高而升高，在电源域的电压较小的情况下，电源电压DET也较小。在电源电压DET小于设定阈值的情况下，比较器电路输出的第一电平信号OUT为1，锁存器电路锁定的电源状态指示信号也为1，反相器对电源状态指示信号FD进行相位翻转，获得的第二电平信号FDB为0，使得第一PMOS管处于导通状态。而随着电源域的电压的升高，电源电压DET也逐渐增大。直到在电源电压DET大于或等于设定阈值的情况下，比较器电路输出的第一电平信号OUT由1翻转为0，此时锁存器电路锁定电源状态指示信号FD也由1翻转为0，反相器根据电源状态指示信号生成第二电平信号为1，反相器将第二电平信号1输出给第一PMOS管，使得第一PMOS管关断，从而关断了第一PMOS管和第三电阻的支路。进而能够节省比较器电路的功耗。同时，由于在电源电压DET大于设定阈值的情况下，锁存器电路锁定电源状态指示信号FD为0，从而导致第三PMOS管接收到的电源状态指示信号由高电平信号翻转为低电平信号0，进而使得第三PMOS管开启。即将反相电路与采样电路导通，由零功耗的反相电路实现对电源电压的监测。从而能够实现电源域的下电监测。另外，在上电检测过程中，利用第二NMOS管做输入管的放大器，能够补偿第一NMOS管在工艺角和温度下的变化。

以上描述和附图充分地示出了本公开的实施例，以使本领域的技术人员能够实践它们。其他实施例可以包括结构的、逻辑的、电气的、过程的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施例的部分和特征可以被包括在或替换其他实施例的部分和特征。而且，本申请中使用的用词仅用于描述实施例并且不用于限制权利要求。如在实施例以及权利要求的描述中使用的，除非上下文清楚地表明，否则单数形式的“一个”（a）、“一个”（an）和“所述”（the）旨在同样包括复数形式。类似地，如在本申请中所使用的术语“和/或”是指包含一个或一个以上相关联的列出的任何以及所有可能的组合。另外，当用于本申请中时，术语“包括”（comprise）及其变型“包括”（comprises）和/或包括（comprising）等指陈述的特征、整体、步骤、操作、元素，和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元素、组件和/或这些的分组的存在或添加。在没有更多限制的情况下，由语句“包括一个…”限定的要素，并不排除在包括所述要素的过程、方法或者设备中还存在另外的相同要素。本文中，每个实施例重点说明的可以是与其他实施例的不同之处，各个实施例之间相同相似部分可以互相参见。对于实施例公开的方法、产品等而言，如果其与实施例公开的方法部分相对应，那么相关之处可以参见方法部分的描述。

本领域技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，可以取决于技术方案的特定应用和设计约束条件。所述技术人员可以对每个特定的应用来使用不同方法以实现所描述的功能，但是这种实现不应认为超出本公开实施例的范围。所述技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

本文所披露的实施例中，所揭露的方法、产品（包括但不限于装置、设备等），可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，可以仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例。另外，在本公开实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

附图中的流程图和框图显示了根据本公开实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这可以依所涉及的功能而定。在附图中的流程图和框图所对应的描述中，不同的方框所对应的操作或步骤也可以以不同于描述中所披露的顺序发生，有时不同的操作或步骤之间不存在特定的顺序。例如，两个连续的操作或步骤实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这可以依所涉及的功能而定。框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

Claims (7)

1.一种电源检测电路，其特征在于，包括：

电源域，分别与采样电路和比较器电路电连接；

所述采样电路，与所述比较器电路电连接，所述采样电路用于对电源域进行采样，获得并输出电源电压给所述比较器电路；

所述比较器电路，分别与整形电路的输入端和反相器的输出端电连接；所述比较器电路用于根据所述电源电压生成并发送第一电平信号给所述整形电路；其中，在所述电源电压大于或等于设定阈值的情况下，所述比较器电路生成的第一电平信号为0；

所述整形电路，与所述反相器的输入端电连接；所述整形电路用于对所述第一电平信号进行滤波和整形处理，生成电源状态指示信号；

所述反相器，在所述第一电平信号为0的情况下，根据所述电源状态指示信号生成并发送第二电平信号给所述比较器电路，以断开所述比较器电路和所述整形电路之间的连接；

所述比较器电路包括第二NMOS管、第三电阻和第一PMOS管，所述第二NMOS管的漏极分别与所述第二NMOS管的栅极、第三电阻的一端以及所述整形电路的输入端电连接；所述第二NMOS管的源极接地；所述第三电阻的另一端与所述第一PMOS管的漏极电连接；所述第一PMOS管的栅极与所述反相器的输出端电连接；所述第一PMOS管的源极与所述电源域电连接；

反相电路，分别与所述采样电路、所述整形电路和所述电源域电连接；在所述第一电平信号为0的情况下，所述反相电路根据所述电源状态指示信号与所述整形电路导通；

所述反相电路包括第二PMOS管和第三PMOS管；所述第二PMOS管的栅极分别与所述采样电路和所述第二NMOS管的栅极电连接；所述第二PMOS管的源极与所述第三PMOS管的漏极电连接，所述第二PMOS管的漏极分别与所述第二NMOS管的漏极、所述第三电阻的一端以及所述整形电路电连接；所述第三PMOS管的栅极用于接收所述电源状态指示信号；所述第三PMOS管的源极与所述电源域电连接。

2.根据权利要求1所述的电源检测电路，其特征在于，所述采样电路包括第一电阻、第二电阻和第一NMOS管；所述第一电阻的一端与所述电源域电连接；所述第一电阻的另一端分别与所述第二电阻的一端和所述比较器电路电连接，所述第二电阻的一端与所述比较器电路电连接；所述第二电阻的另一端与所述第一NMOS管的漏极电连接，所述第一NMOS管的栅极与所述第一NMOS管的漏极电连接，所述第一NMOS管的源极接地。

3.根据权利要求1所述的电源检测电路，其特征在于，所述整形电路包括锁存器电路和缓冲器电路；所述锁存器电路的输入端与所述比较器电路电连接，所述锁存器电路的输出端分别与所述反相器的输入端和所述缓冲器电路的输入端电连接；所述锁存器电路用于锁定所述电源状态指示信号为第一电平信号。

4.根据权利要求1所述的电源检测电路，其特征在于，在所述第一电平信号为0的情况下，所述整形电路生成的电源状态指示信号为0，用于表征电源域上电完成。

5.根据权利要求4所述的电源检测电路，其特征在于，在所述电源状态指示信号为0的情况下，所述反相器生成的第二电平信号为1。

6.根据权利要求1所述的电源检测电路，其特征在于，在所述电源电压小于设定阈值的情况下，所述比较器电路生成的第一电平信号为1。

7.根据权利要求6所述的电源检测电路，其特征在于，在所述第一电平信号为1的情况下，所述整形电路生成的电源状态指示信号为1，用于表征电源域未完成上电。