CN106230411A - 一种低功耗小尺寸的上电复位电路 - Google Patents
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Abstract
本发明公开了一种低功耗小尺寸的上电复位电路，包括电源延时模块、上升沿产生模块、下降沿产生模块、复位脉冲产生模块和脉冲整形模块。电源延时模块对电源电压进行延时产生延时电压；上升沿产生模块对延时电压进行电平检测和反相，产生上升沿的阶跃信号；下降沿产生模块对延时电压进行延时和两次反相，产生下降沿的阶跃信号；然后这两种阶跃信号被输入至复位脉冲产生模块，产生低有效的复位脉冲；最后通过脉冲整形模块输出上电复位信号。本发明结构简单，利用电压延时模块和两种沿产生模块，在小尺寸，低功耗的情况下，实现稳定的、宽脉冲宽度的上电复位信号的输出。
Description
技术领域
本发明涉及一种上电复位电路，尤其涉及一种应用于低功耗小尺寸的上电复位电路，属于集成电路技术领域。
背景技术
随着CMOS片上集成系统(SOC)的不断发展，芯片的集成度不断提高，芯片的功能越来越强大，模拟集成电路和数字集成电路通常集成在同一块芯片上，并且采用统一的电源供电。在外部电源上电的过程中，由于电源电压还未达到稳定的状态，许多电路节点的电压和逻辑状态都处于不稳定状态，在这一时间段，电路很可能会产生不期望出现的错误，特别对于集成度比较高的数字电路，不定电平可能会产生雪崩式的错误，进而影响后期电路的运行。
为了解决上述问题，上电复位电路(Power-On Reset，POR)应运而生。上电复位电路是在电源上电的过程中，检测电源电压，在电源电压达到正常的工作电压(一般被称为“起拉电压”)后，对数字电路进行初始化清零，以保证数字逻辑的正确性和数-模混合芯片的正常工作。
图1所示为传统的积分型上电复位电路结构，当电源电压VDD从0开始上升时，电源开始通过RC电路给电容充电，当充电电压使得反相器由高电平翻转为低电平时，无延时通路将反相器翻转后A点的电压传送至与非门，实现上电复位的上升沿，当A点电压通过延时模块到达与非门的另一个输入端时，实现复位信号的下降沿，最终得到上电复位信号。此电路可能存在以下问题：1)如果要实现宽脉冲宽度的上电复位信号，可能会牺牲很大的面积才能实现；2)想要达到大的起拉电压，必须要调整RC回路和第一个反相器的器件尺寸，这会降低上电复位电路对上电时间的选择性。
发明内容
针对目前存在的技术问题，本发明提供一种低功耗、小尺寸、宽复位脉宽的上电复位电路，具有结构简单，高性能的特点。
为实现上述目的，本发明通过如下的技术方案来实现：
一种低功耗小尺寸的上电复位电路，至少包括：电源延时模块，连接于一外部电源，用于对所述的外部电源进行延时，并输出一延时电压；上升沿产生模块，连接于所述电源延时模块，用于对所述延时电压进行电压检测，并将检测后的电压进行反相，以产生上升沿的阶跃信号，此信号作为复位信号的下降沿准备信号；下降沿产生模块，连接于所述电源延时模块，用于对所述的延时电压进行第一次反相，再对反相后的电压进行延时，然后对延时后的电压进行第二次反相，以产生下降沿的阶跃信号，此信号作为复位信号的上升沿准备信号；复位脉冲产生模块，连接于所述的上升沿产生模块和所述下降沿产生模块，用于对接收到的上升沿阶跃信号和下降沿阶跃信号进行与非，利用与非门逻辑产生复位脉冲；脉冲整形模块，连接于所述的复位脉冲产生模块，用于对所述的复位脉冲进行放大和整形，并将放大和整形后的电压信号作为上电复位电路的输出信号。
进一步地，在本发明的上电复位电路中，所述电源延时模块电路含有第一电容C1、第二电容C2、P型MOS管M1、P型MOS管M2和P型MOS管M3，用于对输入的电源进行延时，输出延时电压。第一电容C1的一端、P型MOS管M2的源极与电源相互连接；第一电容C1的另一端、P型MOS管M1的源极与P型MOS管M3的栅极相互连接；P型MOS管M1的漏极、第二电容C2的一端与地相互连接；P型MOS管M2的栅极、P型MOS管M2的漏极与P型MOS管M3的源极相互连接；P型MOS管M1的栅极、P型MOS管M3的漏极、第二电容C2的另一端与电源延时模块的输出端相互连接。
进一步地，在本发明的上电复位电路中，所述的上升沿产生模块含有第一两输入与非门NAND1构成电平检测电路，通过调整第一两输入与非门NAND1的器件尺寸设计合适的翻转电平；所述的上升沿产生模块含有第一反相器INV1构成电压反相电路，用来产生上升沿的阶跃信号。第一两输入与非门NAND1的一输入端与电源连接；第一两输入与非门NAND1的另一输入端与电源延时模块的输出端连接；第一两输入与非门NAND1的输出端与第一反相器INV1的输入端连接；第一反相器INV1的输出与上升沿产生模块的输出端连接。
进一步地，在本发明的上电复位电路中，所述的下降沿产生模块含有P型MOS管M4、N型MOS管M5和第二两输入与非门NAND2构成延时模块，通过调整P型MOS管M4、N型MOS管M5和第二两输入与非门NAND2的器件尺寸设计合适的延时时间；所述的下降沿产生模块含有第二反相器INV2构成电压反相电路，用来产生下降沿的阶跃信号。P型MOS管M4的栅极、N型MOS管M5的栅极与电源延时模块的输出相互连接；P型MOS管M4的源极、第二两输入与非门NAND2的一输入端与电源相互连接；P型MOS管M4的漏极、N型MOS管M5的漏极与第二两输入与非门NAND2的另一输入端相互连接； N型MOS管M5的源极与地连接；第二两输入与非门NAND2的输出端与第二反相器INV2的输入端连接；第二反相器INV2的输出端与下降沿产生模块的输出端连接。
进一步地，在本发明的上电复位电路中，所述的复位脉冲产生模块含有第三两输入与非门NAND3，利用与非门逻辑，产生复位脉冲信号的输出。第三两输入与非门NAND3的一输入端与上升沿产生模块的输出连接；第三两输入与非门NAND3的另一输入端与下降沿产生模块的输出连接；第三两输入与非门NAND3的输出端与复位脉冲产生模块的输出端连接。
进一步地，在本发明的上电复位电路中，所述的脉冲整形模块电路含有第三反相器INV3和第四反相器INV4，对输入信号进行放大和整形，输出上电复位信号。第三反相器INV3的输入端与复位脉冲产生模块的输出端连接；第三反相器INV3的输出端与第四反相器INV4的输入端连接；第四反相器INV4的输出端输出上电复位信号RST。
与现有技术相比，本发明具有以下优点：
(1)本发明中的上电复位电路，电源延时模块为新型延时模块，该模块的加入使得上电复位电路在小尺寸的情况下，仍能实现宽脉冲的上电复位信号；
(2)本发明中的上电复位电路，电源延时模块由于两条支路上都有电容，电容值较小，且电容两端的电压变化较小，两条支路上的电流都比较低；同时由于电路结构简单，大大减小了上电复位电路的功耗；
(3)本发明中的上电复位电路结构简单，半导体器件只有MOS管和电容，减小的其它器件在不同工作环境中对电路产生的影响；
(4)本发明中的上电复位电路的电源电压允许范围较广。
附图说明
图1是背景技术中的传统上电复位电路示意图；
图2是本实施例中上电复位电路的基本框架图；
图3是本实施例中上电复位电路的电路结构图；
图4是本发明的上电复位电路产生的上电复位电压波形示意图。
具体实施方式
以下结合具体实施例和附图说明本发明的实施方式。
本实施例中的一种低功耗小尺寸的上电复位电路，其基本框架图如图2所示。包括电源延时模块11、上升沿产生模块12、下降沿产生模块13、复位脉冲产生模块14和脉冲整形模块15，电源延时模块11输入端接外部电源，电源延时模块11的输出端与上升沿产生模块12的输入端和下降沿产生模块13的输入端连接；复位脉冲产生模块14的一输入端与上升沿产生模块12的输出端连接；复位脉冲产生模块14的另一输入端和下降沿产生模块13的输出端连接；复位脉冲产生模块14的输出端与脉冲整形模块的输入端连接；脉冲整形模块的输出端的电压作为上电复位电路的输出信号。其中，电源延时模块11，用于对外部电源进行延时，并输出一延时电压；上升沿产生模块12，用于对延时电压进行电压检测，并将检测后的电压进行反相，以产生上升沿的阶跃信号，此信号作为复位信号的下降沿准备信号；下降沿产生模块13，用于对延时电压进行第一次反相，再对反相后的电压进行延时，然后对延时后的电压进行第二次反相，以产生下降沿的阶跃信号，此信号作为复位信号的上升沿准备信号；复位脉冲产生模块14，用于对接收到的上升沿阶跃信号和下降沿阶跃信号进行与非，利用与非门逻辑产生复位脉冲；脉冲整形模块15，用于对复位脉冲进行放大和整形，并将放大和整形后的电压信号作为上电复位电路的输出信号。实施例中的具体电路图如图3。电源延时模块11电路由第一电容C1、第二电容C2、P型MOS管M1、P型MOS管M2和P型MOS管M3构成；上升沿产生模块12由第一两输入与非门NAND1和第一反相器INV1构成；下降沿产生模块13由P型MOS管M4、N型MOS管M5、第二两输入与非门NAND2和第二反相器INV2构成；复位脉冲产生模块14由第三两输入与非门NAND3构成；脉冲整形模块由第三反相器INV3和第四反相器INV4构成。
整体上，该电路结构按以下方式连接：第一电容C1的一端、P型MOS管M2的源极、第一两输入与非门NAND1的一输入端、P型MOS管M4的源极和第二两输入与非门NAND2的一输入端与电源相互连接；第一电容C1的另一端、P型MOS管M1的源极与P型MOS管M3的栅极相互连接；P型MOS管M1的漏极、第二电容C2的一端、N型MOS管M5的源极与地相互连接；P型MOS管M2的栅极、P型MOS管M2的漏极与P型MOS管M3的源极相互连接；P型MOS管M1的栅极、P型MOS管M3的漏极、第二电容C2的另一端、第一两输入与非门NAND1的另一输入端、P型MOS管M4的栅极和N型MOS管M5的栅极相互连接；第一两输入与非门NAND1的输出端与第一反相器INV1的输入端连接；第一反相器INV1的输出与第三两输入与非门NAND3一输入端连接。P型MOS管M4的漏极、N型MOS管M5的漏极与第二两输入与非门NAND2的另一输入端相互连接；第二两输入与非门NAND2的输出端与第二反相器INV2的输入端连接；第二反相器INV2的输出端与第三两输入与非门NAND3另一输入端连接。第三反相器INV3的输入端与第三两输入与非门NAND3输出端连接；第三反相器INV3的输出端与第四反相器INV4的输入端连接；第四反相器INV4的输出端输出上电复位信号RST。
本实施例中，在芯片电源上电过程中，上电复位电路输出一个复位信号，具体分析如下：
在电源电压VDD上电的过程中，初始状态，当VDD为零时，A点和B点的电压都为零。当电源电压VDD从0开始上升时，由于A点和B点之间存在寄生电容，因此第一电容C1、A点和B点间的寄生电容CC和第二电容C2形成了一条通路，于是电源电压VDD开始对第二电容C2充电。开始时，A点电压增长比较迅速，而B点的电压增长比较缓慢。当A点和B点之间的的电压差达到P型MOS管M1的导通阈值电压时，P型MOS管M1导通，从而开始下拉A点电压，使得A点与VDD的电压差增大。随着A点与VDD的电压差增大，当A点和K点的电压差大于P型MOS管M3的阈值电压时，P型MOS管M3导通，此时B点电压增加，同时由于P型MOS管M2的存在，B点最终的电压大约为：VDD - |VTHP |，其中|VTHP |为P型MOS管的阈值电压。随着B点电压上升，A点和B点的电压差减小，P型MOS管M1最终将关断。由于B点的电压先缓慢上升，然后再上升，最后达到VDD减去一个阈值电压的值，因此B点的电压就相当于对电源电压VDD作了一个差值延时，最终B点输出延时电压约为：VDD - |VTHP | 。
由于第一两输入与非门NAND1的一输入端C点接VDD，这个与非门的另一输入端接B点，随着VDD电压和B点电压的上升，当VDD和B点的电压达到第一两输入与非门NAND1的翻转电平时，即达到第一两输入与非门NAND1的检测电平，第一两输入与非门NAND1实现从高电平到低电平的翻转，并将翻转后的电压传送给第一反相器INV1，然后第一反相器INV1对输入的电压实现反相和整形，得到一个上升沿的阶跃信号。
对于由P型MOS管M4和N型MOS管M5组成的反相器，反相器发生翻转时的信号将输入至第二两输入与非门NAND2的一输入端。由于第二两输入与非门NAND2的另一输入端为电源电压VDD，当第二两输入与非门NAND2检测到VDD为高电平，D点电压为低电平时，第二两输入与非门NAND2实现从低电平到高电平的翻转，并将翻转后的电压传送给第二反相器INV2，然后第二反相器INV2对输入的电压实现反相和整形，得到一个下降沿的阶跃信号。
第三两输入与非门NAND3的一端接上升沿阶跃信号，第三两输入与非门NAND3的另一端接下降沿阶跃信号，经过第三两输入与非门NAND3的与非门后，产生一个低有效的复位脉冲输出给脉冲整形模块。
脉冲整形模块利用第三反相器IN3和第四反相器IN4对输入的复位脉冲进行放大和整形，并输出一个低有效的复位信号RST。图4是本发明的上电复位电路产生的上电复位电压波形示意图。
此外，例如，本发明的电源电压允许范围比较广，如果想降低电源电压，可以通过增加电源延时模块11中的所有的PMOS管的尺寸和降低电容C1和电容C2的容值实现。此外，本发明的上电复位电路输出的复位脉冲宽度范围约为：1us~1ms，同样可以通过调整电源延时模块11的器件尺寸实现。
本说明书中未做详细描述的内容属于本领域专业技术人员公知的现有技术。
以上实施例仅为本发明的基本实施例，但并非本发明覆盖内容的全部，一切在本发明精神范围以内所做的等同变换，都将在本发明保护范围以内。
Claims (6)
1.一种低功耗小尺寸的上电复位电路，其特征在于，至少包括：
电源延时模块(11)，连接于一外部电源，用于对所述的外部电源进行延时，并输出一延时电压；
上升沿产生模块(12)，连接于所述电源延时模块(11)，用于对所述延时电压进行电压检测，并将检测后的电压进行反相，以产生上升沿的阶跃信号，此信号作为复位信号的下降沿准备信号；
下降沿产生模块(13)，连接于所述电源延时模块(11)，用于对所述的延时电压进行第一次反相，然后对反相后的电压进行延时，为复位信号的延时作准备，再对延时后的电压进行第二次反相，以产生下降沿的阶跃信号，此信号作为复位信号的上升沿准备信号；
复位脉冲产生模块(14)，连接于所述的上升沿产生模块(12)和所述下降沿产生模块(13)，用于对接收到的上升沿阶跃信号和下降沿阶跃信号进行与非，利用与非门逻辑产生复位脉冲；
脉冲整形模块(15)，连接于所述的复位脉冲产生模块(14)，用于对所述的复位脉冲进行放大和整形，并将放大和整形后的电压信号作为上电复位电路的输出信号。
2.根据权利1所述的一种低功耗小尺寸的上电复位电路，其特征在于：所述电源电压延时模块(11)电路含有第一电容C1、第二电容C2、P型MOS管M1、P型MOS管M2和P型MOS管M3，第一电容C1的一端、P型MOS管M2的源极与电源相互连接；第一电容C1的另一端、P型MOS管M1的源极与P型MOS管M3的栅极相互连接；P型MOS管M1的漏极、第二电容C2的一端与地相互连接；P型MOS管M2的栅极、P型MOS管M2的漏极与P型MOS管M3的源极相互连接；P型MOS管M1的栅极、P型MOS管M3的漏极、第二电容C2的另一端与电源延时模块(11)的输出端相互连接。
3.根据权利1所述的一种低功耗小尺寸的上电复位电路，其特征在于：所述的上升沿产生模块(12)含有第一两输入与非门NAND1构成电平检测电路，通过调整第一两输入与非门NAND1的器件尺寸设计合适的翻转电平；所述的上升沿产生模块(12)含有第一反相器INV1构成电压反相电路，用来产生上升沿的阶跃信号；第一两输入与非门NAND1的一输入端与电源连接；第一两输入与非门NAND1的另一输入端与电源延时模块(11)的输出端连接；第一两输入与非门NAND1的输出端与第一反相器INV1的输入端连接；第一反相器INV1的输出与上升沿产生模块(12)的输出端连接。
4.根据权利1所述的一种低功耗小尺寸的上电复位电路，其特征在于：所述的下降沿产生模块(13)含有P型MOS管M4、N型MOS管M5和第二两输入与非门NAND2构成延时模块，通过调整P型MOS管M4、N型MOS管M5和第二两输入与非门NAND2的器件尺寸设计合适的延时时间；所述的下降沿产生模块(13)含有第二反相器INV2构成电压反相电路，用来产生下降沿的阶跃信号；P型MOS管M4的栅极、N型MOS管M5的栅极与电源延时模块(11)的输出相互连接；P型MOS管M4的源极、第二两输入与非门NAND2的一输入端与电源相互连接；P型MOS管M4的漏极、N型MOS管M5的漏极与第二两输入与非门NAND2的另一输入端相互连接； N型MOS管M5的源极与地连接；第二两输入与非门NAND2的输出端与第二反相器INV2的输入端连接；第二反相器INV2的输出端与下降沿产生模块(13)的输出端连接。
5.根据权利1所述的一种低功耗小尺寸的上电复位电路，其特征在于：所述的复位脉冲产生模块(14)含有第三两输入与非门NAND3，利用与非门逻辑，产生复位脉冲信号的输出；第三两输入与非门NAND3的一输入端与上升沿产生模块(12)的输出连接；第三两输入与非门NAND3的另一输入端与下降沿产生模块(13)的输出连接；第三两输入与非门NAND3的输出端与复位脉冲产生模块(14)的输出端连接。
6.根据权利1所述的一种低功耗小尺寸的上电复位电路，其特征在于：所述的脉冲整形模块(15)电路含有第三反相器INV3和第四反相器INV4，对输入信号进行放大和整形，输出上电复位信号；第三反相器INV3的输入端与复位脉冲产生模块(14)的输出端连接；第三反相器INV3的输出端与第四反相器INV4的输入端连接；第四反相器INV4的输出端输出上电复位信号。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107547074A (zh) * | 2017-08-04 | 2018-01-05 | 广东顺德中山大学卡内基梅隆大学国际联合研究院 | 一种上电复位电路 |
| CN117294283A (zh) * | 2023-11-23 | 2023-12-26 | 晶铁半导体技术(广东)有限公司 | 一种基于铁电电容的可编程双边延时装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515523B1 (en) * | 2001-05-23 | 2003-02-04 | National Semiconductor Corporation | Method and apparatus for generating a power-on reset with an adjustable falling edge for power management |
| CN1790907A (zh) * | 2004-10-28 | 2006-06-21 | 冲电气工业株式会社 | 复位电路 |
| CN101141126A (zh) * | 2007-10-16 | 2008-03-12 | 中兴通讯股份有限公司 | 一种集成电路芯片的软复位装置 |
| CN103066972A (zh) * | 2013-01-25 | 2013-04-24 | 湘潭芯力特电子科技有限公司 | 一种带有全局使能脉冲控制自动复位功能的上电复位电路 |
| CN206259915U (zh) * | 2016-10-14 | 2017-06-16 | 湘潭芯力特电子科技有限公司 | 一种低功耗小尺寸的上电复位电路 |
-
2016
- 2016-10-14 CN CN201610897156.3A patent/CN106230411A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515523B1 (en) * | 2001-05-23 | 2003-02-04 | National Semiconductor Corporation | Method and apparatus for generating a power-on reset with an adjustable falling edge for power management |
| CN1790907A (zh) * | 2004-10-28 | 2006-06-21 | 冲电气工业株式会社 | 复位电路 |
| CN101141126A (zh) * | 2007-10-16 | 2008-03-12 | 中兴通讯股份有限公司 | 一种集成电路芯片的软复位装置 |
| CN103066972A (zh) * | 2013-01-25 | 2013-04-24 | 湘潭芯力特电子科技有限公司 | 一种带有全局使能脉冲控制自动复位功能的上电复位电路 |
| CN206259915U (zh) * | 2016-10-14 | 2017-06-16 | 湘潭芯力特电子科技有限公司 | 一种低功耗小尺寸的上电复位电路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107547074A (zh) * | 2017-08-04 | 2018-01-05 | 广东顺德中山大学卡内基梅隆大学国际联合研究院 | 一种上电复位电路 |
| CN117294283A (zh) * | 2023-11-23 | 2023-12-26 | 晶铁半导体技术(广东)有限公司 | 一种基于铁电电容的可编程双边延时装置 |
| CN117294283B (zh) * | 2023-11-23 | 2024-03-01 | 晶铁半导体技术(广东)有限公司 | 一种基于铁电电容的可编程双边延时装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20161214 |
|
| WD01 | Invention patent application deemed withdrawn after publication |