KR0177756B1 - 노이즈제거회로 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야
전기회로장치의 노이즈제거회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 종래기술에 의한 지연된 신호를 기존의 논리적 합성을 벗어나 입력신호의 라이징과 폴링시 일정지연을 통하여 입력신호의 상태를 검색하여 상기 입력신호를 합성하여 노이즈를 제거하는 노이즈제거회로를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 외부에서 입력되는 소정의 입력신호에 응답하여 노이즈를 제거한 일정한 레벨의 출력신호를 출력하는 노이즈제거회로에 있어서, 상기 입력신호에 응답하여 일정레벨의 신호를 출력하는 입력버퍼와, 상기 입력버퍼의 출력신호에 응답하여 상기 출력신호의 라이징시점에 따라 동시에 라이징된 신호를 출력하고 노이즈를 제거하기 위한 라이징검출회로와, 상기 라이징검출회로와 병렬접속되며 상기 입력버퍼의 출력신호에 응답하여 상기 출력신호의 폴링시점에 따라 동시에 폴링된 신호를 출력하고 노이즈를 제거하기 위한 폴링검출회로와, 상기 라이징검출회로 및 폴링검출회로의 출력단에 병렬로 접속되어 상기 라이징검출회로 및 폴링검출회로의 출력신호를 입력으로 하여 논리조합하여 완전히 노이즈가 제거된 출력신호를 출력하는 신호합성회로를 포함한다.
4. 발명의 중요한 용도
반도체 메모리 장치 또는 전기회로장치에 적합하게 사용된다.
Description
제1도는 종래기술에 따른 노이즈제거회로의 회로도.
제2도는 본 발명에 따른 노이즈제거회로의 기능블록도.
제3도는 제2도의 일실시예의 구체적 회로도.
제4도는 제3도에 따른 동작 타이밍도.
본 발명은 반도체 메모리 장치나 전기적 회로 장치에 관한 것으로, 특히 외부의 신호 수신시 발생되는 노이즈를 제거하기 위한 노이즈제거회로에 관한 것이다.
SCSI(Small Computer System Interface) 버스(bus)상의 REQB와 ACKB 신호와 같이 노이즈(Noise) 혹은 신호의 글리치(glitch : 잘못된 전기적 신호)가 심각하게 야기되는 경우에 이를 제거하는 회로가 필요하다. 이러한 노이즈제거회로는 비교적 긴 펄스지속시간(Pulse Duration)과 비동기적인 여건이 구성되었을 때 보다 효과적으로 사용될 수 있다. 제1도는 종래기술에 따른 노이즈제거회로의 회로도이다. 제1도를 참조하면, 구성은 입력신호 Vin를 입력하는 하는 입력 버퍼 10과, 상기 입력버퍼 10의 출력신호 Vm에 응답하여 동위상의 소정의 신호를 지연하는 인버터 3, 5로 구성된 지연수단 20과, 상기 입력버퍼 10의 출력신호 Vm과 상기 지연수단 20의 출력신호 Vn을 두입력으로 하여 논리합으로 논리조합한 출력신호 Vout을 출력하는 오아게이트 30으로 구성되어 있다. 동작을 살펴보면, 입력신호 Vin은 글리치가 포함되어 입력되는 신호이고, 히스테리시스(Hysteresis) 입력버퍼 10을 통과하여 정렬된 펄스형태로 만들어진 신호이다. 이러한 신호 Vm은 인버터 3, 5를 거쳐 같은 위상의 일정한 지연시간을 갖는 Vn과 논리합으로 동작하는 오아게이트 30을 통함으로써 상기 입력신호 Vin에 포함되어 Vm상에 극히 짧은 펄스지속시간의 펄스로 나타난 글리치를 제거하여 최종적으로 원하는 출력신호 Vout을 얻을 수 있다. 그러나, 전술한 노이즈 또는 글리치 제거회로는 원래의 입력신호 Vin의 펄스지속시간이 논리적인 동작의 결과로써 최종 출력신호 Vout이 생성될 때 축소된다는 점과 상기 신호 Vn의 Vm에 대한 지연시간조절에 따라 축소된 형태의 글리치 펄스도 생성될 수 있다는 문제점이 있다.
따라서, 본 발명의 목적은 종래기술에 의한 지연된 신호를 기존의 논리적 합성을 벗어나 입력신호의 라이징과 폴링시 일정시간지연을 통하여 입력신호의 상태를 검색하여 상기 입력신호를 합성하여 노이즈를 제거하는 노이즈제거회로를 제공함에 있다.
본 발명의 다른 목적은 입력신호의 레벨변환시 일정기간 경과후 신호의 레벨을 측정하여 이를 노이즈 판별 기준으로 사용하여 노이즈를 제거할 수 있는 노이즈 제거회로를 제공함에 있다.
본 발명의 또다른 목적은 짧은 펄스폭을 가진 신호는 노이즈로 간주하고 비교적 긴 펄스폭을 가진 신호는 본래의 입력신호로 간주하여 노이즈를 제거하기 위한 노이즈제거회로를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 외부에서 입력되는 소정의 입력신호에 응답하여 노이즈를 제거한 일정한 레벨의 출력신호를 출력하는 노이즈제거회로는: 상기 입력신호에 응답하여 일정레벨의 신호를 출력하는 히스테리시스 입력버퍼와; 상기 입력버퍼의 출력신호에 응답하여 상기 출력신호의 라이징시점에 따라 동시에 라이징된 신호를 출력하고 노이즈를 제거하기 위한 라이징검출회로와; 상기 라이징검출회로와 병렬접속되며 상기 입력버퍼의 출력신호에 응답하여 상기 출력신호의 폴링시점에 따라 동시에 폴링된 신호를 출력하고 노이즈를 제거하기 위한 폴링검출회로와; 상기 라이징 및 폴링검출회로를 리셋 및 세트시키기 위한 초기화 회로와; 상기 라이징검출회로 및 폴링검출회로의 출력단에 병렬로 접속되어 상기 라이징검출회로 및 폴링검출회로의 출력신호를 입력으로 하여 논리조합하여 완전히 노이즈가 제거된 출력신호를 출력하는 앤드게이트를 구비함을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제2도는 본 발명에 따른 노이즈제거회로의 기능블럭도이다. 제2도를 참조하면, 입력신호 Vin을 입력하여 일정레벨의 출력신호를 출력하는 히스테리시스 입력버퍼 10과, 상기 히스테리시스 입력버퍼 10의 출력단에 접속되어 그 출력신호 Va에 응답하여 라이징(Rising)을 검출하는 라이징검출회로 40과 상기 출력신호 Va에 응답하여 폴링(Falling)을 검출하는 폴링검출회로 50으로 구성된 신호검출부 21과, 상기 신호검출부 21에 접속되어 상기 라이징검출회로 40의 출력신호인 Vb와 폴링검출회로 50의 출력신호인 Vc를 두 개의 입력으로 하여 신호를 합성하여 출력신호 Vout을 출력하는 신호합성회로 31로 구성되어 있다. 제2도에서 미설명된 초기화 회로 60은 상기 라이징 및 폴링검출회로 40, 50을 리셋 및 세트시키기 위해 마련된 것이다. 제3도에는 상기 제2도에 대한 일실시예의 구체회로가 나타나 있다.
제3도에서, 히스테리시스 입력버퍼 10의 출력신호 Va를 반전시키는 인버터 41, 상기 인버터 41의 출력을 다시 반전하여 상기 출력신호 Va의 위상이 일정한 시간동안 지연되게 하는 인버터 43과, 상기 인버터 41의 출력단과 접지간에 연결되어 상기 출력신호 Va에 포함된 고주파 성분의 신호를 감쇠시키기 위한 필터링용 개패시터 42와, 인가되는 초기화 신호에 의해 리셋되며 클럭단으로 수신되는 상기 인버터 43의 출력신호에 응답하여 입력단으로 수신되는 상기 출력신호 Va를 지연출력함으로써 출력단으로 라이징 검출신호 Vb를 출력하는 리셋 디이플립플롭(Resetable D-FlipFlop)회로 44는 상기 제2도의 라이징 검출회로 40에 대응된다. 또한, 상기 인버터 43의 출력단에 일측 입력단자가 접속되고 상기 리셋 디이플립플롭회로 44의 출력단에 타측 입력단자가 접속되어 낸드응답을 생성하는 낸드게이트 51과, 상기 초기화신호에 의해 세트되며 클럭단으로 수신되는 상기 낸드게이트 51의 출력신호에 응답하여 입력단으로 수신되는 상기 출력신호 Va를 지연출력함으로써 출력단 Q으로 폴링 검출신호 Vc를 출력하는 세트 디이플립플롭(Setable D-FlipFlop)회로 52는 상기 제2도의 폴링 검출회로 50에 대응된다. 한편, 캐패시터 63, 직렬로 연결된 인버터 61, 62, 64와 노아게이트 65는 상기 제2도의 초기화회로 60에 대응된다.
제4도에는 제3도의 회로의 각부에서 입출력되는 파형들이 동작 타이밍도로서 나타나 있다. 제4도에서 보이는 바와 같이 노이즈를 내포한 입력신호 Vin이 히스테리시스 입력버퍼 10를 통과하면 제4도와 같이 정형화된 펄스형태의 신호 Va가 발생된다. 상기 신호 Va에는 히스테리시스 입력버퍼 10의 고정된 문턱전압(Threshold voltage)을 통과한 노이즈가 잔존해 있다. 여기서, 펄스형태의 노이즈가 포함된 신호 Va를 보면 노이즈 성분은 극히 짧은 펄스폭을 가지며, 소망하는 원래의 신호는 비교적 긴 펄스폭의 형태로 이루어져 있다는 것을 알 수 있다. 이러한 사실을 고려하면 신호 Va의 라이징, 폴링시 일정한 시간의 경과후 신호 Va를 검색하여 라이징일 경우 신호가 하이레벨(high level)을 유지하고 있고, 폴링인 경우 신호가 로우레벨(Low level)을 유지하고 있다면 검색한 신호가 소망하는 원래의 신호임을 알 수 있고 그렇지 않은 경우는 노이즈로 간주할 수가 있다. 이때 라이징, 폴링의 변환후 검색하기 위한 일정 경과시간은 들어오는 입력신호의 고유 유지시간(hold time)규격에 의거 설정할 수 있다. 이러한 판별을 바탕으로 라이징 및 폴링에 대해 발생된 신호 Vb 및 Vc에 대하여 최종적인 신호합성회로 31의 논리적 동작을 거쳐 출력신호 Vout를 발생시키는 것이 본 발명의 기술적 원리이다. 따라서, 상기 신호 Va가 라이징하고나서 소정의 시간 T1동안 지연된 후 상기 리셋 디이플립플롭회로 44에 의한 출력신호 Vb가 라이징된다. 이는 리셋 디이플립플롭회로 44가, 디이 플립플롭회로의 고유한 동작으로서 상기 클럭단으로 수신되는 상기 인버터 43의 출력신호에 응답하여 입력단으로 수신되는 상기 출력신호 Va를 지연출력(또는 래치출력이라고도 함)함으로써 출력단으로 라이징검출신호 Vb를 출력하기 때문이다.
따라서, 짧은 노이즈의 펄스지속시간이 지난 후에 신호 Vb가 라이징되어 노이즈가 없는 하이레벨 신호의 시작시점을 감지하게 되는 것이다. 한편, 상기 신호 Va가 폴링되는 경우에는 상기 세트 디이플립플롭회로 52의 출력신호 Vc가 제4도와 같이 폴링하게 된다. 이는 라이징되는 경우와 마찬가지로 상기 신호 Va가 폴링하고나서 소정의 시간 T3동안 지연된 후 상기 신호 Vc가 폴링된다. 따라서, 짧은 노이즈의 펄스지속시간이 지난 후에 신호 Vc가 폴링되어 노이즈가 없는 로우레벨 신호의 시작시점을 감지하게 된다. 결국 상기 신호들 Vb, Vc은 상기 앤드게이트 31에 의해 논리곱되어 신호 Vout으로 출력되는데, 이 출력신호 Vout은 제4도에서 알 수 있듯이 노이즈가 깨끗이 제거된 원래의 신호이다. 한편, 제4도의 초기화 신호는 제3도의 초기화회로 60에 의해 발생되어 상기 리셋 디이플립플롭회로 44를 리셋시키며, 상기 세트 디이플립플롭회로 52를 세트시키는 기능을 한다.
상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (3)
- 외부에서 입력되는 소정의 입력신호에 응답하여 노이즈를 제거한 일정한 레벨의 출력신호를 출력하는 노이즈제거회로에 있어서: 상기 입력신호에 응답하여 일정레벨의 신호를 출력하는 히스테리시스입력버퍼와; 상기 입력버퍼의 출력신호에 응답하여 상기 출력신호의 라이징시점에 따라 동시에 라이징된 신호를 출력하고 노이즈를 제거하기 위한 라이징검출회로와; 상기 라이징검출회로와 병렬접속되며 상기 입력버퍼의 출력신호에 응답하여 상기 출력신호의 폴링시점에 따라 동시에 폴링된 신호를 출력하고 노이즈를 제거하기 위한 폴링검출회로와; 상기 라이징 및 폴링검출회로를 리셋 및 세트시키기 위한 초기화회로와; 상기 라이징검출회로 및 폴링검출회로의 출력단에 병렬로 접속되어 상기 라이징검출회로 및 폴링검출회로의 출력신호를 입력으로 하여 논리조합하여 완전히 노이즈가 제거된 출력신호를 출력하는 앤드게이트를 구비함을 특징으로 하는 노이즈제거회로.
- 제1항에 있어서, 상기 라이징검출회로가, 상기 입력버퍼의 출력신호를 반전시키는 제1인버터, 상기 제1인버터의 출력을 다시 반전하여 상기 출력신호의 위상이 일정한 시간동안 지연되게 하는 제2인버터와, 상기 제1인버터의 출력단과 접지간에 연결되어 상기 출력신호에 포함된 고주파 성분의 신호를 감쇠시키기 위한 필터링용 캐패시터와, 인가되는 초기화신호에 의해 리셋되며 클럭단으로 수신되는 상기 제2인버터의 출력신호에 응답하여 입력단으로 수신되는 상기 출력신호를 지연출력함으로써 출력단으로 라이징 검출신호를 출력하는 리셋 디이플립플롭회로를 가짐을 특징으로 하는 노이즈 제거회로.
- 제2항에 있어서, 상기 폴링검출회로가, 상기 제2인버터의 출력단에 일측 입력단자가 접속되고 상기 리셋 디이플립플롭회로의 출력단에 타측 입력단자가 접속되어 낸드응답을 생성하는 낸드게이트와, 상기 초기화 신호에 의해 세트되며 클럭단으로 수신되는 상기 낸드게이트의 출력신호에 응답하여 입력단으로 수신되는 상기 출력신호를 지연출력함으로써 출력단으로 폴링 검출신호를 출력하는 세트 디이플립플롭회로로 구성함을 특징으로 하는 노이즈제거회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035086A KR0177756B1 (ko) | 1995-10-12 | 1995-10-12 | 노이즈제거회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035086A KR0177756B1 (ko) | 1995-10-12 | 1995-10-12 | 노이즈제거회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970024591A KR970024591A (ko) | 1997-05-30 |
| KR0177756B1 true KR0177756B1 (ko) | 1999-04-01 |
Family
ID=19429944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950035086A KR0177756B1 (ko) | 1995-10-12 | 1995-10-12 | 노이즈제거회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0177756B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437622B1 (ko) * | 1997-06-23 | 2004-09-04 | 주식회사 하이닉스반도체 | 입력회로 |
-
1995
- 1995-10-12 KR KR1019950035086A patent/KR0177756B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437622B1 (ko) * | 1997-06-23 | 2004-09-04 | 주식회사 하이닉스반도체 | 입력회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970024591A (ko) | 1997-05-30 |
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