JPS63307372A - 混成集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、内部に発振回路を備え、通常モードのときに
はその発振回路からのクロックにより動作し、テストモ
ードのときには外部から入力される検査クロックにより
動作する混成集積回路に関する。

［従来の技術］ 従来モノシリツクＩＣの検査方法として、例えば特開昭
５８−１９６４６９号、特開昭６１−１４８３７８号公
報に記載の如く、発振器用端子を利用してテストモード
の設定、検査クロックの入力を行なう方法が知られてい
る。

［発明が解決しようとする問題点］ ところがこの種の方法で予め内部に発振器を備えた混成
集積回路（ハイブリッドＩＣ）を検査する場合、第８図
に示すように、発振回路９０の発振器用端子をテスト端
子９２及びクロック端子９３として、混成集積回路の外
部に出さねばならず、線間容量が増加して発振の安定性
が低下するとか、耐湿性が低下するといった問題があっ
た。また検査クロック入力時にはコンデンサＣが充放電
されるので、検査クロックとして高周波のクロック信号
を入力すると、その振幅が減少してしまうといった問題
もあった。

このような問題を解決するためには、例えば第９図に示
す如く、発振回路９５の発振器用端子を外部に出さず、
テスト端子９６及び検査クロック入力端子９７を新たに
設けるようにすればよい。

つまりこの場゛合、テスト端子９６をハイレベルとして
発掘回路９５内に設けられたＮ０Ｒ９Ｂのゲートを閉じ
、発振回路９５の発振を停止させ、クロック端子９７よ
り検査クロックを供給すれば、Ｎ０Ｒ９９を介して検査
クロックを入力できるようになる。

しかしこのような構成では、第８図に示した回路と同様
、混成集積回路検査用のテスト端子及びクロック端子を
外部に出さねばならず、２端子の端子増設となってしま
う。

そこで本発明は、検査用の端子を増設することなしに集
積回路をテストモードで動作して検査することができる
混成集積回路を提供することを目的としてなされた。

［問題点を解決するための手段］ 即ち上記目的を達するためになされた本発明は、動作モ
ードとして通常モードとテストモードとを有し、通常モ
ードのときには内部に備えた発振回路からのクロックに
より動作し、テストモードのときには外部から入力され
る検査クロックにより動作する混成集積回路であって、 特定の入力端子を介して入力される信号のパルス幅が所
定値以上であるときクリア信号を発生し、当該集積回路
を初期化するクリア生成手段と、該クリア生成手段から
クリア信号が出力された後、上記入力端子を介して、少
なくとも上記クリア信号発生のためのパルス幅より短い
周期で反転するパルス信号が所定回連続して入力された
とき、当該集積回路をテストモードに切り替えるための
切替信号を発生する切替信号発生手段と、該切替信号発
生手段からの切替信号により、上記発振回路から出力さ
れるクロ・ンクを遮断し、上記入力端子を介して入力さ
れる検査クロックに切り替えるクロック変更手段と、 を備えたことを特徴とする混成集積回路を要旨としてい
る。

［作用］ 以上の如く構成された本発明の混成集積回路では、特定
の入力端子にパルス幅が所定値以上のパルス信号を入力
するとクリア生成手段からクリア信号が出力され、初期
１ヒされる。そしてその後同じ入力端子に少なくとも上
記クリア信号発生のためのパルス幅より短い周期で反転
するパルス信号を所定回連続して入力すると、切替信号
発生手段から切り替え信号が出力され、当該集積回路作
動のためのクロックが、発振回路から出力されるクロッ
クから、上記入力端子に入力される検査クロックに切り
替えられる。

このため当該集積回路をテストモードで動作させるには
、上記入力端子にまず所定パルス幅以上の信号を入力し
、その後そのパルス幅より短い周期で所定パルス幅の信
号を複数回連続して入力し、更にその後同じ入力端子か
ら検査クロックを入力すればよい。

また当該集積回路を通常モードで動作させるには、テス
トモード・と同様に上記入力端子に所定パルス幅以上の
信号を入力して初期化した後上記のような所定パルス幅
の信号を複数回連続して入力しなければよく、この入力
端子を従来のリセット端子として使用すればよい。

［実施例］ 以下に本発明の一実施例を図面と共に説明する。

尚以下の実施例は発明の一態様を示すものであり、本発
明は要旨を逸脱しない限り、他の態様も含むものである
。

第１図は混成集積回路１に設けられ、その動作モードを
、通常モード、ファンクションテストモード、或は微少
電流測定モードに切り替える第１実施例の動作モード切
替回路２の構成を表す回路構成図である。

図に示す如く当該動作モード切替回路２には、通常モー
ドで使用するクロック（以下、基準クロックという。）
を生成するための水晶発振回路４とその発振出力を１７
２分周するＴ型フリップフロップ（以下、Ｔ−ＦＦと記
載する）６とが備えられる他、リセット端子８からの入
力信号により当該装置の動作モードを切り替えるための
、通常モードクリア生成回路１０、第１選択回路１２、
大カバルスカウンタ１４、第２選択回路１６、及びテス
トモードクリア生成回路１日が設けられている。

通常モードクリア生成回路１０は、第２図に示す如く、
パワーオンリセット回路１０ａにより電源投入時にクリ
アされ、クロック入力端子ＣＫを介して入力される基準
クロックの１サイクルだけＬｏｗレベルの信号を出力す
る、２個のＤ型フリップフロップ（以下、Ｄ−ＦＦと記
載する）から構成された初期設定回路１０ｂと、この初
期設定回路１０ｂの出力信号レベル、及びインバータ２
０によりリセ・ント端子８からの入力信号が反転して入
力される入力端子ＥＮの信号レベルが共に旧ｇｈレベル
となったとき旧ｇｈレベルの信号を出力するＡＮＤ回路
１０ｃと、ＡＮＤ回路１０ｃからのり。

−レベルの出力信号によりクリアされ、クロック入力端
子ＣＫを介して入力される基準クロックをカウントする
カウンタ１０ｄと、同じ＜ＡＮＤ回路１０ｃからのＬｏ
ｗレベルの出力信号によりクリアされ、カウンタ１０ｄ
からの出力をクロック入力、電源電圧を入力として、カ
ウンタ１０ｄで基準クロックが所定回カウントされたと
き旧ｇｈレベルの信号を出力するＤ−ＦＦ１０ｅと、Ｄ
−ＦＦ１０ｅ及び入力端子ＥＮからの信号が共に旧ｇｈ
レベルとなったときＬｏ−レベルの信号を出力端子Ｑに
出力するＮＡＮＤ回路１０ｆと、から構成されている。

このため通常モードクリア生成回路１０では、リセット
端子８を介してＬｏｗレベルの信号が入力されると、カ
ウンタ１０ｄによる基準クロックのカウントが開始され
、そのカウント数が所定値以上（即ち所定時間以上）と
なると、出力端子ＱからＬｏ−レベルの信号（リセット
信号）が出力され、それ以外のときには旧ｇｈレベルの
信号が出力されることとなる。

次に第１選択回＃１１２は、上記通常モードクリア生成
回路１０からの出力信号とインバータ１２ａにより反転
して入力されるＴ−ＦＦ２２の出力信号とを入力とする
ＡＮＤ回路１２ｂと、リセット端子８からの入力信号と
Ｔ−ＦＦ２２からの出力信号とを入力とするＡＮＤ回路
１２ｃと、各ＡＮＤ回路１２ｂ及び１２ｃからの出力信
号を入力とするＯＲ回路１２ｄと、から構成されている
。

このため第１選択回路１２からは、Ｔ−ＦＦ２２から旧
ｇｈレベルの信号が出力され、リセット端子８から旧ｇ
ｈレベルの信号が入力されているとき、或はＴ−ＦＦ２
２からＬｏ％ｉレベルの信号が出力され、通常モードク
リア生成回路１ｏから旧ｇｈレベルの信号が出力されて
いるとき、Ｈｉｇｈレベルの信号が出力される。

尚Ｔ−ＦＦ２２は、パワーオンリセット回路２４及び第
１選択回路１２からの出力信号を入力とするＡＮＤ回路
２６からの出力信号により、電源投入時或は第１選択回
路１２からＬｏ−レベルの信号が出力されたときクリア
され、その後人カバルスカウンタ１４から旧ｇｈレベル
の信号が出力されたとき旧ｇｈレベルの信号を出力する
。１またこのＴ−ＦＦ２２からの出力信号は、水晶発振
回路４に設けられたＮＯＲ回路４ａに入力され、Ｔ−Ｆ
Ｆ２２から出力される旧ｇｈレベルの信号によって水晶
発振回路４の発振動作を停止できるようにされている。

次に入カバルスカウンタ１４には、Ｋ個（本実施例では
偶数）のクロック数検出回路３０−１〜３０−Ｋが備え
られている。

各クロック数検出回路３０−１〜３０−には、第３図に
示す如く、入力端子ＥＮを介して入力される信号がＬｏ
ｈレベルのときクリアされ、クロック入力端子ＣＫを介
して入力されるＴ−ＦＦ６からの基準クロ・ンクをカウ
ントするカウンタ３０ａと、りリア入力端子ＣＬにＬｏ
ｗレベルの信号が入力されたときクリアされ、インバー
タ３０ｂにより反転される入力端子ＥＮからの入力信号
の立ち下がりでカウンタ３０ａのカウント結果をラッチ
するラッチ回路３０ｃと、ラッチ回路３０ｃからの出力
が所定値であるとき出力端子Ｑに旧ｇｈレベルの信号を
出力する論理回路３０ｄと、論理回路３０ｄからの出力
信号を反転して反転出力端子Ｑに出力するインバータ３
０ｅと、から構成されている。

このため各クロック数検出回路３０−１〜３０−にでは
、入力端子ＥＮへの入力信号が旧ｇｈレベルであるとき
基準クロックによってその時間が計時され、入力信号が
Ｌｏｗレベルとなったときその計時結果が所定時間とな
っておれば論理回路３０ｄでその旨が検出されて、出力
端子Ｑから旧ｇｈレベルの検出信号が出力されるように
なる。

尚カウンタ３０ａは、その再下位ビットのカウント結果
がラッチ回路３０ｃに入力されないようにラッチ回路３
０ｃに接続されている。これは入力端子ＥＮへの入力信
号と基準クロックとが非同期で、入力端子に所定時間旧
ｇｈレベルの信号が入力されても、カウンタ３０ａの出
力には基準値ｎに対して±１のばらつきが生ずることか
ら、このばらつきを取り除くためである。

そして大カバルスカウンタ１４内では、クロック数検出
回路３０−１の入力端子ＥＮがリセット端子８にそのま
ま接続され、最終段のクロック数検出回路３０−（Ｋ）
を除く偶数段のクロック数検出回路３０−２〜３０−（
Ｋ−２）の入力端子が、その前段の一クロック数検出回
路３０−１〜３０−（Ｋ−３）の出力端子Ｑからの出力
信号とインバータ２２より反転されたリセット端子８か
らの入力信号とを入力とするＡＮＤ回路３２−１〜３２
　（Ｋ−３）の出力端子に接続され、３段目以降の奇数
段のクロック数検出回路３０−３〜３０−（Ｋ−１）の
入力端子が、その前段のクロック数検出回路３０−２〜
３０−（に−２）の出力端子Ｑからの出力信号とリセッ
ト端子８からの入力信号とを入力とするＡＮＤ回路３２
−２〜３２　（Ｋ−２）の出力端子に接続され、最終段
のクロック数検出回路３０−にの入力端子が、その反転
出力端子Ｑからの出力信号と前段のクロック数検出回路
３０−（Ｋ−１）の出力端子Ｑからの出力信号とインバ
ータ２０により反転されたリセット端子８からの入力信
号とを入力とするＡＮＤ回路３２−（に−１）の出力端
子に接続される。

またクロック数検出回路３０−１及び３０−にのクリア
入力端子ＣＬは第１選択回路１２の出力端子が接続され
、クロック数検出回路３０−２のクリア入力端子ＣＬは
クロック数検出回路３０−１の出力端子Ｑからの出力信
号と第１選択回路１２からの出力信号とを入力とするＡ
ＮＤ回路３４−１の出力端子に接続され、クロック数検
出回路３０−３〜３Ｏ−（Ｋ−１）のクリア入力端子Ｃ
Ｌは、その前段のクロック数検出回路３０−２〜３０−
（Ｋ−２）の出力端子Ｑからの出力信号と、その前段の
クロック数検出回路３０−２〜３０−（Ｋ−２）のクリ
ア入力端子ＣＬに接続されるＡＮＤ回路３４−１〜３４
−（Ｋ−３）からの出力信号とを入力とするＡＮＤ回路
３４−２〜３４−（Ｋ−２）の出力端子が接続される。

このため人カバルスカウンタ１４では、リセット端子８
から所定時間（ｎ±１）・ｅｙｅ　（ｃｙＣ：基準クロ
ックの周期）毎に反転するパルス信号が連続して入力さ
れると、各クロック数検出回路３０−１〜３０−にの出
力端子Ｑが順次旧ｇｈレベルとなり、その入力数がＫと
なったときに全てのクロック数検出回路３０−１〜３０
−にの出力端子Ｑが）１ｉｇｈレベルとなる。そして最
終段のクロック数検出回路３０−にの出力が一旦旧ｇｈ
レベルとなると、その反転出力はＬｏｗレベルとなり、
ＡＮＤ回路３２−（Ｋ−１）のゲートが閉じられるので
、その後第１選択回路からＬｏ−レベルの信号が出力さ
れる迄の間は、その状部が保持される。

またリセット端子８を介して入力されるパルス信号が途
中で、（ｎ±１）・ｃｙｃ以外で、且つ（ｍ−１）・ｅ
ｙｅ（ｍは通常モードクリア生成回路１０に設けられた
カウンタ１０ｄでの基準クロックのカウント（直）のパ
ルス幅となると、それが旧ｇｈレベルであれば奇数段、
し０−レベルであれば偶数段のクロック数検出回路がＬ
ｏｗレベルの信号を出力するようになり、これによって
次段のクロツク数検出回路がクリアされるため、大カバ
ルスカウンタ１４は初期の状態に戻る。

一方リセット端子８を介してパルス幅（ｎ±１）・Ｃｙ
Ｃのパルス信号が（Ｋ−１）個入力され、Ｋ番目に（ｎ
±１）・ｃｙｃ以外で、且つ（ｍ　−１）φｃｙｃ以内
のパルス幅のパルス信号が入力されると、偶数段のクロ
ック数検出回路が全てＬｏ−レベルとなり、奇数段のク
ロック数検出回路が全て旧ｇｈレベルとなるが、当該人
カバルスカウンタ１４にはこの状態を検出して旧ｇｈレ
ベルの信号を出力する論理回路１４ａが設けられ、この
論理回路１４ａからの旧ｇｈレベルの信号出力によって
上記Ｔ−ＦＦ２２を反転するようされている。

次に第２選択回路１６は、上記パルス数検出回路３０−
にの出力端子Ｑからの出力信号とリセット端子８からの
入力信号とを入力とするＡＮＤ回路１６ａと、上記パル
ス数検出回路３０−にの反転出力端子Ｑからの出力信号
とＴ−ＦＦ６からの基準クロックとを入力とするＡＮＤ
回路１６ｂと、各ＡＮＤ回路１６ａ及び１６ｂからの出
力信号を入力とするＯＲ回路１６ｃと、から構成されて
いる。

このため第２選択回路１６からは、パルス数構出回１３
０−にの出力端子ＱからＬｏｗレベルの信号が出力され
ているときＴ−ＦＦ６から出力される基準クロックが出
力され、パルス数検出回路３０−にの出力端子Ｑから旧
ｇｈレベルの信号が出力されているとき、リセット端子
８への入力信号がそのまま出力されることとなる。

尚この第２選択回路１日からの出力信号は当該混成集積
回路１を動作させるためのクロック信号として図示しな
い内部の制御回路に伝達される。

次にテストモードクリア生成回路１日は、ＡＮＤ回路１
８ａを介して入力される第１選択回路１２からのＬｏｗ
レベルの出力信号によりクリアされ、ＮＡＮＤ回路１８
ｂにより反転して入力されるリセット端子８からの入力
信号の立ち下がりで、出力信号レベルが上記パルス検出
回路３０−にの出力端子Ｑの出力信号レベルとなるＤ−
ＦＦ１８ｃと、同じ＜ＡＮＤ回路１８ａを介して入力さ
れる第１選択回路１２からのＬｏｗレベルの出力信号に
よりクリアされ、ＮＡＮＤ回路１８ｂにより反転される
リセット端子８からの入力信号の立ち下がりで、出力信
号レベルがＤ−ＦＦ１８ｃの出力信号レベルとなるＤ−
ＦＦ１８ｄと、Ｄ−ＦＦ１８ｃ及び１８ｄから信号が共
に旧ｇｈレベルとなったときＬｏ−レベルの信号を出力
し、ＡＮＤ回路１８ｂの出力をＬｏｗレベルにしてＤ−
ＦＦ１８ｃをクリアするＮＡＮＤ回路１８ｅと、パルス
検出回−路３０−にの出力端子Ｑからの出力信号が旧ｇ
ｈレベルで、且つＤ−ＦＦ１８ａからの出力信号レベル
が旧ｇｈレベルである時、Ｌｏ−レベルの信号を出力す
るＮＡＮＤ回路１８ｆと、から構成されている。

またリセット端子８への入力信号を入力するＮＡＮＤ回
路には、Ｄ−ＦＦ１８ｄからの反転出力が入力され、Ｄ
−ＦＦ１８ｄの出力が旧ｇｈレベルとなったときにはＮ
ＡＮＤ回路１８ｂからの出力信号を旧ｇｈレベルとして
リセット端子８からの入力信号によって各Ｄ−ＦＦ１８
ｃ及び１８ｄが動作しないようにされている。

このためこのテストモードクリア生成回路１８からは、
第１選択回路１２の出力信号が旧ｇｈレベルで、上記パ
ルス数検出回路３０−にの出力端子Ｑから旧ｇｈレベル
の信号が出力されたとき、次にリセット端子８を介して
入力されるパルス信号の立ち下がりから次の立ち下がり
迄の１周期分だけり。

冒レベルの信号が出力されることとなる。

そしてこのテストモードクリア生成回路１日からの出力
信号は第１選択回路１２からの出力信号と共にＡＮＤ回
路３６に出力され、ＡＮＤ回路３６からは、テストモー
ドクリア生成回路１日又は第１選択回路１２から出力さ
れるＬｏｗレベルの信号が、当該混成集積回路１に設け
られた図示しない制御回路を初期化するためのリセット
信号として出力される。

次に上記のように構成された動作モード切替回路２の動
作を第４図を用いて説明する。

尚第４図において（ａ）は、動作モードをファンクショ
ンテストモードに切り替える際のタイムチャート、（ｂ
）は動作モードを微少電流測定モードに切り替える際の
タイムチャート、である。

まず動作モードを通常モードからファンクションテスト
モードに切り替える場合には、リセット端子８を介して
少なくともｍｅ　ｃｙｃより長い時間ＬＯ−レベルの信
号を入力する（Ｔ１）。

このとき通常モードクリア生成回路１０は、パワーオン
リセット回路１０ａ又はリセット端子８に入力される旧
ｇｈレベルの信号により初期化されているので、カウン
タ１０ｄがリセット端子８へのＬｏｗレベル信号の入力
時間を計時し、その時間が所定時間ｍ”　ｃｙｃとなる
と、Ｄ−ＦＦ１０ｅの出力が旧ｇｈレベルとなって、リ
セット端子８からの入力信号が旧ｇｈレベルに反転する
までの間り。

讐レベルの信号を出力する。

またこのときＴ−ＦＦ２２はパワーオンリセット回路２
４によりリセットされ、第１選択回路１２ではＡＮＤ回
路１２ｂのゲートが開いているので、連通モードクリア
生成回路１０からのＬｏ−レベル信号がそのままＡＮＤ
回路３６に出力される。

このためＡＮＤ回路３６の出力は、その入力信号に応じ
てＬｏｗレベルとなり、これによって当該混成集積回路
１が初期化される。

尚このとき第１選択回Ｐｉ１２からのＬｏｗレベル信号
によって、入力パルスカウンタ１４内のクロック数検出
回路３０−１〜３０−Ｋが初期化される。

このようにして内部が初期化されると、今度はリセット
端子８を介して、入力パルスカウンタ１４に設けられた
各クロック数検出回路３０−１〜３０−Ｋが旧ｇｈレベ
ルとなるよう、時間ｎ”ｃｙｃで反転するパルス信号を
に個以上連続して入力する（Ｔ２）。

すると入力パルスカウンタ１４の最終段のクロック数検
出回路３０−Ｋからの出力信号が反転し、出力端子Ｑか
ら旧ｇｈレベル、反転出力端子ＱからＬｏｗレベルの信
号が出力されて、第２選択回路１６のＡＮＤ回路１６ａ
のゲートが開き、第２選択回路１６からはリセット端子
８への入力信号が混成集積回路１作動のためのクロック
信号として出力されるようになる。

またこのときテストモードクリア生成回路１日には、入
力パルスカウンタ１４の最終段のクロック数検出回路３
０−にからの旧ｇｈレベルの出力信号が入力されるので
、その後リセット端子８に入力される信号の立ち下がり
から次の立ち下がり迄の間、テストモードクリア生成回
路１日からＬｏ−レベルの信号が出力され、これによっ
てＡＮＤ回路３６から再度リセット信号が出力されて、
当該装置が初期化されることとなる。

このようにＴ１でｍ　＊　ｃ　ｙ　ｃ以上の時間リセッ
ト端子８にＬｏｗレベルの信号を入力し、その後Ｔ２で
リセット端子８にｎ”ｃｙｃで反転するパルス信号をに
個以上入力すれば（Ｔ２）、第２迩択回路１６から、リ
セット端子８を介して入力される信号が、当該装置動作
のためのクロック信号として出力されるようになる。こ
のためＴ３でリセット端子８に検査クロックを入力すれ
ば混成集積回￥１１をテストモードで動作させ、ファン
クションテストを実行できるようになる。

次にファンクションテスト実行後、動作モードを通常モ
ードに変更するには、Ｔ１と同様、ｍ・ｃｙｃ以上の時
間リセット端子８にＬｏ％４レベルの信号を入力する（
Ｔ４）。

すると、上記Ｔ１の時と同様に、通常モードクリア生成
回路１０から第１選択回路１２を介してＬｏｗレベルの
信号が出力され、ＡＮＤ回路３６からリセット信号が出
力されて当該装置が初期化される。またこのとき第１選
択回路１２からは入力パルスカウンタ１４にもＬｏｗレ
ベルの信号が出力されるので、入力パルスカウンタ１４
が初期化されて、最終段のクロック数検出回路３０−ｋ
からの出力信号が反転し、第２選択回路１６からはＴ−
ＦＦ６からの基準クロックが出力される。このため混成
集積回路１は、Ｔ−ＦＦ６からの基準クロックにより通
常モードで動作されるようになる（Ｔ５）。

次に動作モードを通常モードから微少電流測定モードに
切り替えるには、上記Ｔ１又はＴ４と同様に、まずｍ◆
ｃｙｃ以上の時間リセット端子８にＬｏ−レベルの信号
を入力し、各部を初期イヒする（Ｔ６）。

そして今度はリセット端子８を介して時間ｎ・ｃｙｃで
反転するパルス信号を（Ｋ−１）個入力した後、　（ｎ
±１）・ｃｙｃ以外で、且つｍ”Ｃｙｃ以内のパルス幅
のパルス信号を入力する（Ｔ７）。

すると大カバルスカウンタ１４では、上述したように、
偶数段のクロック数検出回路力几昨レベル、奇数段のク
ロック数検出回路が旧ｇｈレベルの信号を出力し、論理
回路１４ａからの出力が旧ｇｈレベルとなって、Ｔ−Ｆ
Ｆ２２の出力がＬｏｗから）１ｉｇｈに反転する。Ｔ−
ＦＦ２２からの出力信号がＨｉｇｈレベルとなると、水
晶発振回路４の発振動作が停止してＴ−ＦＦ６からの基
準クロックの出力が停止され、また同時に第２選択第１
選択回路１２のＡＮＤ回路１２ｂのゲートが閉じて、第
１選択回路１２からはＡＮＤ回路１２ｃを介してリセッ
ト端子８への入力信号がそのまま出力されるようになる
。

このため第２選択回路１６からはクロック信号が出力さ
れず、クロックによる動作が完全に停止されるので、そ
の間に微少電流の測定が可能となる（Ｔ８）。

次に微少電流測定モードから通常モードへの切り替えは
、リセット端子８にＬｏ−レベルの信号を入力する（Ｔ
９）ことにより行なうことができる。

つまりこの時点では第１選択回路１２からリセット端子
８への入力信号がそのまま出力されるので、リセット端
子８にＬＯ−レベルの信号を入力すると、ＡＮＤ回路２
６の出力力几ＯＷレベルとなって、Ｔ−ＦＦ２２及び人
カバルスカウンタ１４が初期化され、水晶発振回路４の
ＮＡＮＤ回路４ａのゲートが開いてＴ−ＦＦ６から基準
クロックが出力されるようになり、この結果、混成集積
回路１が基準クロックにより通常モード（Ｔ　１０）で
動作されるようになるのである。面図では、微少電流測
定後、上記Ｔ１．Ｔ４．Ｔ６と同様にｍ”　ｃｙｃ以上
の時間リセット端子８にＬｏ−レベルの信号を入力した
状態を表している。

以上説明したように、本実施例の混成集積回路によれば
、従来より混成集積回路に備えられているリセット端子
への入力信号を切り替えることで、混成集積回路１の動
作モードを、通常モード、ファンクションテストモード
、微少電流測定モードに変更することができる。このた
め従来のように動作モード切り替えのための端子や、検
査クロック入力のための端子を設ける必要はなく、２個
の端子を削減することができる。

また本実施例では混成集積回路１内に設ける発振回路を
水晶発振回路としているので、例えば発振回路をリング
発振回路やＣＲ発振回路等によって構成した場合に比べ
、発振周波数の電圧依存性、温度依存性、ばらつき等が
極めて小さく、ＣｙＣは一定となって、検査時に周囲の
環境に応じてリセット端子８への入力信号のパルス幅等
を変更しなくても、正確に動作試験を行なうことができ
る。

次に本発明の第２実施例を説明する。

まず第５図は本実施例の混成集積回路４０に設けられた
動作モード切替回路４２の構成を表す回路構成図である
。

図に示す如く本実施例の動作モード切替回路４２では、
リセット端子４４にインバータ４６を介して抵抗器４８
ａ及びコンデンサ４８ｂからなる積分回路４日が接続さ
れている。積分回路４８の出力端子は、電源電圧をＶｌ
、　　Ｖ２．　　Ｖ３　（但しＶｌ＞Ｖ２＞Ｖ３）と３
段階に分圧する分圧抵抗５０を介して各電圧Ｖｌ、Ｖ２
．Ｖ３が反転入力端子に印加された３つのコンパレータ
５２ａ、５２ｂ、５２ｃの非反転入力端子に接続され、
各コンパレータ５２ａ、５２ｂ、５２ｃで、積分回路４
日の出力端子レベルと電圧Ｖｌ、Ｖ２．Ｖ３とを大小比
較できるようにされている。

次にコンパレータ５２ａの出力端子は、Ｄ−ＦＦ５４の
入力端子及びクリア入力端子に接続されている。このた
め積分回路４日の出力端子レベルがＶ１以上となってコ
ンパレータ５２ａの出力信号レベルカ几０−レベルとな
るとＤ−ＦＦ５４がクリアされる。またＤ−ＦＦ５４の
クロック入力端子はインバータ５６を介してリセット端
子に接続されており、リセット端子４４への入力信号の
立ち下がりによって、Ｄ−ＦＦ５４の出力信号がコンパ
レータ５２ａの出力信号レベルとなる。

一方コンパレータ５２ｂ及び５２ｃの出力端子は、夫々
、出力端子がカウンタ５８の入力端子に接続されたイク
スクルーシブＯＲ（以下、ＥＸＯＲと記載する）６０の
入力端子に接続されている。

このため積分回路４日の出力端子レベルが７３以上でＶ
２より小さい時にＥＸＯＲ６０から旧ｇｈレベルの信号
が出力され、それ以外の時、即ち積分回路４８からの出
力信号レベルがＶ３より小さいか或は７２以上である時
、Ｌｏｗレベルの信号が出力されることとなる。そして
このＥ　Ｘ　ＯＲ６０＃）らの出力信号レベルがＬｏ％
！から旧ｇｈに切り替わる時点でカウンタ５８がカウン
トアツプし、そのカウント値が比較器６２に入力される
。尚比較器６２の他の入力端子には、カウンタ６４によ
るカウント値が入力される。

カウンタ６４のクロック入力端子は、このカウンタ６４
の最上位ビットの出力信号とリセット端子４４への入力
信号とを入力とするＯＲ回路６６の出力端子に接続され
ている。このためリセット端子４４にカウンタ６４でカ
ウント可能な数だけパルス信号が入力されると、次にク
リアされる迄の間クロック入力端子は旧ｇｈレベルとな
り続け、その後のカウント動作が停止される。

次に上記比較器６２は各カウンタ５８及び６４のカウン
ト値が一致した時旧ｇｈレベルの信号を出力よう構成さ
れており、その比較結果はＤ−ＦＦＧ８に出力される。

Ｄ−ＦＦ６Ｂのクロック入力端子は、上記Ｄ−ＦＦ５４
と同様に、インバータ５６を介してリセット端子４４に
接続されており、リセッ）１子４４への入力信号の立ち
下がりによって、比較器６２からの出力信号レベルに応
じた信号を出′力する。そしてＤ−ＦＦ５４及び６Ｂか
らの出力信号はＡＮＤ回路７０に入力される。

ＡＮＤ回路７０からの出力信号は、上記カウンタ５８及
び６４のクリア入力端子に入力され、各カウンタはその
信号レベルがＬｏｗレベルであるときクリアされる。ま
たＡＮＤ回路７０からの出力信号はＤ−ＦＦ７２のクリ
ア入力端子にも入力され、この信号力几０−レベルであ
るときＤ−ＦＦ７２がクリアされる。

Ｄ−ＦＦ７２の入力端子は、カウンタ６４の最上位ビッ
トの出力端子に接続され、クロック入力端子はリセット
端子４４に接続されている。このためＤ−ＦＦ７２から
は、リセット端子４４への入力信号の立ち上がり時点で
、カウンタ６４の最上位ビットの出力端子レベルに応じ
た信号が出力される。そしてこのＤ−ＦＦ７２からの出
力信号はリセット端子４４への入力信号と共にＯＲ回路
７４に入力され、ＯＲ回路７４からは混成集積回路４０
内部を初期化するためのリセット信号が出力される。

次に上記カウンタ６４の最上位ビットの出力端子は、上
記実施例と同様に構成された水晶発振回路７６のＮＯＲ
回路７６ｂの入力端子にも接続される。このためカウン
タ６４の最上位ビットの出力端子レベルが旧ｇｈレベル
になると、水晶発振回路７６の発振動作が停止して、上
記実施例と同様に設けられたＴ−ＦＦ７Ｂからのクロッ
ク信号の出力が停止される。尚Ｔ−ＦＦ７Ｂのクリア入
力端子は、インバータ８０を介してカウンタ６４の最上
位ビットの出力端子に接続され、その出力端子レベルが
旧ｇｈレベルとなったときクリアされる。

また上記カウンタ６４の最上位ビットの出力端子は、リ
セット端子４４と共にＡＮＤ回路８２０入力端子にも接
続され、ＡＮＤ回路８２の出力端子は、Ｔ−ＦＦ７Ｂの
出力端子と共にＮＯＲ回路８４の入力端子に接続されて
いる。尚ＮＯＲ回路８４は図示しない制御回路にクロッ
ク信号を出力するためのもので、Ｔ−ＦＦ７Ｂからのク
ロック信号、又はリセット端子４４を介して入力される
クロック信号を出力する。

次に上記のように構成された動作モード切替回路４２の
動作を第６図を用いて説明する。

まず混成集積回路４０を通常モードからファンクション
テストモード或は微少電流測定モードに切り替える場合
には、リセット端子４４を介して所定時間以上Ｌｏｗレ
ベルの信号を入力した後、その信号を旧ｇｈレベルに反
転する（Ｔｌｌ）。本実施例の動作モード切替回路４２
では、リセット端子４４へのＬｏｗレベルの信号入力時
間に応じて積分回路４８からの出力信号レベルが変化す
るが、ここでは積分回路４２からの出力信号レベルが７
１以上となるのに必要な時間Δｔ１以上以上−レベルの
信号を入力する。

するとコンパレータ５２ａの出力信号は旧ｇｈレベルか
らＬｏｗレベルに反転し、Ｄ−ＦＦ５４がクリアされる
。またこれによってＡＮＤ回路７０からの出力信号がＬ
ｏ％！レベルとなるので、カウンタ５８．６４、及びＤ
−ＦＦ７２がクリアされ、比較器６２ではカウンタ５８
及び６４の出力が一致していると判断されて旧ｇｈレベ
ルの信号が出力される。

また積分回路４日からの出力信号レベルが■１以上とな
った後、リセット端子４４への入力信号が反転される迄
の間は、ＯＲ回路７４の入力信号レベルは共にＬｏ−レ
ベルとなるので、ＯＲ回路７４からはＬｏｗレベルのリ
セット信号が出力されて、内部の制御回路が初期化され
る。

また上記のように所定時間以上リセット端子４４にＬｏ
−レベルの信号を出力した後、入力信号をＬｏ−レベル
に反転すると、今度は積分回路４日のコンデンサ４８ｂ
に充電された電気が抵抗器４８ａを介してインバータ４
６側に放電される。このため積分回路４８ａの出力端子
レベルが低下し、■３以下となって、各コンパレータ５
２ａ、５２ｂ。

５２ｃの出力信号がＬｏｗレベルに反転する。

次に上記のようにＴｌｌで内部を初期イヒすると、今度
は、Ｌｏｗ−Ｈｉｇｈ−Ｌｏｗ・・・と、所定周期で連
続的に反転する所定パルス幅のパルス信号を入力する（
Ｔ１２）。このようなパルス信号を入力すると、積分回
路４日ではコンデンサ４８ｂに充放電がなされ、その充
電時の電圧レベルによって、出力信号がＬＯ−レベルに
反転するコンパレータが決定されるが、ここでは積分回
路４日からの出力電圧がＶ３以上で■２未満の値となり
、コンパレータ５２ｃの出力信号レベルのみが反転する
よう、パルス幅Δｔ２のパルス信号を入力する。

このようにＴｌｌでリセット端子４４に旧ｇｈレベルの
信号を入力した後、Ｔ１２で再度Ｌｏ−レベルの信号が
入力されると、その立ち下がり時点ｔ１でＤ−ＦＦ５４
及び５８がコンパレータ５２ａの出力信号レベル（）ｌ
ｉｇｈ）及び比較器６２の出力信号レベル（）ｌｉｇｈ
）を夫々取り込み、ＡＮＤ回路７０からの出力信号が旧
ｇｈレベルとなる。このためカウンタ５８．６４、及び
Ｄ−ＦＦ７２のクリアが解除され、カウンタ５８及び６
４でのカウントが可能となる。

一方上記パルス信号の入力によって、コンパレータ５２
ｂ及び５２ｃからの出力信号を入力とするＥＸＯＲ６０
からは所定周期で旧ｇｈレベルの信号が出力される。こ
のためＥＸＯＲ６０から旧ｇｈレベルの信号が出力され
ると、その回数がカウンタ５８でカウントされ、比較器
６２に出力される。

またこのときカウンタ６４の最上位ビットの出力端子は
Ｌｏｗレベルとなっているため、カウンタ６４にはリセ
ット端子４４への入力信号、即ち上記パルス信号がその
まま入力され、その入力回数をカウントして比較器６２
に出力する。

したがって上記のようにΔｔ２のパルス幅で反転するパ
ルス信号を入力した場合には、比較器６２への入力信号
は一致し、比較器からは常時旧ｇｈレベルの信号が出力
されることとなり、Ｄ−ＦＦ６８は旧ｇｈレベルの信号
を出力し続ける。尚このときコンパレータ５２ａからは
旧ｇｈレベルの信号が出力されるので、その信号を受け
るＤ−ＦＦ５４もＨｉｇｈレベルの信号を出力し続け、
ＡＮＤ回路７０からの出力は旧ｇｈレベルとなって、カ
ウンタ５８及び６４がクリアされることはない。

ここでこのＴ１２では上記のようにカウンタ６４の最上
位ビ・ントの出力端子レベルカ几０−レベルとなってい
るため、Ｄ−ＦＦ７２からの出力信号はＬｏｗレベルと
なり、ＯＲ回路７４からはリセット端子４４への入力信
号がそのまま出力され、その信号力几０−レベルとなる
度に内部が初期化される。

またこのＴＩ２で入力するパルス信号のＬｏｗレベルの
時間が長くなって、積分回路４８から出力電圧が７２以
上となるような場合には、第７図に示す如く、コンデン
サ４８ｂへの充放電時にＥＸＯＲ６０から２回旧ｇｈレ
ベルのパルスが出力され、カウンタ５８でのカウント結
果とカウンタ６４でのカウント結果とが一致しなくなり
、比較器６２からＬＯ−レベルの信号が出力されて、動
作モード切替回路４２が初期状態となる。

また逆にパルス信号のＬｏ−レベルの時間が短くなって
、積分回路４日からの出力電圧レベルがＶ３に達しない
場合には、カウンタ５８でカウントされず、上記と同様
にカウンタ５８でのカウント結果とカウンタ６４でのカ
ウント結果とが一致しなくなり、比較器６２からＬＯν
レベルの信号が出力されて、動作モード切替回路４２が
初期状態となる。

次にこのＴＩ２で上記パルス信号が所定回数入力される
と、カウンタ６４の最上位ビットの出力端子が旧ｇｈレ
ベルとなって、水晶発振回路７６のＮＯＲ回路７６ａの
ゲートが閉じて発振が停止し、Ｔ−ＦＦ７Ｂがクリアさ
れる。またこのときＡＮＤ回路８２及びＮＯＲ回路８４
には上記カウンタ６４から旧ｇｈレベルの信号が入力さ
れるので、ＡＮＤ回路８２及びＮＯＲ回路８４を介して
リセット端子４４に入力された信号がクロック信号とし
て入力される。

このためＴ１３に示すように上記パルス信号を所定回以
上入力した後、リセット端子４４に検査クロックを入力
すれば、それによって当該混成集積回路４０をファンク
ションテストモードで動作させ、検査することができる
。

尚このとき入力する検査クロックとしては、少なくとも
積分回路４日からの出力信号レベルがＶ３以上にならな
いようにパルス幅を抑える必要がある。

またこのとき水晶発振回路７６の発振動作は停止してい
るので、リセット端子４４に旧ｇｈレベルの信号を入力
して検査クロックを入力しなければ、混成集積回路４０
を微少電流測定モードとして動作させ、微少電流測定を
行なうことができる。

次に動作モードをファンクションテストモード或は微少
電流テストモードから通常モードに復帰させるには、上
記Ｔｌｌと同様に、Δｔ１以上の時間リセット端子４４
にＬＯνレベルの信号を入力する（　Ｔ　１４）。こう
すれば上述したように動作モード切替回路４２を含む当
該混成集積回路４０が初期化され、その後リセット端子
４４に旧ｇｈレベルの信号を入力すれば、水晶発振回路
７６からの発振出力に基づくクロック信号によって、混
成集積回路４０が通常モードで動作されるようになる。

このように本実施例の混成集積回路４０においても、上
記第１実施例の混成集積回路１と同様、リセット端子へ
の入力信号を切り替えることで、混成集積回路１の動作
モードを、通常モード、ファンクションテストモード、
微少電流測定モードに変更することができ、動作モード
切替用の端子を特別に設ける必要がない。

［発明の効果］ 以上説明したように本発明の混成集積回路では、通常モ
ードとテストモードとの切り替えを従来集積回路に設け
られるリセット端子を介して行うことができ、しかもテ
ストモード時の検査クロックをその入力端子を介して入
力することができる。

このため従来のようにテストモード設定、或は検査クロ
ック入力用の端子を特別に設ける必要がなく、２個の端
子を削減することができる。

【図面の簡単な説明】

第１図乃至第４図は本発明の第１実施例を表し、第１図
は動作モード切替回路の回路構成図、第２図は通常モー
ド生成回路の回路構成図、第３図はパルス数検出回路の
回路構成図、第４図は動作モード切替回路の動作を説明
するタイムチャート、第５図乃至第７図は本発明の第２
実施例を表し、第５図は動作モード切替回路の回路構成
図、第６図及び第７図は動作モード切替回路の動作を説
明するタイムチャート、第８図及び第９図は従来の混成
集積回路の回路構成を表す回路構成図、である。 １・・・混成集積回路 ２・・・動作モード切替回路 ４・・・水晶発振回路 １０・・・通常モードクリア生成回路 １２・・・第１選択回路 １４・・・大力パルスカウンタ １６・・・第２選択回路 １８・・・テストモードクリア生成回路３０・・・クロ
ック数検出回路

Claims (1)

1. 【特許請求の範囲】 　動作モードとして通常モードとテストモードとを有し
   、通常モードのときには内部に備えた発振回路からのク
   ロックにより動作し、テストモードのときには外部から
   入力される検査クロツクにより動作する混成集積回路で
   あって、 特定の入力端子を介して入力される信号のパルス幅が所
   定値以上であるときクリア信号を発生し、当該集積回路
   を初期化するクリア生成手段と、該クリア生成手段から
   クリア信号が出力された後、上記入力端子を介して、少
   なくとも上記クリア信号発生のためのパルス幅より短い
   周期で反転するパルス信号が所定回連続して入力された
   とき、当該集積回路をテストモードに切り替えるための
   切替信号を発生する切替信号発生手段と、 該切替信号発生手段からの切替信号により、上記発振回
   路から出力されるクロックを遮断し、上記入力端子を介
   して入力される検査クロックに切り替えるクロック変更
   手段と、 を備えたことを特徴とする混成集積回路。