JPH06244822A - データ通信方式 - Google Patents

Abstract

(57)【要約】 【目的】 通信エラーの検出精度を高くしたデータ通信
方式を提供すること。 【構成】 受信側装置から送信要求信号（ＲＥＱ１）が
送信側装置の制御部１に届くと、制御部１から送信要求
信号（ＲＥＱ２）が出力される。このＲＥＱ２がマルチ
プレクサ２のセレクトＢ端子に入ると、マルチプレクサ
２はＢ端子に入力しているデータＤをＹ端子から出力す
る。前記ＲＥＱ２が終了すると、マルチプレクサ２はＡ
端子に入力している反転データＤをＹ端子から引続き出
力する。図示されていない受信側装置では、受信したデ
ータＤに続いて受信した反転データＤが、正しく反転さ
れた状態で届いているか否かを検出し、正しく反転され
た状態で届いていない場合に、通信エラーがあったと判
定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ通信方式に関
し、特に通信エラー検出能力を向上させたデータ通信方
式に関する。

【０００２】

【従来の技術】従来のデータ通信方式のエラー検出方式
の代表例として、パリティエラー検出方式がある。

【０００３】この方式の概要を、図５を参照して説明す
る。送信側２１は、送信部２２から、例えば８ビットの
データをデータ線２４を介して送信する。この時、１ビ
ットデータ付加部２３は、該８ビットと付加する１ビッ
トとの合計９ビットのデータの和が、例えば奇数になる
ように１ビットデータを付加し、該１ビットデータをパ
リティ線２５を介して送信する。

【０００４】これに対して、受信側２６では、データ線
２４を介して送られてきた８ビットのデータを受信部２
７で受信する。そして、通信エラー検出部２８で、前記
パリティ線２５を介して送られてきた１ビットデータ
と、前記受信した８ビットデータとを加算し、その結果
が奇数になれば、通信エラーがなかったと判断し、一方
偶数になると、通信エラーがあったと判定する。

【０００５】なお、本発明と関連する先行技術として、
例えば特開昭６２−２４８０５１号公報に開示されたも
のがある。

【０００６】

【発明が解決しようとする課題】しかしながら、前記の
通信エラー検出方式では、データが前記データ線２４上
を伝送される途中で偶数個のエラーを起こした場合に
は、このエラーを検出することができないという問題が
あった。また、前記パリティ線２５上を伝送される１ビ
ットデータにエラーが発生した時には、受信部２７で受
信されたデータにエラーがないにもかかわらず、該デー
タにエラーが発生したと誤検出されてしまうという問題
があった。

【０００７】本発明の目的は、前記した従来技術の問題
点を解決し、通信エラーの検出精度を高くしたデータ通
信方式を提供することにある。

【０００８】

【課題を解決するための手段】前記目的を達成するため
に、請求項１の発明は、複数ビットを送受信するデータ
通信方式において、送信側装置は、送信データを送信
後、引続いて該送信データを反転して送信する手段を具
備した点に特徴がある。

【０００９】また、請求項２の発明は、受信側装置が、
前記送信データを受信後、その反転データを受信し、論
理演算により全ビットが反転して受信されたか否かを検
出する手段を具備した点に特徴がある。

【００１０】

【作用】本発明によれば、送信側装置は、受信側装置に
対して、送信データを送信した後、引続いてその反転デ
ータを送信するので、受信側装置では、受信したデータ
が正しく逆の関係にあるか否かを判定することにより、
通信エラーを検出することができる。

【００１１】

【実施例】以下に、図面を参照して、本発明を詳細に説
明する。図１は、本発明のハンドシェーク型通信方式に
おける送信側装置の一実施例の回路図を示す。

【００１２】図において、１はＣＰＵ等の制御部、２は
マルチプレクサ、３はインバータ、４はノア回路、５、
６は遅延回路である。

【００１３】次に、本実施例の動作を、図１および図２
を参照して説明する。図２は、図１の中の主要な信号の
タイミングチャートを示す。

【００１４】まず、受信側装置から送信要求信号（ＲＥ
Ｑ１）が送信側装置の制御部１に届くと、制御部１から
送信要求信号（ＲＥＱ２）が出力される。このＲＥＱ２
はマルチプレクサ２のセレクトＢ端子に入力する。ま
た、この時、データＤは制御部１からマルチプレクサ２
に送出される。

【００１５】いま、時刻ｔ1 においてＲＥＱ２が立上が
り、時刻ｔ2 において、送信信号Ｓ1 が制御部１から出
力されたとすると、ノア回路４の出力信号Ｓ3 は該時刻
ｔ2にＬ（ロウ）レベルに変化し、マルチプレクサ２の
ＯＣ（アウトプット コントロール）端子に入力する。
マルチプレクサ２は該ＯＣ端子入力がＬレベルの間、有
効になる。このｔ2 時点において、前記ＲＥＱ２はＨ
（ハイ）レベルであるので、マルチプレクサ２では端子
Ｂが選択され、端子Ｂに入力しているデータＤが端子Ｙ
から出力されるようになる。すなわち、図２に示されて
いるように、送信データＳＤが受信側装置へ出力される
ようになる。

【００１６】前記送信信号Ｓ１は第１の遅延回路５によ
り所定時間遅延され、送信信号Ｓ２となって受信側装置
に送信される。また、該送信信号Ｓ２はノア回路４およ
び第２の遅延回路６に入力する。第２の遅延回路６は前
記送信信号Ｓ2 をさらに所定時間遅延してノア回路４に
送り出す。

【００１７】時刻ｔ4 に、前記送信要求信号（ＲＥＱ
２）が立下ると、マルチプレクサ２のセレクトＢ端子に
Ｌレベルの信号が入力するようになり、マルチプレクサ
２はＡ端子を選択する。このため、マルチプレクサ２の
Ｙ端子からはＡ端子に入力したデータ、すなわちインバ
ータ３によって反転されたデータが、送信データＳＤと
して受信側装置に出力されるようになる。

【００１８】時刻ｔ6 で、前記送信信号Ｓ3 がＨレベル
に変わると、マルチプレクサ２は不動作状態になり、Ｙ
端子からの送信データは無効になる。

【００１９】次に、受信側装置の一実施例の概略の構成
を、図３を参照して説明する。図において、１１はラッ
チ回路、１２は排他的論理和回路、１３はｎ個の信号が
入力する論理積回路、１４は論理和回路、１６は反転回
路、１７はＤフリップフロップである。

【００２０】次に、図３の受信側装置の動作を図３およ
び図４を参照して説明する。前記ラッチ回路１１に伝送
線を介して送られてきた送信データＳＤと送信信号Ｓ2
が入力してくると、該ラッチ回路１１は該送信データを
送信信号Ｓ2 の立上がり（時点ｔ3'）によりラッチす
る。したがって、ラッチ回路１１からは、受信データＲ
Ｄが出力されるようになる。

【００２１】図２の時刻ｔ3 とｔ4 に対応する図４のｔ
3'〜ｔ4'間では、ラッチ回路１１に入力する送信データ
ＳＤとラッチ回路１１から出力される受信データＲＤと
は同一であるから、排他的論理和回路１２の入力も同一
となって、出力１２ａのｎビットは全部Ｌレベルにな
る。

【００２２】一方、時刻ｔ4'以降はラッチ回路１１に入
力してくる送信データＳＤは前記インバータ３（図１参
照）で反転されたデータになっているから、通信エラー
がなければ、排他的論理和回路１２の入力は全部異なる
ものになるから、出力１２ａのｎビットは全部Ｈレベル
になる。また、通信エラーを起こしたビットがあれば、
前記出力１２ａのこのビットはＬレベルになる。

【００２３】次に、前記ｎビットの全部がＨレベルの出
力１２ａが論理積回路１３に入力すると、該論理積回路
１３の出力はＨレベルになり、一方ｎビットのうちの１
ビットでもＬレベルの信号が混じっていると、論理積回
路１３の出力はＬレベルになる。

【００２４】論理積回路１３の出力信号がＨレベルの時
には、論理和回路１４の出力はＨレベルになり、Ｌレベ
ルの時にはもう一方の入力信号に依存する。

【００２５】Ｄフリップフロップ１７は送信信号Ｓ2 の
反転信号の立上がり（時点ｔ5'）により、Ｄ端子入力信
号をラッチするので、通信エラーがない時には、時刻ｔ
5'において、Ｄフリップフロップ１７のＱ端子出力はＨ
レベルとなる。

【００２６】一方、前記送信データＳＤに１ビットでも
通信エラーがあると、時刻ｔ5'において、Ｄフリップフ
ロップ１７のＱ端子出力がＬレベルになる。通信エラー
の原因としては、送信側装置と受信側装置を結ぶ線路に
何らかの異常（例えば、伝送線の何本かが短絡する等）
が生じること、何らかの理由で、伝送途中に電気的ノイ
ズが侵入すること等が予想される。

【００２７】以上のように、本実施例によれば、送信要
求信号（ＲＥＱ２）が立下がってから送信信号Ｓ３が終
了するまでの期間Ｔ（図２参照）の間、送信データＳＤ
を反転して送信し、受信側ではこの反転データを用い
て、受信データＲＤの全ビットが正しく受信されている
か否かを判定するようにしたので、従来のエラー検出方
式のように、送信データの偶数ビットの異常を検知でき
なかったり、受信データは全ビット正しく受信されてい
るにもかかわらず、パリティ線の異常で通信エラーがあ
ったと誤判定する不具合を解消することができる。

【００２８】また、従来のデータ伝送方式では使用され
ていなかった前記Ｔの期間を利用して通信エラーを検出
するようにしたので、送信データの送信速度に大きな影
響を与えることなく、実現できる。

【００２９】さらに、本実施例によれば、送信側装置に
は、論理回路３、４、遅延回路５、６等の小さな回路、
受信側装置には、論理回路１２、１３、１４、１６、１
７等といった小さな回路を付加するだけで実現すること
ができる。

【００３０】

【発明の効果】以上の説明から明らかなように、本発明
によれば、下記の効果を期待することができる。

【００３１】(1) 送信データの全ビットにつき、正常に
通信されたか否かを調べることができるので、精度良く
通信エラーの検出をすることができる。

【００３２】(2) 従来の送信線の本数からパリティ線を
除去することができ、かつ小さな付加回路で実現でき
る。

【００３３】(3) 送信データの送信速度に大きな影響を
与えることなく、実現できる。

【図面の簡単な説明】

【図１】 本発明の送信側装置の一実施例を示す回路図
である。

【図２】 図１の回路の主要部の信号のタイミングチャ
ートである。

【図３】 本発明の受信側装置の一実施例を示す回路図
である。

【図４】 図３の回路の主要部の信号のタイミングチャ
ートである。

【図５】 従来の通信エラー検出方式を説明するための
説明図である。

【符号の説明】

１…制御部、２…マルチプレクサ、３…インバータ、１
１…ラッチ回路、１７…Ｄフリップフロップ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数ビットを送受信するデータ通信方式
   において、 送信側装置は、送信データを送信後、引続いて該送信デ
   ータを反転して送信する手段を具備したことを特徴とす
   るデータ通信方式。
2. 【請求項２】 請求項１のデータ通信方式において、 受信側装置は、前記送信データを受信後、その反転デー
   タを受信し、論理演算により全ビットが反転して受信さ
   れたか否かを検出する手段を具備したことを特徴とする
   データ通信方式。