JPH07239796A - バスエラー検出回路 - Google Patents
バスエラー検出回路Info
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- JPH07239796A JPH07239796A JP6029836A JP2983694A JPH07239796A JP H07239796 A JPH07239796 A JP H07239796A JP 6029836 A JP6029836 A JP 6029836A JP 2983694 A JP2983694 A JP 2983694A JP H07239796 A JPH07239796 A JP H07239796A
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- Japan
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- circuit
- flip
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Abstract
(57)【要約】
【目的】 バスを伝搬する信号の外乱によるエラーを検
出する。 【構成】 バス４２上の信号を監視する監視回路２と、
バス上の信号の確定期間に限って監視回路を有効にする
制御回路３とを含んで構成した。また、制御回路は、マ
イクロプロセッサ４０からのバス確定信号に基づいて監
視回路を制御するものとした。更に、監視回路は、バス
を構成する信号線の信号をクロック入力とすると共に論
理「１」をデータ入力と成し且つ制御回路の出力する制
御信号をリセット入力とするバスを構成する信号線の数
の第１のＤフリップフロップと、バスを構成する信号線
の反転信号をクロック入力とすると共に論理「１」をデ
ータ入力と成し且つ制御回路の出力する制御信号をリセ
ット入力とするバスを構成する信号線の数の第２のＤフ
リップフロップと、Ｄフリップフロップのそれぞれの出
力を入力とする論理和回路とを設けたものとした。
出する。 【構成】 バス４２上の信号を監視する監視回路２と、
バス上の信号の確定期間に限って監視回路を有効にする
制御回路３とを含んで構成した。また、制御回路は、マ
イクロプロセッサ４０からのバス確定信号に基づいて監
視回路を制御するものとした。更に、監視回路は、バス
を構成する信号線の信号をクロック入力とすると共に論
理「１」をデータ入力と成し且つ制御回路の出力する制
御信号をリセット入力とするバスを構成する信号線の数
の第１のＤフリップフロップと、バスを構成する信号線
の反転信号をクロック入力とすると共に論理「１」をデ
ータ入力と成し且つ制御回路の出力する制御信号をリセ
ット入力とするバスを構成する信号線の数の第２のＤフ
リップフロップと、Ｄフリップフロップのそれぞれの出
力を入力とする論理和回路とを設けたものとした。
Description
【０００１】
【産業上の利用分野】本発明は、バスを伝搬する信号の
エラーを検出するためのバスエラー検出回路に関する。
エラーを検出するためのバスエラー検出回路に関する。
【０００２】
【従来の技術】マイクロプロセッサとその周辺回路とを
接続するバスの伝搬信号のエラーを検出する手段とし
て、パリティ信号を利用する方法や比較回路を利用する
方法などが考案され且つ使用されている。
接続するバスの伝搬信号のエラーを検出する手段とし
て、パリティ信号を利用する方法や比較回路を利用する
方法などが考案され且つ使用されている。
【０００３】パリティ信号を利用する方法にあっては、
送信側はバスに信号を送出する際にその信号のパリティ
信号を生成し、別途設けたパリティ用信号線を介して該
パリティ信号を受信側に送出する。受信側では、バスを
介して受信した信号に基づいて生成したパリティ信号
と、パリティ用信号線を介して受信したパリティ信号と
を比較して、バスを介して受信した信号の正否を検出し
ている。
送信側はバスに信号を送出する際にその信号のパリティ
信号を生成し、別途設けたパリティ用信号線を介して該
パリティ信号を受信側に送出する。受信側では、バスを
介して受信した信号に基づいて生成したパリティ信号
と、パリティ用信号線を介して受信したパリティ信号と
を比較して、バスを介して受信した信号の正否を検出し
ている。
【０００４】また、比較回路を利用する方法にあって
は、特開平３−４００３６号公報に示されるような、マ
イクロプロセッサを二つ使用して信号を比較しながら正
否を検出する例などがある。
は、特開平３−４００３６号公報に示されるような、マ
イクロプロセッサを二つ使用して信号を比較しながら正
否を検出する例などがある。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
バスエラー検出回路にあっては、ソフトウェアの障害
（バグ）やバスの故障などにともなう比較的長期間の障
害を検出することを主眼としており、ノイズなどによる
突発的で且つ極めて短期間のバスの障害にあっては検出
することは困難であると言う問題点があった。
バスエラー検出回路にあっては、ソフトウェアの障害
（バグ）やバスの故障などにともなう比較的長期間の障
害を検出することを主眼としており、ノイズなどによる
突発的で且つ極めて短期間のバスの障害にあっては検出
することは困難であると言う問題点があった。
【０００６】本発明は、上記の問題点を解決するために
成されたもので、その目的とするところは、マイクロプ
ロセッサとその周辺回路とを接続するバスが、ノイズな
どの外乱によって障害を受けたことを検出することので
きるバスエラー検出回路を提供することにある。
成されたもので、その目的とするところは、マイクロプ
ロセッサとその周辺回路とを接続するバスが、ノイズな
どの外乱によって障害を受けたことを検出することので
きるバスエラー検出回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は上記の問題点を
解決するために、請求項１記載の発明にあっては、バス
上の信号を監視する監視回路と、前記バス上の信号の確
定期間に限って前記監視回路を有効にする制御回路とを
設けたことを特徴とする。
解決するために、請求項１記載の発明にあっては、バス
上の信号を監視する監視回路と、前記バス上の信号の確
定期間に限って前記監視回路を有効にする制御回路とを
設けたことを特徴とする。
【０００８】また、請求項２記載の発明にあっては、前
記制御回路は、マイクロプロセッサからのバス確定信号
に基づいて前記監視回路を制御するものであることを特
徴とする。
記制御回路は、マイクロプロセッサからのバス確定信号
に基づいて前記監視回路を制御するものであることを特
徴とする。
【０００９】更に、請求項３記載の発明にあっては、前
記監視回路は、前記バスを構成する信号線の信号をクロ
ック入力とすると共に論理「１」をデータ入力と成し且
つ前記制御回路の出力する制御信号をリセット入力とす
る前記バスを構成する信号線の数の第１のＤフリップフ
ロップと、前記バスを構成する信号線の反転信号をクロ
ック入力とすると共に論理「１」をデータ入力と成し且
つ前記制御回路の出力する制御信号をリセット入力とす
る前記バスを構成する信号線の数の第２のＤフリップフ
ロップと、前記Ｄフリップフロップのそれぞれの出力を
入力とする論理和回路とを設けたものであることを特徴
とする。
記監視回路は、前記バスを構成する信号線の信号をクロ
ック入力とすると共に論理「１」をデータ入力と成し且
つ前記制御回路の出力する制御信号をリセット入力とす
る前記バスを構成する信号線の数の第１のＤフリップフ
ロップと、前記バスを構成する信号線の反転信号をクロ
ック入力とすると共に論理「１」をデータ入力と成し且
つ前記制御回路の出力する制御信号をリセット入力とす
る前記バスを構成する信号線の数の第２のＤフリップフ
ロップと、前記Ｄフリップフロップのそれぞれの出力を
入力とする論理和回路とを設けたものであることを特徴
とする。
【００１０】
【作用】以上のように構成したことにより、請求項１記
載の発明にあっては、監視回路は、バス上の信号の確定
期間の間のみ制御回路によって有効にされてバス上の信
号の変化を監視する。従って、本来ならばバス上の信号
の変化のあってはならないバス上の信号の確定期間にバ
ス上の信号の変化があって、信号授受にエラーを生じた
恐れのあることを検出できる。
載の発明にあっては、監視回路は、バス上の信号の確定
期間の間のみ制御回路によって有効にされてバス上の信
号の変化を監視する。従って、本来ならばバス上の信号
の変化のあってはならないバス上の信号の確定期間にバ
ス上の信号の変化があって、信号授受にエラーを生じた
恐れのあることを検出できる。
【００１１】また、請求項２記載の発明にあっては、制
御回路は、マイクロプロセッサからのバス確定信号に基
づいて、監視回路を有効にする期間を制御している。従
って、簡単な構成で且つ正確にバス上の信号の確定期間
を特定することが可能で、信号授受のエラーを高い確率
で検出することができる。
御回路は、マイクロプロセッサからのバス確定信号に基
づいて、監視回路を有効にする期間を制御している。従
って、簡単な構成で且つ正確にバス上の信号の確定期間
を特定することが可能で、信号授受のエラーを高い確率
で検出することができる。
【００１２】更に、請求項３記載の発明にあっては、監
視回路として、バスを構成する信号線の信号をクロック
入力とする一対のＤフリップフロップを設けると共に、
一方のクロック入力は他方のクロック入力とは論理の反
転したクロック入力と成し、且つ、それぞれのＤフリッ
プフロップの出力を論理和回路の入力と成し、該論理和
回路の出力をエラー検出信号とするので、バス上の信号
の論理「１」→論理「０」の変化と論理「０」→論理
「１」の変化とのいずれのエラーをも検出できる。
視回路として、バスを構成する信号線の信号をクロック
入力とする一対のＤフリップフロップを設けると共に、
一方のクロック入力は他方のクロック入力とは論理の反
転したクロック入力と成し、且つ、それぞれのＤフリッ
プフロップの出力を論理和回路の入力と成し、該論理和
回路の出力をエラー検出信号とするので、バス上の信号
の論理「１」→論理「０」の変化と論理「０」→論理
「１」の変化とのいずれのエラーをも検出できる。
【００１３】
【実施例】以下、本発明に係るバスエラー検出回路の概
念を図１に基づいて、本発明に係るバスエラー検出回路
の一実施例を図２〜図５に基づいて、それぞれ詳細に説
明する。
念を図１に基づいて、本発明に係るバスエラー検出回路
の一実施例を図２〜図５に基づいて、それぞれ詳細に説
明する。
【００１４】図１はバスエラー検出回路の原理を示す概
念図、図２はバスエラー検出回路を示すブロック図、図
３はバスエラー検出回路の監視回路を示す回路図であ
る。図４はバスエラー検出回路の動作を説明するタイミ
ングチャートであり、図４（ａ）〜図４（ｄ）はバスを
構成する第１〜第４の信号線の信号状態をそれぞれ示
し、図４（ｅ）は制御回路の出力を示し、図４（ｆ）は
バスを構成する第２の信号線の信号をクロック入力とす
る第１のＤフリップフロップの出力を示し、図４（ｇ）
はバスを構成する第２の信号線の信号をクロック入力と
する第２のＤフリップフロップの出力を示し、図４
（ｈ）はバスを構成する第３の信号線の信号をクロック
入力とする第１のＤフリップフロップの出力を示し、図
４（ｉ）はバスを構成する第３の信号線の信号をクロッ
ク入力とする第２のＤフリップフロップの出力を示し、
図４（ｊ）は、バスを構成する第１の信号線の信号をク
ロック入力とする第１および第２のＤフリップフロップ
の出力と、バスを構成する第４の信号線の信号をクロッ
ク入力とする第１および第２のＤフリップフロップの出
力とを示し、図４（ｋ）はバスエラー検出回路の検出出
力を示している。図５は真理値表であり、図５（ａ）は
第１のＤフリップフロップの真理値表を示し、図５
（ｂ）は第２のＤフリップフロップの真理値表を示して
いる。
念図、図２はバスエラー検出回路を示すブロック図、図
３はバスエラー検出回路の監視回路を示す回路図であ
る。図４はバスエラー検出回路の動作を説明するタイミ
ングチャートであり、図４（ａ）〜図４（ｄ）はバスを
構成する第１〜第４の信号線の信号状態をそれぞれ示
し、図４（ｅ）は制御回路の出力を示し、図４（ｆ）は
バスを構成する第２の信号線の信号をクロック入力とす
る第１のＤフリップフロップの出力を示し、図４（ｇ）
はバスを構成する第２の信号線の信号をクロック入力と
する第２のＤフリップフロップの出力を示し、図４
（ｈ）はバスを構成する第３の信号線の信号をクロック
入力とする第１のＤフリップフロップの出力を示し、図
４（ｉ）はバスを構成する第３の信号線の信号をクロッ
ク入力とする第２のＤフリップフロップの出力を示し、
図４（ｊ）は、バスを構成する第１の信号線の信号をク
ロック入力とする第１および第２のＤフリップフロップ
の出力と、バスを構成する第４の信号線の信号をクロッ
ク入力とする第１および第２のＤフリップフロップの出
力とを示し、図４（ｋ）はバスエラー検出回路の検出出
力を示している。図５は真理値表であり、図５（ａ）は
第１のＤフリップフロップの真理値表を示し、図５
（ｂ）は第２のＤフリップフロップの真理値表を示して
いる。
【００１５】図１に基づいてバスエラー検出回路の概念
を説明する。図１に示すように、バスエラー検出回路１
は、監視回路２と制御回路３とを含んで構成される。監
視回路２は、信号入力部２ａと、エラー検出出力部２ｂ
と、制御信号入力部２ｃとを備えている。制御回路３は
制御信号出力部３ａを備えている。
を説明する。図１に示すように、バスエラー検出回路１
は、監視回路２と制御回路３とを含んで構成される。監
視回路２は、信号入力部２ａと、エラー検出出力部２ｂ
と、制御信号入力部２ｃとを備えている。制御回路３は
制御信号出力部３ａを備えている。
【００１６】監視回路２の信号入力部２ａは、マイクロ
プロセッサ４０と周辺回路４１とを結ぶバス４２に接続
している。監視回路２のエラー検出出力部２ｂは、例え
ばエラー報知処理などのために、マイクロプロセッサ４
０のＮＭＩ（マスク不可能割り込み）入力端子（図示せ
ず）などに接続する。監視回路２の制御信号入力部２ｃ
は、制御回路３の制御信号出力部３ａに接続する。
プロセッサ４０と周辺回路４１とを結ぶバス４２に接続
している。監視回路２のエラー検出出力部２ｂは、例え
ばエラー報知処理などのために、マイクロプロセッサ４
０のＮＭＩ（マスク不可能割り込み）入力端子（図示せ
ず）などに接続する。監視回路２の制御信号入力部２ｃ
は、制御回路３の制御信号出力部３ａに接続する。
【００１７】上述のように構成されるバスエラー検出回
路１は次のように動作する。すなわち、マイクロプロセ
ッサ４０はバス４２を介して周辺回路４１と信号の授受
を行っている。制御回路３は、何らかの方法にてバス４
２上の信号の確定期間に同期して監視回路２を有効にす
るための制御信号を制御信号出力部３ａに出力してい
る。
路１は次のように動作する。すなわち、マイクロプロセ
ッサ４０はバス４２を介して周辺回路４１と信号の授受
を行っている。制御回路３は、何らかの方法にてバス４
２上の信号の確定期間に同期して監視回路２を有効にす
るための制御信号を制御信号出力部３ａに出力してい
る。
【００１８】従って、監視回路は、制御回路からの制御
信号に基づいて、バス上の信号の確定期間中のみバス上
の信号の変化を有効に監視し、本来ならばバス上の信号
の変化のあってはならないバス上の信号の確定期間にバ
ス上の信号の１つでも変化があると、信号授受にエラー
を生じた恐れがあるとしてバスエラー検出信号をエラー
検出出力部２ｂから出力できる。
信号に基づいて、バス上の信号の確定期間中のみバス上
の信号の変化を有効に監視し、本来ならばバス上の信号
の変化のあってはならないバス上の信号の確定期間にバ
ス上の信号の１つでも変化があると、信号授受にエラー
を生じた恐れがあるとしてバスエラー検出信号をエラー
検出出力部２ｂから出力できる。
【００１９】次に、バスエラー検出回路の一実施例を図
２〜図５に基づいて説明する。図２に示すバスエラー検
出回路１は、監視回路２と制御回路３とを含んで構成さ
れる。監視回路２は、信号入力部２ａと、エラー検出出
力部２ｂと、制御信号入力部２ｃとを備えている。制御
回路３は、制御信号出力部３ａと、バス確定信号入力部
３ｂとを備えている。
２〜図５に基づいて説明する。図２に示すバスエラー検
出回路１は、監視回路２と制御回路３とを含んで構成さ
れる。監視回路２は、信号入力部２ａと、エラー検出出
力部２ｂと、制御信号入力部２ｃとを備えている。制御
回路３は、制御信号出力部３ａと、バス確定信号入力部
３ｂとを備えている。
【００２０】監視回路２の信号入力部２ａは、マイクロ
プロセッサ４０と周辺回路４１とを結ぶバス４２に接続
している。監視回路２のエラー検出出力部２ｂは、マイ
クロプロセッサ４０のＮＭＩ（マスク不可能割り込み）
入力端子に接続する。監視回路２の制御信号入力部２ｃ
は、制御回路３の制御信号出力部３ａに接続する。制御
回路３のバス確定信号入力部３ｂは、マイクロプロセッ
サ４０のメモリーリクエスト信号（例えば米インテル社
の8086マイクロプロセッサの/MREQ 信号）のような信号
出力部に接続する。
プロセッサ４０と周辺回路４１とを結ぶバス４２に接続
している。監視回路２のエラー検出出力部２ｂは、マイ
クロプロセッサ４０のＮＭＩ（マスク不可能割り込み）
入力端子に接続する。監視回路２の制御信号入力部２ｃ
は、制御回路３の制御信号出力部３ａに接続する。制御
回路３のバス確定信号入力部３ｂは、マイクロプロセッ
サ４０のメモリーリクエスト信号（例えば米インテル社
の8086マイクロプロセッサの/MREQ 信号）のような信号
出力部に接続する。
【００２１】監視回路２を更に詳細に説明すると図３に
示すように構成されている。但し、説明を簡略化するた
めに、監視対象のバス４２は第１の信号線乃至第４の信
号線の４本の信号線から構成されているものとして説明
する。すなわち、監視回路２は、第１のＤフリップフロ
ップに相当する４個のＤフリップフロップＡ1,Ａ2,Ａ 3,
Ａ4 と、第２のＤフリップフロップに相当する４個のＤ
フリップフロップＢ1,Ｂ2,Ｂ3,Ｂ4 と、論理和回路２０
とを含んで構成されている。
示すように構成されている。但し、説明を簡略化するた
めに、監視対象のバス４２は第１の信号線乃至第４の信
号線の４本の信号線から構成されているものとして説明
する。すなわち、監視回路２は、第１のＤフリップフロ
ップに相当する４個のＤフリップフロップＡ1,Ａ2,Ａ 3,
Ａ4 と、第２のＤフリップフロップに相当する４個のＤ
フリップフロップＢ1,Ｂ2,Ｂ3,Ｂ4 と、論理和回路２０
とを含んで構成されている。
【００２２】監視回路２の内部接続は次のようにされて
いる。すなわち、ＤフリップフロップＡ1,Ａ2,Ａ3,Ａ4,
Ｂ1,Ｂ2,Ｂ3,Ｂ4 のそれぞれのデータ入力部Ｄは、論理
「１」に相当するHigh（なお、以降にあっては、論理
「１」をHighと表現し、論理「０」をLow と表現する）
の電源端子Ｖccに接続される。ＤフリップフロップＡ1,
Ａ2,Ａ3,Ａ4,Ｂ1,Ｂ2,Ｂ3,Ｂ4 のそれぞれのリセット入
力部Ｒは、それぞれ接続されて制御信号入力部２ｃを形
成する。ＤフリップフロップＡ1,Ａ2,Ａ3,Ａ4,Ｂ 1,Ｂ2,
Ｂ3,Ｂ4 のそれぞれの出力部Ｑは、論理和回路２０の入
力部に各々接続される。論理和回路２０の出力部は、監
視回路２のエラー検出出力部２ｂを形成する。
いる。すなわち、ＤフリップフロップＡ1,Ａ2,Ａ3,Ａ4,
Ｂ1,Ｂ2,Ｂ3,Ｂ4 のそれぞれのデータ入力部Ｄは、論理
「１」に相当するHigh（なお、以降にあっては、論理
「１」をHighと表現し、論理「０」をLow と表現する）
の電源端子Ｖccに接続される。ＤフリップフロップＡ1,
Ａ2,Ａ3,Ａ4,Ｂ1,Ｂ2,Ｂ3,Ｂ4 のそれぞれのリセット入
力部Ｒは、それぞれ接続されて制御信号入力部２ｃを形
成する。ＤフリップフロップＡ1,Ａ2,Ａ3,Ａ4,Ｂ 1,Ｂ2,
Ｂ3,Ｂ4 のそれぞれの出力部Ｑは、論理和回路２０の入
力部に各々接続される。論理和回路２０の出力部は、監
視回路２のエラー検出出力部２ｂを形成する。
【００２３】ＤフリップフロップＡ1 とＤフリップフロ
ップＢ1 とのそれぞれのクロック入力部Ｔは、接続され
て信号入力部２ａ1 を形成する。ＤフリップフロップＡ
2 とＤフリップフロップＢ2 とのそれぞれのクロック入
力部Ｔは、接続されて信号入力部２ａ2 を形成する。Ｄ
フリップフロップＡ3 とＤフリップフロップＢ3 とのそ
れぞれのクロック入力部Ｔは、接続されて信号入力部２
ａ3 を形成する。ＤフリップフロップＡ4 とＤフリップ
フロップＢ4 とのそれぞれのクロック入力部Ｔは、接続
されて信号入力部２ａ4 を形成する。
ップＢ1 とのそれぞれのクロック入力部Ｔは、接続され
て信号入力部２ａ1 を形成する。ＤフリップフロップＡ
2 とＤフリップフロップＢ2 とのそれぞれのクロック入
力部Ｔは、接続されて信号入力部２ａ2 を形成する。Ｄ
フリップフロップＡ3 とＤフリップフロップＢ3 とのそ
れぞれのクロック入力部Ｔは、接続されて信号入力部２
ａ3 を形成する。ＤフリップフロップＡ4 とＤフリップ
フロップＢ4 とのそれぞれのクロック入力部Ｔは、接続
されて信号入力部２ａ4 を形成する。
【００２４】なお、信号入力部２ａ1 はバス４２の第１
の信号線に、信号入力部２ａ2 はバス４２の第２の信号
線に、信号入力部２ａ3 はバス４２の第３の信号線に、
信号入力部２ａ4 はバス４２の第４の信号線に、それぞ
れ接続している。
の信号線に、信号入力部２ａ2 はバス４２の第２の信号
線に、信号入力部２ａ3 はバス４２の第３の信号線に、
信号入力部２ａ4 はバス４２の第４の信号線に、それぞ
れ接続している。
【００２５】上述のように構成されるバスエラー検出回
路１は、次のように動作する。すなわち、制御回路３
は、マイクロプロセッサ４０からバス確定信号入力部３
ｂに入力する信号に基づいて、監視対象のバス４２の信
号確定期間はLow でその外の期間はHighである制御信号
（図４（ｅ）に示す）を、制御信号出力部３ａから出力
する。
路１は、次のように動作する。すなわち、制御回路３
は、マイクロプロセッサ４０からバス確定信号入力部３
ｂに入力する信号に基づいて、監視対象のバス４２の信
号確定期間はLow でその外の期間はHighである制御信号
（図４（ｅ）に示す）を、制御信号出力部３ａから出力
する。
【００２６】従って、図４（ｅ）に示すような制御信号
が制御回路３の制御信号出力部３ａから監視回路２の制
御信号入力部２ｃに入力され、しかも、第１の信号線か
らは信号入力部２ａ1 に図４（ａ）に示すようなノイズ
の影響の無いLow 信号が入力され、第２の信号線からは
信号入力部２ａ2 に図４（ｂ）に示すようなノイズＮ 1
の影響を受けたHigh信号が入力され、第３の信号線から
は信号入力部２ａ3 に図４（ｃ）に示すようなノイズＮ
2 の影響を受けたLow 信号が入力され、第４の信号線か
らは信号入力部２ａ4 に図４（ｄ）に示すようなノイズ
の影響の無いLow 信号が入力されたとすると、Ｄフリッ
プフロップＡ1,Ａ2,Ａ3,Ａ4,Ｂ1,Ｂ2,Ｂ 3,Ｂ4 のそれぞ
れは次のような出力をする。
が制御回路３の制御信号出力部３ａから監視回路２の制
御信号入力部２ｃに入力され、しかも、第１の信号線か
らは信号入力部２ａ1 に図４（ａ）に示すようなノイズ
の影響の無いLow 信号が入力され、第２の信号線からは
信号入力部２ａ2 に図４（ｂ）に示すようなノイズＮ 1
の影響を受けたHigh信号が入力され、第３の信号線から
は信号入力部２ａ3 に図４（ｃ）に示すようなノイズＮ
2 の影響を受けたLow 信号が入力され、第４の信号線か
らは信号入力部２ａ4 に図４（ｄ）に示すようなノイズ
の影響の無いLow 信号が入力されたとすると、Ｄフリッ
プフロップＡ1,Ａ2,Ａ3,Ａ4,Ｂ1,Ｂ2,Ｂ 3,Ｂ4 のそれぞ
れは次のような出力をする。
【００２７】すなわち、ＤフリップフロップＡ1,Ａ2,Ａ
3,Ａ4 のそれぞれは図５（ａ）に示すような真理値表に
基づいて動作し、ＤフリップフロップＢ1,Ｂ2,Ｂ3,Ｂ4
のそれぞれは図５（ｂ）に示すような真理値表に基づい
て動作するものである。従って、監視回路２は、図５に
示す真理値表から明らかのように、図４（ｅ）に示す制
御信号のLow の期間（バス信号確定期間）にのみ、バス
（第１乃至第４の信号線）４２の監視を実行する。
3,Ａ4 のそれぞれは図５（ａ）に示すような真理値表に
基づいて動作し、ＤフリップフロップＢ1,Ｂ2,Ｂ3,Ｂ4
のそれぞれは図５（ｂ）に示すような真理値表に基づい
て動作するものである。従って、監視回路２は、図５に
示す真理値表から明らかのように、図４（ｅ）に示す制
御信号のLow の期間（バス信号確定期間）にのみ、バス
（第１乃至第４の信号線）４２の監視を実行する。
【００２８】監視を実行し始めた監視回路２のＤフリッ
プフロップＡ1,Ａ2,Ａ3,Ａ4,Ｂ1,Ｂ 2,Ｂ3,Ｂ4 のそれぞ
れは、出力部ＱからLow を出力する。そして、本来なら
ば、それぞれの信号入力部２ａ1,２ａ2,２ａ3,２ａ4 の
信号状態（Low ・Highの状態）は変化しない筈で、Ｄフ
リップフロップＡ1,Ａ2,Ａ3,Ａ4,Ｂ1,Ｂ2,Ｂ3,Ｂ4 のそ
れぞれの出力部ＱはLow の出力を継続する筈である。
プフロップＡ1,Ａ2,Ａ3,Ａ4,Ｂ1,Ｂ 2,Ｂ3,Ｂ4 のそれぞ
れは、出力部ＱからLow を出力する。そして、本来なら
ば、それぞれの信号入力部２ａ1,２ａ2,２ａ3,２ａ4 の
信号状態（Low ・Highの状態）は変化しない筈で、Ｄフ
リップフロップＡ1,Ａ2,Ａ3,Ａ4,Ｂ1,Ｂ2,Ｂ3,Ｂ4 のそ
れぞれの出力部ＱはLow の出力を継続する筈である。
【００２９】ところが、制御信号のLow の期間（バス信
号確定期間）中に、図４（ｂ）に示すようにノイズＮ1
の影響で信号入力部２ａ2 の信号状態が変化したとする
と、ＤフリップフロップＢ2 の出力部Ｑは該ノイズＮ1
の影響による立ち下がり（High→Low ）時点でLow →Hi
ghに変化し、ＤフリップフロップＡ2 の出力部Ｑは該ノ
イズＮ1 の影響による立ち上がり（Low →High）時点で
Low →Highに変化する。また、図４（ｃ）に示すように
ノイズＮ2 の影響で信号入力部２ａ3 の信号状態が変化
したとすると、ＤフリップフロップＡ3 の出力部Ｑは該
ノイズＮ2 の影響による立ち上がり時点でLow →Highに
変化し、ＤフリップフロップＢ3 の出力部Ｑは該ノイズ
Ｎ2 の影響による立ち下がり時点でLow →Highに変化す
る。その他のＤフリップフロップＡ1,Ａ4,Ｂ1,Ｂ4 の出
力部Ｑは、図４（ｊ）に示すようにLow を継続する。
号確定期間）中に、図４（ｂ）に示すようにノイズＮ1
の影響で信号入力部２ａ2 の信号状態が変化したとする
と、ＤフリップフロップＢ2 の出力部Ｑは該ノイズＮ1
の影響による立ち下がり（High→Low ）時点でLow →Hi
ghに変化し、ＤフリップフロップＡ2 の出力部Ｑは該ノ
イズＮ1 の影響による立ち上がり（Low →High）時点で
Low →Highに変化する。また、図４（ｃ）に示すように
ノイズＮ2 の影響で信号入力部２ａ3 の信号状態が変化
したとすると、ＤフリップフロップＡ3 の出力部Ｑは該
ノイズＮ2 の影響による立ち上がり時点でLow →Highに
変化し、ＤフリップフロップＢ3 の出力部Ｑは該ノイズ
Ｎ2 の影響による立ち下がり時点でLow →Highに変化す
る。その他のＤフリップフロップＡ1,Ａ4,Ｂ1,Ｂ4 の出
力部Ｑは、図４（ｊ）に示すようにLow を継続する。
【００３０】従って、論理和回路２０の出力であるエラ
ー検出出力部２ｂからは、図４（ｋ）に示すようなバス
エラー検出出力が成される。すなわち、エラー検出出力
部２ｂからは、ノイズＮ1 の影響による立ち下がり時点
から制御信号の立ち上がり時点迄の期間Highであるバス
エラー検出出力が成される。
ー検出出力部２ｂからは、図４（ｋ）に示すようなバス
エラー検出出力が成される。すなわち、エラー検出出力
部２ｂからは、ノイズＮ1 の影響による立ち下がり時点
から制御信号の立ち上がり時点迄の期間Highであるバス
エラー検出出力が成される。
【００３１】すなわち、上述のように構成されるバスエ
ラー検出回路１にあっては、バス４２の信号を確定する
期間にノイズなどの何らかの影響でバス４２上の信号が
変化すると、バスエラーを生じた恐れがある旨の信号を
出力できるのである。
ラー検出回路１にあっては、バス４２の信号を確定する
期間にノイズなどの何らかの影響でバス４２上の信号が
変化すると、バスエラーを生じた恐れがある旨の信号を
出力できるのである。
【００３２】
【発明の効果】本発明のバスエラー検出回路は上述のよ
うに構成したものであるから、請求項１記載の発明にあ
っては、本来ならばバス上の信号の変化があってはなら
ないバス上の信号の確定期間にバス上の信号の変化があ
ると、信号の授受にエラーを生じた恐れがある旨の信号
を出力できるので、マイクロプロセッサなどを用いた装
置の信頼性の向上のための一助とすることができ、請求
項２記載の発明にあっては、マイクロプロセッサからの
バス確定信号に基づいて制御回路が監視回路を有効にす
る期間を制御するので、簡単な構成で且つ正確にバス上
の信号の確定期間を特定することが可能で、上記効果に
加えて、信号授受のエラーを高い確率で検出することが
でき、請求項３記載の発明にあっては、監視回路とし
て、バスを構成する信号線の信号をクロック入力とする
一対のＤフリップフロップを設けると共に、一方のクロ
ック入力は他方のクロック入力とは論理の反転したクロ
ック入力と成し、且つ、それぞれのＤフリップフロップ
の出力を論理和回路の入力と成し、該論理和回路の出力
をエラー検出出力としたので、上記効果に加えて、バス
上の信号の論理「１」→論理「０」の変化と論理「０」
→論理「１」の変化とのいずれのエラーをも簡単な構成
にて検出できる、優れたバスエラー検出回路を提供でき
ると言う効果を奏する。
うに構成したものであるから、請求項１記載の発明にあ
っては、本来ならばバス上の信号の変化があってはなら
ないバス上の信号の確定期間にバス上の信号の変化があ
ると、信号の授受にエラーを生じた恐れがある旨の信号
を出力できるので、マイクロプロセッサなどを用いた装
置の信頼性の向上のための一助とすることができ、請求
項２記載の発明にあっては、マイクロプロセッサからの
バス確定信号に基づいて制御回路が監視回路を有効にす
る期間を制御するので、簡単な構成で且つ正確にバス上
の信号の確定期間を特定することが可能で、上記効果に
加えて、信号授受のエラーを高い確率で検出することが
でき、請求項３記載の発明にあっては、監視回路とし
て、バスを構成する信号線の信号をクロック入力とする
一対のＤフリップフロップを設けると共に、一方のクロ
ック入力は他方のクロック入力とは論理の反転したクロ
ック入力と成し、且つ、それぞれのＤフリップフロップ
の出力を論理和回路の入力と成し、該論理和回路の出力
をエラー検出出力としたので、上記効果に加えて、バス
上の信号の論理「１」→論理「０」の変化と論理「０」
→論理「１」の変化とのいずれのエラーをも簡単な構成
にて検出できる、優れたバスエラー検出回路を提供でき
ると言う効果を奏する。
【図１】本発明に係るバスエラー検出回路の原理を示す
概念図である。
概念図である。
【図２】本発明に係るバスエラー検出回路の一実施例を
示すブロック図である。
示すブロック図である。
【図３】上記実施例の監視回路を示す回路図である。
【図４】上記実施例の動作を説明するタイミングチャー
トである。
トである。
【図５】上記実施例のＤフリップフロップの動作を示す
真理値表である。
真理値表である。
１ バスエラー検出回路 ２ 監視回路 ２０ 論理和回路 ３ 制御回路 ４０ マイクロプロセッサ ４２ バス Ａn 第１のＤフリップフロップ（但しｎは１，…４
の整数） Ｂn 第２のＤフリップフロップ（但しｎは１，…４
の整数）
の整数） Ｂn 第２のＤフリップフロップ（但しｎは１，…４
の整数）
Claims (3)
- 【請求項１】 バス上の信号を監視する監視回路と、前
記バス上の信号の確定期間に限って前記監視回路を有効
にする制御回路とを設けたことを特徴とするバスエラー
検出回路。 - 【請求項２】 前記制御回路は、マイクロプロセッサか
らのバス確定信号に基づいて前記監視回路を制御するも
のであることを特徴とする請求項１記載のバスエラー検
出回路。 - 【請求項３】 前記監視回路は、前記バスを構成する信
号線の信号をクロック入力とすると共に論理「１」をデ
ータ入力と成し且つ前記制御回路の出力する制御信号を
リセット入力とする前記バスを構成する信号線の数の第
１のＤフリップフロップと、前記バスを構成する信号線
の反転信号をクロック入力とすると共に論理「１」をデ
ータ入力と成し且つ前記制御回路の出力する制御信号を
リセット入力とする前記バスを構成する信号線の数の第
２のＤフリップフロップと、前記Ｄフリップフロップの
それぞれの出力を入力とする論理和回路とを設けたもの
であることを特徴とする請求項１記載または請求項２記
載のバスエラー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6029836A JPH07239796A (ja) | 1994-02-28 | 1994-02-28 | バスエラー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6029836A JPH07239796A (ja) | 1994-02-28 | 1994-02-28 | バスエラー検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07239796A true JPH07239796A (ja) | 1995-09-12 |
Family
ID=12287106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6029836A Withdrawn JPH07239796A (ja) | 1994-02-28 | 1994-02-28 | バスエラー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07239796A (ja) |
-
1994
- 1994-02-28 JP JP6029836A patent/JPH07239796A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |