JPS62150454A - ダイレクトメモリアクセスシステム - Google Patents
ダイレクトメモリアクセスシステムInfo
- Publication number
- JPS62150454A JPS62150454A JP29043985A JP29043985A JPS62150454A JP S62150454 A JPS62150454 A JP S62150454A JP 29043985 A JP29043985 A JP 29043985A JP 29043985 A JP29043985 A JP 29043985A JP S62150454 A JPS62150454 A JP S62150454A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- microprocessor
- transfer
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はダイレクトメモリアクセスシステムに係り、特
にダイレクトメモリアクセスを有するマイクロプロセッ
サの動作停止を監視するシステムに関するものである。
にダイレクトメモリアクセスを有するマイクロプロセッ
サの動作停止を監視するシステムに関するものである。
［従来の技術１
近年、マイクロプロセッサは広範な分野に利用されてい
るが、その機能を高めるためにマイクロプロセッサの動
作を一時的に停止させて直接メモリ内のデータの入出力
を行なうダイレクトメモリアクセス（以下、ＤＭＡと略
記する）方式が広く採用されている。第２図にＤＭＡ方
式を採用した従来のマイクロブ［１セツサシステムの構
成を示す。
るが、その機能を高めるためにマイクロプロセッサの動
作を一時的に停止させて直接メモリ内のデータの入出力
を行なうダイレクトメモリアクセス（以下、ＤＭＡと略
記する）方式が広く採用されている。第２図にＤＭＡ方
式を採用した従来のマイクロブ［１セツサシステムの構
成を示す。
ＤＭＡによるデータの入出力を行なう場合には、まず入
出力コントロール部１から転送要求信号Ｓ１がＤＭＡコ
ントロール部２に出力される。ＤＭＡコントロール部２
は転送要求信号Ｓ１を入力するとマイクロプロセッサ３
に停止要求信号Ｓ２を出力し、これによりマイクロプロ
セッサ３は内部処理を中断して、データバス４を開放す
ると共に停止したことを示ず停止中表示信号Ｓ３をＤＭ
Ａコントロール部２に送出する。そして、ＤＭＡコント
ロール部２は入出力コントロール部１からの転送要求信
号Ｓ１とマイクロプロセッサ３からの停止中表示信号Ｓ
３との論理積をとることにより、これらの信号Ｓ＋ 、
８３が共に入力している場合にのみ、ＤＭＡによるメモ
リ５とのデータの入出力が可能であると判断してこの入
出力動作を実行した後、転送許可信号Ｓ４を入出力コン
トロール部１に出力する。転送許可信号Ｓ４を入力した
入出力コントロール部１はデータバス４を介してデータ
転送を行ない、さらにＤＭＡコントロール部２に出力し
ていた転送要求信号Ｓ１を元に戻寸。これによりＤＭＡ
コントロール部２からマイクロプロセッサ３に出力され
ていた停止要求信号Ｓ２が元に戻り、マイクロプロセッ
サ３の停止状態が解除されて内部処理が再開される。
出力コントロール部１から転送要求信号Ｓ１がＤＭＡコ
ントロール部２に出力される。ＤＭＡコントロール部２
は転送要求信号Ｓ１を入力するとマイクロプロセッサ３
に停止要求信号Ｓ２を出力し、これによりマイクロプロ
セッサ３は内部処理を中断して、データバス４を開放す
ると共に停止したことを示ず停止中表示信号Ｓ３をＤＭ
Ａコントロール部２に送出する。そして、ＤＭＡコント
ロール部２は入出力コントロール部１からの転送要求信
号Ｓ１とマイクロプロセッサ３からの停止中表示信号Ｓ
３との論理積をとることにより、これらの信号Ｓ＋ 、
８３が共に入力している場合にのみ、ＤＭＡによるメモ
リ５とのデータの入出力が可能であると判断してこの入
出力動作を実行した後、転送許可信号Ｓ４を入出力コン
トロール部１に出力する。転送許可信号Ｓ４を入力した
入出力コントロール部１はデータバス４を介してデータ
転送を行ない、さらにＤＭＡコントロール部２に出力し
ていた転送要求信号Ｓ１を元に戻寸。これによりＤＭＡ
コントロール部２からマイクロプロセッサ３に出力され
ていた停止要求信号Ｓ２が元に戻り、マイクロプロセッ
サ３の停止状態が解除されて内部処理が再開される。
このようにして行なわれるＤＭＡ処理によってデータ転
送の高速化が達成されると共にマイクロプロセッサ３の
負担軽減がなされる。
送の高速化が達成されると共にマイクロプロセッサ３の
負担軽減がなされる。
［発明が解決しようとする問題点］
上述したように、ＤＭＡコントロール部２は転送要求信
号Ｓ１と停止中表示信号Ｓ３とを共に入力する場合にの
み、メモリ５とのデータ入出力を行なった後に転送許可
を入出力コントロール部１に与えるので、入出力コント
【１−ル部１はＤＭＡ処理が終了するまでＤＭＡコント
ロール部２に転送要求信号＄１を出力し続ける必要があ
る。しかしながら、ノイズあるいはタイミングのずれの
影響により、ＤＭＡコントロール部２がマイクロプロセ
ッサ−３へ停止要求信号Ｓ２を出力してから停止中表示
信号Ｓ３を入力するまでの間に入出力コントロール部１
からの転送要求信号Ｓ１が元に戻るという誤動作を生じ
ると、ＤＭＡコントロール部２はメモリ５との間のデー
タ入出力を行なうことができず、従って入出力コントロ
ール部１へ転送許可信号Ｓ４を出力することができなく
なる。
号Ｓ１と停止中表示信号Ｓ３とを共に入力する場合にの
み、メモリ５とのデータ入出力を行なった後に転送許可
を入出力コントロール部１に与えるので、入出力コント
【１−ル部１はＤＭＡ処理が終了するまでＤＭＡコント
ロール部２に転送要求信号＄１を出力し続ける必要があ
る。しかしながら、ノイズあるいはタイミングのずれの
影響により、ＤＭＡコントロール部２がマイクロプロセ
ッサ−３へ停止要求信号Ｓ２を出力してから停止中表示
信号Ｓ３を入力するまでの間に入出力コントロール部１
からの転送要求信号Ｓ１が元に戻るという誤動作を生じ
ると、ＤＭＡコントロール部２はメモリ５との間のデー
タ入出力を行なうことができず、従って入出力コントロ
ール部１へ転送許可信号Ｓ４を出力することができなく
なる。
その結束、マイクロプロセッサ３が停止したままとなり
、外部リセットを行なわない限り動作しなくなってしま
う。
、外部リセットを行なわない限り動作しなくなってしま
う。
［発明の目的］
本発明の目的は前記した従来技術の問題点を解消し、入
出力コントロール部から出力された転送要求信号が誤っ
て元に戻っても、マイクロプロセッサの動作を再開させ
ることができるダイレクトメモリアクセスシステムを提
供することにある。
出力コントロール部から出力された転送要求信号が誤っ
て元に戻っても、マイクロプロセッサの動作を再開させ
ることができるダイレクトメモリアクセスシステムを提
供することにある。
［発明の概要］
本発明は上記目的を達成するために、入出力装置からダ
イレクトメモリアクセス制御部に転送要求信号が入力さ
れると上記制御部がマイクロプロセッサを停止させた後
に上記入出力装置に転送許可信号を出力してメモリと上
記入出力装置間のデータ転送を実行させるダイレクトメ
モリアクセスシステムにおいて、上記マイクロプロセッ
サの動作停止時間を計測し、これが所定値を越えたとき
に上記制御部に上記転送要求信号と同値の信号を出力す
る復帰部を設けたものである。
イレクトメモリアクセス制御部に転送要求信号が入力さ
れると上記制御部がマイクロプロセッサを停止させた後
に上記入出力装置に転送許可信号を出力してメモリと上
記入出力装置間のデータ転送を実行させるダイレクトメ
モリアクセスシステムにおいて、上記マイクロプロセッ
サの動作停止時間を計測し、これが所定値を越えたとき
に上記制御部に上記転送要求信号と同値の信号を出力す
る復帰部を設けたものである。
［実施例］
以下、本発明の実施例を添付図面に従って説明する。
第１図は本発明の一実施例に係るダイレクトメモリアク
セスシステムの構成図である。入出力コントロール部１
はＤＭＡによりデータ転送を行なおうとするときにハイ
レベルの転送要求信号Ｓ１をオア回路６に出力すると共
に転送許可信号Ｓ４を入力するとデータバス４を介して
データの転送を行なった後、転送要求信号Ｓ１をローレ
ベルとする。ＤＭＡコントロール部２はオア回路６の出
力信号Ｓ５およびマイクロプロセッサ３からの停止中表
示信号Ｓ３を入力し、出力信号Ｓ５のみがハイレベルの
場合にはマイクロプロセッサ３にハイレベルの停止要求
信号Ｓ２を出力し、信号Ｓ５およびマイクロプロセッサ
３からの停止中表示信号Ｓ３が共にハイレベルの場合に
はデータバス４を介してメモリ５とのデータの入出力を
行なった後にハイレベルの転送許可信号Ｓ４を入出力コ
ントロール部１に出力すると共に、その後オア回路６の
出力信号Ｓ５が０−レベルになると停止要求信号Ｓ２を
［１−レベルとする。マイクロプロセッサ３はハイレベ
ルの停止要求信号Ｓ２を入力すると内部処理を中断して
停止すると共にデータバス４を開放してハイレベルの停
止中表示信号Ｓ３を出力し、停止要求信号Ｓ２がローレ
ベルになると停止中表示信号Ｓ３をｌコーレベルにして
内部処理を再開する。
セスシステムの構成図である。入出力コントロール部１
はＤＭＡによりデータ転送を行なおうとするときにハイ
レベルの転送要求信号Ｓ１をオア回路６に出力すると共
に転送許可信号Ｓ４を入力するとデータバス４を介して
データの転送を行なった後、転送要求信号Ｓ１をローレ
ベルとする。ＤＭＡコントロール部２はオア回路６の出
力信号Ｓ５およびマイクロプロセッサ３からの停止中表
示信号Ｓ３を入力し、出力信号Ｓ５のみがハイレベルの
場合にはマイクロプロセッサ３にハイレベルの停止要求
信号Ｓ２を出力し、信号Ｓ５およびマイクロプロセッサ
３からの停止中表示信号Ｓ３が共にハイレベルの場合に
はデータバス４を介してメモリ５とのデータの入出力を
行なった後にハイレベルの転送許可信号Ｓ４を入出力コ
ントロール部１に出力すると共に、その後オア回路６の
出力信号Ｓ５が０−レベルになると停止要求信号Ｓ２を
［１−レベルとする。マイクロプロセッサ３はハイレベ
ルの停止要求信号Ｓ２を入力すると内部処理を中断して
停止すると共にデータバス４を開放してハイレベルの停
止中表示信号Ｓ３を出力し、停止要求信号Ｓ２がローレ
ベルになると停止中表示信号Ｓ３をｌコーレベルにして
内部処理を再開する。
また、マイクロプロセッサ３から出力される停止中表示
信号Ｓ３がカウンタ部７のセット端子Ｓに接続されると
共にこの停止中表不信＠Ｓ３およびＤＭＡコントロール
部２から出力される転送許可信号Ｓ４はアンド回路８に
入力し、その出力信ＲＳ ｓがカウンタ部７のリセット
端子Ｒに接続されている。カウンタ部７はけット端子Ｓ
に入力される停止中表示信号Ｓ３がハイレベルになると
クロック端子Ｃに入力されているクロック発生部９から
のクロック信号の計数を開始してその計数値が予め設定
されている所定値を越えたときにオア回路６にハイレベ
ルの出力信号Ｓ１を出力し、リセット端子Ｒにハイレベ
ルの信号Ｓ６が入力されると計数を中断してその計数値
を零にリセットする。
信号Ｓ３がカウンタ部７のセット端子Ｓに接続されると
共にこの停止中表不信＠Ｓ３およびＤＭＡコントロール
部２から出力される転送許可信号Ｓ４はアンド回路８に
入力し、その出力信ＲＳ ｓがカウンタ部７のリセット
端子Ｒに接続されている。カウンタ部７はけット端子Ｓ
に入力される停止中表示信号Ｓ３がハイレベルになると
クロック端子Ｃに入力されているクロック発生部９から
のクロック信号の計数を開始してその計数値が予め設定
されている所定値を越えたときにオア回路６にハイレベ
ルの出力信号Ｓ１を出力し、リセット端子Ｒにハイレベ
ルの信号Ｓ６が入力されると計数を中断してその計数値
を零にリセットする。
すなわち、オア回路６．カウンタ部７およびアンド回路
８によって復帰部が構成されている。
８によって復帰部が構成されている。
次に、本実施例の作用を説明する。
まず、入出力コントロール部１からハイレベルの転送要
求信号Ｓ１が出力されると、オア回路６の出クツ信号Ｓ
５がハイレベルとなり、ＤＭＡコントロール部２からマ
イクロブロセッ＋１３にハイレベルの停止要求信＠Ｓ２
が出力される。この停止要求信号Ｓ２を入力したマイク
ロプロセッサ３は内部処理を中断してハイレベルの停止
中表示信号８３を出力する。
求信号Ｓ１が出力されると、オア回路６の出クツ信号Ｓ
５がハイレベルとなり、ＤＭＡコントロール部２からマ
イクロブロセッ＋１３にハイレベルの停止要求信＠Ｓ２
が出力される。この停止要求信号Ｓ２を入力したマイク
ロプロセッサ３は内部処理を中断してハイレベルの停止
中表示信号８３を出力する。
すると、この停止中表示信号Ｓ３をセット端子Ｓに入力
するカウンタ部７において計数が開始される一方、ＤＭ
Ａコントロール部２ではオア回路６の出力信号Ｓ５およ
び停止中表示信号Ｓ３が共にハイレベルであることが確
認され、メモリ５とのデータ入出力が行なわれた後、ハ
イレベルの転送許可信号Ｓ４が出力される。その結果、
アンド回路８の出力信号Ｓ６はハイレベルとなり、カウ
ンタ部７がリセットされる。また、ハイレベルの転送許
可信号Ｓ４を入力した人出ノココントロール部１ではデ
ータバス４を介してデータ転送が行なわれ、その後、転
送要求信号＄１がローレベルとされる。このため、オア
回路６の出力信号Ｓ５もローレベルとなるので、ＤＭＡ
コントロール部−２は停止要求信号Ｓ２をローレベルと
し、その結果マイクロプロセッサ３の動作が再開されて
停止中表示信号Ｓ３がローレベルとなる。
するカウンタ部７において計数が開始される一方、ＤＭ
Ａコントロール部２ではオア回路６の出力信号Ｓ５およ
び停止中表示信号Ｓ３が共にハイレベルであることが確
認され、メモリ５とのデータ入出力が行なわれた後、ハ
イレベルの転送許可信号Ｓ４が出力される。その結果、
アンド回路８の出力信号Ｓ６はハイレベルとなり、カウ
ンタ部７がリセットされる。また、ハイレベルの転送許
可信号Ｓ４を入力した人出ノココントロール部１ではデ
ータバス４を介してデータ転送が行なわれ、その後、転
送要求信号＄１がローレベルとされる。このため、オア
回路６の出力信号Ｓ５もローレベルとなるので、ＤＭＡ
コントロール部−２は停止要求信号Ｓ２をローレベルと
し、その結果マイクロプロセッサ３の動作が再開されて
停止中表示信号Ｓ３がローレベルとなる。
ところで、ノイズ等の影響によりＤＭＡコントロール部
２がマイクロプロセッサ３にハイレベルの停止要求信号
Ｓ２を出力してからハイレベルの停止中表示信号Ｓ３を
入力するまでの間に、入出力コントロール部１から出力
されている転送要求信号Ｓ１がローレベルに立下がった
場合には、オア回路６の出力信号Ｓ５もローレベルとな
るのでＤＭＡコントロール部２はＤＭＡによるデータ入
出力不可と判断して入出力動作を行なわず、ハイレベル
の転送許可信号Ｓ４を出力しなくなる。ところが、この
とき停止中表示信号Ｓ３がハイレベルとなっているので
カウンタ部７では計数が「１１始されており、転送許可
信号Ｓ４がローレベルであるためにリセットされずに計
数が続けられる。ぞして、計数値が所定値を越えたとさ
に、カウンタ部７からハイレベルの出力信号Ｓｌが出力
される。
２がマイクロプロセッサ３にハイレベルの停止要求信号
Ｓ２を出力してからハイレベルの停止中表示信号Ｓ３を
入力するまでの間に、入出力コントロール部１から出力
されている転送要求信号Ｓ１がローレベルに立下がった
場合には、オア回路６の出力信号Ｓ５もローレベルとな
るのでＤＭＡコントロール部２はＤＭＡによるデータ入
出力不可と判断して入出力動作を行なわず、ハイレベル
の転送許可信号Ｓ４を出力しなくなる。ところが、この
とき停止中表示信号Ｓ３がハイレベルとなっているので
カウンタ部７では計数が「１１始されており、転送許可
信号Ｓ４がローレベルであるためにリセットされずに計
数が続けられる。ぞして、計数値が所定値を越えたとさ
に、カウンタ部７からハイレベルの出力信号Ｓｌが出力
される。
従って、オア回路６の出力信号Ｓ５はハイレベルとなり
、ＤＭＡコントロール部２はＤＭＡによるデータ入出力
可能と判断して入出力動作を行なった後、ハイレベルの
転送許可信号Ｓ４を出力し、これにより入出力コントロ
ール部１はデータバス４を介してデータ転送を実行する
。
、ＤＭＡコントロール部２はＤＭＡによるデータ入出力
可能と判断して入出力動作を行なった後、ハイレベルの
転送許可信号Ｓ４を出力し、これにより入出力コントロ
ール部１はデータバス４を介してデータ転送を実行する
。
また、転送許可信号Ｓ４がハイレベルとなったために、
カウンタ１ｌｉｆ１７はリセットされ、その出力信号Ｓ
１がローレベルに戻る。従って、オア回路６の出力信＠
Ｓ５もローレベルに立下がるので、ＤＭＡコントロール
部２により停止要求信号Ｓ２がローレベルとなり、マイ
クロプロセッサ３の動作が再開される。
カウンタ１ｌｉｆ１７はリセットされ、その出力信号Ｓ
１がローレベルに戻る。従って、オア回路６の出力信＠
Ｓ５もローレベルに立下がるので、ＤＭＡコントロール
部２により停止要求信号Ｓ２がローレベルとなり、マイ
クロプロセッサ３の動作が再開される。
［発明の効果］
以上説明したように本発明によれば、次のごとき優れた
効果を発揮する。
効果を発揮する。
（１） 入出力部から出ツノされた転送要求信号が誤
って元に戻ってもマイクロプロセッサの動作を再開させ
ることができ、システムの信頼性が向上づる。
って元に戻ってもマイクロプロセッサの動作を再開させ
ることができ、システムの信頼性が向上づる。
（２） 従来のシステムに復帰部をなす簡単な回路を
付加するだけで本発明のシステムを構成することができ
、汎用性に優れている。
付加するだけで本発明のシステムを構成することができ
、汎用性に優れている。
第１図は本発明の一実施例に係るダイレクトアクセスシ
ステムの構成図、第２図は従来のシステムの構成図であ
る。 図中、１は入出力コントロール部、２はＤＭＡコントロ
ール部、３はマイクロプロセッサ、５はメモリ、７はカ
ウンタ部である。
ステムの構成図、第２図は従来のシステムの構成図であ
る。 図中、１は入出力コントロール部、２はＤＭＡコントロ
ール部、３はマイクロプロセッサ、５はメモリ、７はカ
ウンタ部である。
Claims (1)
- 入出力装置からダイレクトメモリアクセス制御部に転送
要求信号が入力されると上記制御部がマイクロプロセッ
サを停止させた後に上記入出力装置に転送許可信号を出
力してメモリと上記入出力装置間のデータ転送を実行さ
せるダイレクトメモリアクセスシステムにおいて、上記
マイクロプロセッサの動作停止時間を計測し、これが所
定値を越えたときに上記制御部に上記転送要求信号と同
値の信号を出力する復帰部を設けたことを特徴とするダ
イレクトメモリアクセスシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29043985A JPS62150454A (ja) | 1985-12-25 | 1985-12-25 | ダイレクトメモリアクセスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29043985A JPS62150454A (ja) | 1985-12-25 | 1985-12-25 | ダイレクトメモリアクセスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150454A true JPS62150454A (ja) | 1987-07-04 |
Family
ID=17756045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29043985A Pending JPS62150454A (ja) | 1985-12-25 | 1985-12-25 | ダイレクトメモリアクセスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0381857A (ja) * | 1989-08-25 | 1991-04-08 | Fuji Electric Co Ltd | 中央演算処理装置の調停回路 |
-
1985
- 1985-12-25 JP JP29043985A patent/JPS62150454A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0381857A (ja) * | 1989-08-25 | 1991-04-08 | Fuji Electric Co Ltd | 中央演算処理装置の調停回路 |
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