JPS60230255A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS60230255A JPS60230255A JP59086350A JP8635084A JPS60230255A JP S60230255 A JPS60230255 A JP S60230255A JP 59086350 A JP59086350 A JP 59086350A JP 8635084 A JP8635084 A JP 8635084A JP S60230255 A JPS60230255 A JP S60230255A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bus
- preset
- output
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/372—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a time-dependent priority, e.g. individually loaded time counters or time slot
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、マイクロプロセッサのバス要求／受付機能
に係るもので、特にバス・ロックを回避する機能を備え
たマイクロプロセッサに関する。
に係るもので、特にバス・ロックを回避する機能を備え
たマイクロプロセッサに関する。
従来のマイクロプロセッサ（ｃ ｐ Ｕ）は、他のデバ
イスからバス要求信号（ＢＵｓＲｇｑ）を受け取ると、
その時実行していたバス・トランザクションが終シ次第
、バス要求受付け（バス使用許可）信号（ＢＵＳＡＣＫ
）を出力しくＣＰＵ自身はその前に動作を停止する）、
バスへの出力を高インピーダンスにしてバスを明は渡す
ようになっている。
イスからバス要求信号（ＢＵｓＲｇｑ）を受け取ると、
その時実行していたバス・トランザクションが終シ次第
、バス要求受付け（バス使用許可）信号（ＢＵＳＡＣＫ
）を出力しくＣＰＵ自身はその前に動作を停止する）、
バスへの出力を高インピーダンスにしてバスを明は渡す
ようになっている。
このため、信号ＢＵ８ＲＥＱが入力されている間はずつ
とＣＰＵは何の動作もできないままである。
とＣＰＵは何の動作もできないままである。
従って、ＣＰＵはバスの制御権に関して最低の優先順位
を持つことになる。このようなマイクロプロセッサのバ
ス要求／受付機能に関しては、Ｚｉｏｌｏｇ社のｃｏｖ
ｐｏＮＥＮＴｓ ＤＡＴＡ ＢＯＯＫ 、 １９８３／
８４゜Ｐ２Ｓ５．Ｐ２Ｓ５．Ｐ２Ｓ５に記載されている
。
を持つことになる。このようなマイクロプロセッサのバ
ス要求／受付機能に関しては、Ｚｉｏｌｏｇ社のｃｏｖ
ｐｏＮＥＮＴｓ ＤＡＴＡ ＢＯＯＫ 、 １９８３／
８４゜Ｐ２Ｓ５．Ｐ２Ｓ５．Ｐ２Ｓ５に記載されている
。
第１図は、従来のバス要求／応答のタイミングチャート
を示している。図示するように、バス要求信号ＢＵＳＲ
ｇＱが現在命令を実行している以外のデバイスから出力
される（″Ｌルベルとなる）と、ＣＰＨの内部バス要求
信号ＢＵＳＲＥＱがクロック信号ＣＬＫの立ち上がりに
同期してＩＬ”レベルとなる。これによって、現在実行
しているマシンサイクルの終了後に、バスの使用を許可
する信号ＢＵＳＡＣＫが″Ｌルベルとなってバスのイー
用可能状態となる。そして、バス要求信号ＢＵＳＲｇＱ
を出力したデバイスの命令が実行される。このデバイス
の動作を破線で示す。次に、このデバイスの動作終了後
、バス要求信号ＢＵＳＲＥＱが”Ｈ”レベルとなると、
クロック信号ＣＬＫの立ち上がシに同期してＣＰＵの内
部バス要求信号ＢＵＳＲＥＱが”Ｈ”レベルとなる。こ
の信号ＢＵＳＲｆｉｉＱの立ち上がシよｌクロックサイ
クル遅れてバス使用許可信号ＢＵＳＡＣＫがｌｌＨ“レ
ベルとなシ前と同じ状態に戻る。
を示している。図示するように、バス要求信号ＢＵＳＲ
ｇＱが現在命令を実行している以外のデバイスから出力
される（″Ｌルベルとなる）と、ＣＰＨの内部バス要求
信号ＢＵＳＲＥＱがクロック信号ＣＬＫの立ち上がりに
同期してＩＬ”レベルとなる。これによって、現在実行
しているマシンサイクルの終了後に、バスの使用を許可
する信号ＢＵＳＡＣＫが″Ｌルベルとなってバスのイー
用可能状態となる。そして、バス要求信号ＢＵＳＲｇＱ
を出力したデバイスの命令が実行される。このデバイス
の動作を破線で示す。次に、このデバイスの動作終了後
、バス要求信号ＢＵＳＲＥＱが”Ｈ”レベルとなると、
クロック信号ＣＬＫの立ち上がシに同期してＣＰＵの内
部バス要求信号ＢＵＳＲＥＱが”Ｈ”レベルとなる。こ
の信号ＢＵＳＲｆｉｉＱの立ち上がシよｌクロックサイ
クル遅れてバス使用許可信号ＢＵＳＡＣＫがｌｌＨ“レ
ベルとなシ前と同じ状態に戻る。
しかし、上記のような方式では、何らかの原因でバス要
求信号ＢＵＢＲＥＱがアクティブ状態（ＩＬＩレベル）
になったままこの状態が続くと、ＣＰＵは何も動作でき
ないことになる。、従って、システムは何もしないまま
停止する。このような状態は、信号ＢＵＳＲＥＱを出力
しているデバイスが故障した場合に起こシ得るもので、
この故障状態としては次の２つの場合が考えられる。
求信号ＢＵＢＲＥＱがアクティブ状態（ＩＬＩレベル）
になったままこの状態が続くと、ＣＰＵは何も動作でき
ないことになる。、従って、システムは何もしないまま
停止する。このような状態は、信号ＢＵＳＲＥＱを出力
しているデバイスが故障した場合に起こシ得るもので、
この故障状態としては次の２つの場合が考えられる。
（１）信号ＢＵ８ＲＥＱがアクティブになったままでバ
ス制御タイミング信号（以下、バス・トランザクション
開始タイミング信号肩で代表する）が出力されないか、
信号・１石の出力から次のＡｓまでの間隔が異常に長い
場合。
ス制御タイミング信号（以下、バス・トランザクション
開始タイミング信号肩で代表する）が出力されないか、
信号・１石の出力から次のＡｓまでの間隔が異常に長い
場合。
（２）信号ＢＵ８ＲＥＱがアクティブになシ、信号Ｉが
無限回発生して止まらない場合。
無限回発生して止まらない場合。
Ｃ発明の目的〕
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、バス要求を発信するデバイス
の誤動作が原因となってバスがそのデバイスに専有され
ることにょシシステムがロックされてしまうのを防止で
き、システムの信頼性を向上できるマイクロプロセッサ
を提供することである。
その目的とするところは、バス要求を発信するデバイス
の誤動作が原因となってバスがそのデバイスに専有され
ることにょシシステムがロックされてしまうのを防止で
き、システムの信頼性を向上できるマイクロプロセッサ
を提供することである。
すなわち、この発明においては、上記（１）の故障状態
に対処するために、ＣＰＨの内部に第゛１のプリセット
・カウンタを設け、バス使用許可信号ＢＵＢＡＣＫがア
クティブ状態になってからバス・トランザクション開始
タイミング信号Ａｓがアクティブ状態となるまでの時間
、およびバス・トランザクション開始タイミング信号Ａ
８の出力から次の信号ＡＢの出力までの時間を、ＣＰＵ
のクロック信号の数を計数することによって計時するも
ので、最初に信号ＢｔｒｓＡｃＫがアクティブになった
直後、および信号Ａｓがアクティブになるたびに所定の
値にグリセットし、以後クロック信号をカウントダウン
してこの値が１０１に達した時、バス占拠余止信号を出
刃するようにしている。
に対処するために、ＣＰＨの内部に第゛１のプリセット
・カウンタを設け、バス使用許可信号ＢＵＢＡＣＫがア
クティブ状態になってからバス・トランザクション開始
タイミング信号Ａｓがアクティブ状態となるまでの時間
、およびバス・トランザクション開始タイミング信号Ａ
８の出力から次の信号ＡＢの出力までの時間を、ＣＰＵ
のクロック信号の数を計数することによって計時するも
ので、最初に信号ＢｔｒｓＡｃＫがアクティブになった
直後、および信号Ａｓがアクティブになるたびに所定の
値にグリセットし、以後クロック信号をカウントダウン
してこの値が１０１に達した時、バス占拠余止信号を出
刃するようにしている。
また、（２）の故障状態に対処するために、ＣＰＵの内
部に第２のプリセット・カウンタを設け、最初に信号Ｂ
ＵＳＡＣＫがアクティブになった直後にプリセットし、
以後信号Ａ８が入力されるたびにカウントダウンしてこ
の値がゲに達した時にバス占拠禁止信号を出力するよう
にしたものである。
部に第２のプリセット・カウンタを設け、最初に信号Ｂ
ＵＳＡＣＫがアクティブになった直後にプリセットし、
以後信号Ａ８が入力されるたびにカウントダウンしてこ
の値がゲに達した時にバス占拠禁止信号を出力するよう
にしたものである。
以下、この発明の一実施例について図面を参照して説明
する。第２図において、１１は制御回路で、この制御回
路１１にはバス要求信号ＢＵ８ＲＫＱ 、バス・トラン
ザクション開始タイミング信号首およびクロック信号Ｃ
ＬＫが供給される。上記制御回路１１から出力されるカ
ウント信号（クロック信号−ＣＬＫ）ＣＡ１、およびプ
リセット信号ＰＲＩは、第１のプリセット・カウンタ１
２に供給される。このプリセット・カウンタ１２は、バ
ス使用許可信号ＢＵＳＡＣＫがアクティブ状態になって
からバス・トランザクション開始タイミング信号首がア
クティブ状態となるまでの時間、および信号ｌの出力か
ら次の信号Ａｓの出力までの時間を、ＣＰＵのクロック
信号ＣＬＫの数を計数することによシ計時するものであ
る。上記プリセット・カウンタ１２には、上記制御回路
１１から出力されるプリセット信号ＰＲＩによってレジ
スタ１４からプリセット値が与えられる。このプリセッ
ト値は、命令によって予めレジスタ１４に与えられる。
する。第２図において、１１は制御回路で、この制御回
路１１にはバス要求信号ＢＵ８ＲＫＱ 、バス・トラン
ザクション開始タイミング信号首およびクロック信号Ｃ
ＬＫが供給される。上記制御回路１１から出力されるカ
ウント信号（クロック信号−ＣＬＫ）ＣＡ１、およびプ
リセット信号ＰＲＩは、第１のプリセット・カウンタ１
２に供給される。このプリセット・カウンタ１２は、バ
ス使用許可信号ＢＵＳＡＣＫがアクティブ状態になって
からバス・トランザクション開始タイミング信号首がア
クティブ状態となるまでの時間、および信号ｌの出力か
ら次の信号Ａｓの出力までの時間を、ＣＰＵのクロック
信号ＣＬＫの数を計数することによシ計時するものであ
る。上記プリセット・カウンタ１２には、上記制御回路
１１から出力されるプリセット信号ＰＲＩによってレジ
スタ１４からプリセット値が与えられる。このプリセッ
ト値は、命令によって予めレジスタ１４に与えられる。
また、上記制御回路１１から出力されるカウント信号（
信号Ａ ８−） Ｃｐ、 ２およびプリセット信号ＰＲ
２は、第２のプリセット・カウンタ１５に供給される。
信号Ａ ８−） Ｃｐ、 ２およびプリセット信号ＰＲ
２は、第２のプリセット・カウンタ１５に供給される。
このプリセット・カウンタ１５は、バス・トランザクシ
ョンの回数を計数するもので、プリセット・カウンタ１
５には゛上記制御回路１１から出力されるプリセット信
号ＰＲ２によってレジスタ１７がらプリセット値が与え
られる。このプリセット値は命令によって予めレジスタ
１７に与えられるものである。上記プリセット・カウン
タ１２．１５の内容が０になったことを示す出力信号が
それぞれオア回路１８の入力端に供給される。このオア
回路１８の出力端には、フリップフロップＦＦＩのセッ
ト入力端Ｓが接続される。このフリップフロップＦＦＩ
は、バス占拠禁止信号を出力するためのもので、リセッ
ト入力端Ｒには、前記制御回路１１からリセット信号Ｒ
８が供給される。上記フリップフロップＦＦＩの出力端
は、アンド回路１９の一方の入力端に接続され、このア
ンド回路１９の他方の入力端には、フリップフロップＦ
Ｆ２の出力端が接続される。上記フリップフロップＦＦ
２は、上記バス占拠禁止信号を活かすか否かを決めるも
ので、ＣＰＵからの命令によってセット／リセットされ
る。そして、上記アンド回路Ｊ９からパスインヒピット
信号ＢＵＳ工ＮＨより工Ｔ を得るようにして成る。
ョンの回数を計数するもので、プリセット・カウンタ１
５には゛上記制御回路１１から出力されるプリセット信
号ＰＲ２によってレジスタ１７がらプリセット値が与え
られる。このプリセット値は命令によって予めレジスタ
１７に与えられるものである。上記プリセット・カウン
タ１２．１５の内容が０になったことを示す出力信号が
それぞれオア回路１８の入力端に供給される。このオア
回路１８の出力端には、フリップフロップＦＦＩのセッ
ト入力端Ｓが接続される。このフリップフロップＦＦＩ
は、バス占拠禁止信号を出力するためのもので、リセッ
ト入力端Ｒには、前記制御回路１１からリセット信号Ｒ
８が供給される。上記フリップフロップＦＦＩの出力端
は、アンド回路１９の一方の入力端に接続され、このア
ンド回路１９の他方の入力端には、フリップフロップＦ
Ｆ２の出力端が接続される。上記フリップフロップＦＦ
２は、上記バス占拠禁止信号を活かすか否かを決めるも
ので、ＣＰＵからの命令によってセット／リセットされ
る。そして、上記アンド回路Ｊ９からパスインヒピット
信号ＢＵＳ工ＮＨより工Ｔ を得るようにして成る。
次に、上記のような構成において、第３図のタイミング
チャートを参照しつつ動作を説明する。まず、時刻ｔ１
において、バス要求信号ＢＵＳＲＥＱがアクティブ（Ｌ
″）レベルになると、これに基づいてバス使用許可信号
ＢＵＳＡＣＫがアクティブ（ｗＬ″）レベルとなる（時
刻ｔ２）。
チャートを参照しつつ動作を説明する。まず、時刻ｔ１
において、バス要求信号ＢＵＳＲＥＱがアクティブ（Ｌ
″）レベルになると、これに基づいてバス使用許可信号
ＢＵＳＡＣＫがアクティブ（ｗＬ″）レベルとなる（時
刻ｔ２）。
上記信号ＢＵ８ＡＣＫが″Ｌｌ＋レベルになった時レジ
スタ１４．１７に設定された所定のプリセット値Ｎ ｒ
Ｍがプリセット・カウンタ１２．．１５に設定される
。そして、プリセット・カウンタ１２では信号Ｂ Ｕ
Ｓ ＲｇＱがアクティブ状態となってからバス・トラン
ザクション開始タイミン°グ信号口が入力されるまでの
間、および信号Ａｓの人力から次の口が入力されるまで
の期間（信号Ｉと首との間）、クロック信号ＣＬＫの入
力のたびにこのプリセット・カウンタ１２がカウント・
ダウンされる。このカウンタ１２は、信号ＢＵＳＡＣＫ
の最初および信号百の入力のたびに、プリセット信号Ｐ
ＲＺによってプリセットされる。そして、上記カウンタ
１２ｏ値ｎがｒル〉○」であれば正常状態（時刻ｔ２．
ｔ３間）、「ル＝０」であれば異常状態（時刻ｔ ３
＊ ｔ ４間）と判定する。
スタ１４．１７に設定された所定のプリセット値Ｎ ｒ
Ｍがプリセット・カウンタ１２．．１５に設定される
。そして、プリセット・カウンタ１２では信号Ｂ Ｕ
Ｓ ＲｇＱがアクティブ状態となってからバス・トラン
ザクション開始タイミン°グ信号口が入力されるまでの
間、および信号Ａｓの人力から次の口が入力されるまで
の期間（信号Ｉと首との間）、クロック信号ＣＬＫの入
力のたびにこのプリセット・カウンタ１２がカウント・
ダウンされる。このカウンタ１２は、信号ＢＵＳＡＣＫ
の最初および信号百の入力のたびに、プリセット信号Ｐ
ＲＺによってプリセットされる。そして、上記カウンタ
１２ｏ値ｎがｒル〉○」であれば正常状態（時刻ｔ２．
ｔ３間）、「ル＝０」であれば異常状態（時刻ｔ ３
＊ ｔ ４間）と判定する。
一方、プリセット・カウンタ１５は、信号ＢＵ８ＡＣＫ
が”Ｌ”レベルの期間、信号百が入力されるたびにカウ
ントタ゛ウンされる。そして、カウンタ１５の値塾が「
％ ＝ ＯＪとなった時に異常状態と判定する。上記プ
リセット・カウンタ１５には、信号ＢＵＳＡＣＫがアク
ティブ状態（″Ｌ″レベル）となるたびに上記プリセッ
トｆｍ Ｍが設定される。なお、上記プリセット・カウ
ンタ１２，１５のプリセット値Ｎ、Ｍはそれぞれ、正常
動作時はゲにならないような値とする。
が”Ｌ”レベルの期間、信号百が入力されるたびにカウ
ントタ゛ウンされる。そして、カウンタ１５の値塾が「
％ ＝ ＯＪとなった時に異常状態と判定する。上記プ
リセット・カウンタ１５には、信号ＢＵＳＡＣＫがアク
ティブ状態（″Ｌ″レベル）となるたびに上記プリセッ
トｆｍ Ｍが設定される。なお、上記プリセット・カウ
ンタ１２，１５のプリセット値Ｎ、Ｍはそれぞれ、正常
動作時はゲにならないような値とする。
従って、信号ＢＵ８ＲｊｌＣＱがアクティブ状態（ｗＬ
＋ルベル）になったままで１１号首が出力されなかった
シ、信号貰の間隔が異常に長い場合には、プリセット・
カウンタＩ２の出力が０１となシ、オア回路１８によっ
てフリップフロップＦＦＭがセットされる。この時、命
令によってセット／リセットされるフリップフロップＦ
Ｗ、？がセットされていれば、アンド回路１９からバス
占拠禁止信号ＢｔＪ８ＩＮＨＩＢＩＴが出力されてバス
のロック状態が解除される。また、信号ＢＵＳＲＥｉＱ
がアクティブ状態となり、信号口が無限回発生して止ま
らない場合は、プリセット・カウンタ１５の出力が１０
ｗとなり、オア回路１８の出力によってフリップフロッ
プＦＦ２がセットされる。この時クリップフロップＦＦ
、？がセットされていれば、アンド回路１９からバス占
拠禁止信号ＢＵＳ ＩＮＨＩＢＩＴが出力されてバスの
ロック状態が解除される。
＋ルベル）になったままで１１号首が出力されなかった
シ、信号貰の間隔が異常に長い場合には、プリセット・
カウンタＩ２の出力が０１となシ、オア回路１８によっ
てフリップフロップＦＦＭがセットされる。この時、命
令によってセット／リセットされるフリップフロップＦ
Ｗ、？がセットされていれば、アンド回路１９からバス
占拠禁止信号ＢｔＪ８ＩＮＨＩＢＩＴが出力されてバス
のロック状態が解除される。また、信号ＢＵＳＲＥｉＱ
がアクティブ状態となり、信号口が無限回発生して止ま
らない場合は、プリセット・カウンタ１５の出力が１０
ｗとなり、オア回路１８の出力によってフリップフロッ
プＦＦ２がセットされる。この時クリップフロップＦＦ
、？がセットされていれば、アンド回路１９からバス占
拠禁止信号ＢＵＳ ＩＮＨＩＢＩＴが出力されてバスの
ロック状態が解除される。
なお、バス占拠禁止信号ＢＵ８ ＩＮＨＩＢＩＴを出力
した後の処置は外部回路に任せ、ＣＰＵは信号ＢＵＳＲ
ＥＱが解除されるとバス占拠禁止信号の出力を止める。
した後の処置は外部回路に任せ、ＣＰＵは信号ＢＵＳＲ
ＥＱが解除されるとバス占拠禁止信号の出力を止める。
このような構成によれば、信号ＢＵ８Ｒ，ｇＱがアクテ
ィブになったままでバス制御タイミング信号（信号Ａｓ
）が出力されないか、信号０間の間隔が異常に長い場合
、および信号口が無限回発生して止まらない場合に、故
障したデバイスによるバスの占拠状態を解除できる。
ィブになったままでバス制御タイミング信号（信号Ａｓ
）が出力されないか、信号０間の間隔が異常に長い場合
、および信号口が無限回発生して止まらない場合に、故
障したデバイスによるバスの占拠状態を解除できる。
以上説明したように、この発明によれば、バス要求を発
信するデバイスの誤動作が原因となってバスがそのデバ
イスに専有されることによりシステムがロックされてし
まうのを防止でき、システムの信頼性を向上できるマイ
クロプロセッサが得られる。
信するデバイスの誤動作が原因となってバスがそのデバ
イスに専有されることによりシステムがロックされてし
まうのを防止でき、システムの信頼性を向上できるマイ
クロプロセッサが得られる。
第１図は従来のマイクロプロセッサにおけるバス要求／
応答を説明するためのタイミングチャート、第２図はこ
の発明の一実施例に係るマイクロプロセッサを説明する
ための図、第３図は上記第２図の回路の動作を説明する
ためのタイミングチャートである。 １１・・・制御回路、１２・・・第１のプリセット・カ
ウンタ、１４・・・第１のレジスタ、１５・・・第２の
プリセット・カウンタ、１７・・・第２のレジスタ、１
Ｂ・・・オア回路、ＦＦＭ・・・フリップフロップ、Ｂ
ＵＳＲＥＱ・・・バス要求信号、ＡＳ・・・バス・トラ
ンザクション開始タイミング信号、ＣＬＫ・・・クロッ
ク信号、ＣＡＺ 、ＣＡ２・・・カウント信号、ＰＲＪ
、ＰＨ１・・・プリセット信号、ＢｔＪ８ＩＮＨＩＢ
ＩＴ・・・バス占拠禁止信号。
応答を説明するためのタイミングチャート、第２図はこ
の発明の一実施例に係るマイクロプロセッサを説明する
ための図、第３図は上記第２図の回路の動作を説明する
ためのタイミングチャートである。 １１・・・制御回路、１２・・・第１のプリセット・カ
ウンタ、１４・・・第１のレジスタ、１５・・・第２の
プリセット・カウンタ、１７・・・第２のレジスタ、１
Ｂ・・・オア回路、ＦＦＭ・・・フリップフロップ、Ｂ
ＵＳＲＥＱ・・・バス要求信号、ＡＳ・・・バス・トラ
ンザクション開始タイミング信号、ＣＬＫ・・・クロッ
ク信号、ＣＡＺ 、ＣＡ２・・・カウント信号、ＰＲＪ
、ＰＨ１・・・プリセット信号、ＢｔＪ８ＩＮＨＩＢ
ＩＴ・・・バス占拠禁止信号。
Claims (1)
- バス要求信号、バス・トランザクション開始タイミング
信号およびクロック信号が供給される制御回路と、この
制御回路からカウント信号およびプリセット信号が供給
され、バス使用許可信号が出力されてからバス・トラン
ザクション開始タイミング信号が入力されるまでの時間
、および上記バス・トランザクション開始タイミング信
号間の時間を計時する第１のプリセット・カウンタと、
上記制御回路からカウント信号およびプリセット信号が
供給されバス使用許可信号が出力されてからのバス・ト
ランザクションの回数を計数する第２のプリセット・カ
ラ／りと、上記第１、第２のプリセット・カウンタに上
記制御回路から出力されるプリセット信号によってプリ
セットされる値を供給する第１、第２のレジスタと、上
記第１、第２のプリセット・カウンタの内容が０になっ
たことを示す信号が供給され、その論理和を取るオア回
路と、このオア回路の出力がセット入力端に供給される
とともにリセット入力端に上記制御回路の出力が供給さ
れ、バス古臭禁止信号を出力するフリップフロップとを
具備し、バスのロック状態を回避可能に構成したことを
特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086350A JPS60230255A (ja) | 1984-04-28 | 1984-04-28 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086350A JPS60230255A (ja) | 1984-04-28 | 1984-04-28 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60230255A true JPS60230255A (ja) | 1985-11-15 |
Family
ID=13884423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086350A Pending JPS60230255A (ja) | 1984-04-28 | 1984-04-28 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60230255A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02123448A (ja) * | 1988-11-02 | 1990-05-10 | Fujitsu Ltd | バス調停回路 |
-
1984
- 1984-04-28 JP JP59086350A patent/JPS60230255A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02123448A (ja) * | 1988-11-02 | 1990-05-10 | Fujitsu Ltd | バス調停回路 |
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