JPS61147323A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61147323A JPS61147323A JP59269992A JP26999284A JPS61147323A JP S61147323 A JPS61147323 A JP S61147323A JP 59269992 A JP59269992 A JP 59269992A JP 26999284 A JP26999284 A JP 26999284A JP S61147323 A JPS61147323 A JP S61147323A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- signal
- clock
- circuit
- stop request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばＣＰＵを低消費電力モードに保つと
きに使用されるもので、特Ｋ ０Ｍ０８回路の低消費電
力性を活かした０ＭＯ８−ＣＰＵ等の半導体集積回路装
置に関する。
きに使用されるもので、特Ｋ ０Ｍ０８回路の低消費電
力性を活かした０ＭＯ８−ＣＰＵ等の半導体集積回路装
置に関する。
一般に、０ＭＯ８−ＣＰＵ においては、低消費電力モ
ード端子に停止要求信号が人出されると、機能を停止す
るとともにクロックを止めて低消費−カモ−げに入って
いる。こうすることによｐｃｐｔ、ｒの内部では過渡電
流が流れず、リーク電流のみとなって超低消費電力モー
ドが実現できる。この際、低消費電力モードのためのク
ロック停止用入力端子には現実には２通シの方法が供さ
れている。すなわち、第１は低消費電力モード専用の入
力端子を設けることであシ、第２はＣＰＵ停止入力端子
（ここではＨＡＬＴ端子とする）と兼用する方法である
。多くの場合、デバイスのピン数の制約から、ＣＰＵの
停止状態ではＣＰＵは何も機能していないという前提に
立ってＨＡＬＴ端子にＣＰＵの停止機能とクロックの停
止機能との２つの機能を持たせている。そして、ＣＰＵ
の動作が停止されると同時にクロックを止めて低消費電
力モードを実現している。しかし、上記π口端子に停止
要求が人力され、ＣＰＵの機能停止と同時にクロックを
止めるとＣＰＵの機能上制約を受けることがある。つま
り、ＣＰＵが停止してからの初期の一定期間厄口端子と
他の端子とを組み合わせて使用する場合がめシ、このよ
うな場合には内部のクロックが止まっては不都合が生ず
る。また、π口端子に停止要求信号を入力したシ切りた
シを短時間のうちに行なう場合があり、この時にはＣＰ
Ｕを停止するのみで同時にクロックを止める必要はない
。上記π口端子と他の端子とを組み合わせて使用する方
法としては、例えば次に記す場合がある。石亙Ω入力端
子は、ＣＰＵの内部をリセットする信号が人力される端
子であるが、ＲＥＳ ＥＴ入力端子のみに信号が入力さ
れた時には内部の−・−ドラエアのリセットはかけず、
単にリセット・ペクタ番地にアドレスを設定し、リセッ
ト信号が解除された後、この番地から読み出されたプロ
グラムが実行され、ソフトウェアによってリセット処理
が実施される。一方、 ＨＡＬＴ端子とＲＩＳＥＴ端子
との両方に同時にアクティブレベルの信号が人力された
時には−・−ドウエアを含めて総合的にリセットをかけ
る。このような場合 ／Ｓ−ドウエアにリセ、ットをか
けるためにはクロックが必要でちゃ、クロックを停止し
てはリセット処理ができない。
ード端子に停止要求信号が人出されると、機能を停止す
るとともにクロックを止めて低消費−カモ−げに入って
いる。こうすることによｐｃｐｔ、ｒの内部では過渡電
流が流れず、リーク電流のみとなって超低消費電力モー
ドが実現できる。この際、低消費電力モードのためのク
ロック停止用入力端子には現実には２通シの方法が供さ
れている。すなわち、第１は低消費電力モード専用の入
力端子を設けることであシ、第２はＣＰＵ停止入力端子
（ここではＨＡＬＴ端子とする）と兼用する方法である
。多くの場合、デバイスのピン数の制約から、ＣＰＵの
停止状態ではＣＰＵは何も機能していないという前提に
立ってＨＡＬＴ端子にＣＰＵの停止機能とクロックの停
止機能との２つの機能を持たせている。そして、ＣＰＵ
の動作が停止されると同時にクロックを止めて低消費電
力モードを実現している。しかし、上記π口端子に停止
要求が人力され、ＣＰＵの機能停止と同時にクロックを
止めるとＣＰＵの機能上制約を受けることがある。つま
り、ＣＰＵが停止してからの初期の一定期間厄口端子と
他の端子とを組み合わせて使用する場合がめシ、このよ
うな場合には内部のクロックが止まっては不都合が生ず
る。また、π口端子に停止要求信号を入力したシ切りた
シを短時間のうちに行なう場合があり、この時にはＣＰ
Ｕを停止するのみで同時にクロックを止める必要はない
。上記π口端子と他の端子とを組み合わせて使用する方
法としては、例えば次に記す場合がある。石亙Ω入力端
子は、ＣＰＵの内部をリセットする信号が人力される端
子であるが、ＲＥＳ ＥＴ入力端子のみに信号が入力さ
れた時には内部の−・−ドラエアのリセットはかけず、
単にリセット・ペクタ番地にアドレスを設定し、リセッ
ト信号が解除された後、この番地から読み出されたプロ
グラムが実行され、ソフトウェアによってリセット処理
が実施される。一方、 ＨＡＬＴ端子とＲＩＳＥＴ端子
との両方に同時にアクティブレベルの信号が人力された
時には−・−ドウエアを含めて総合的にリセットをかけ
る。このような場合 ／Ｓ−ドウエアにリセ、ットをか
けるためにはクロックが必要でちゃ、クロックを停止し
てはリセット処理ができない。
上記クロックとＨＡＬＴ 、 ＲＥＳＥＴ信号の各タイ
ミングを第３図に示す。
ミングを第３図に示す。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、停止要求信号が入力されてＣ
ＰＵが機能を停止しても、所定時間クロックの停止を遅
らせることにより、ＣＰＵの機能上の制約を低減できる
半導体集積回路装置を提供することである０ 〔発明の概要〕 すなわち、この発明においては、上記の目的を達成する
ために、ＨＡＬＴ端子に入力される停止要求信号をＣＰ
Ｕの内部で遅らせ、この遅延した停止要求信号と遅延し
ない停止要求信号とが一致（ロウ・レベル）した時にク
ロックを停止するようにしたものである。これによって
、ＣＰＵの動作を停止しても所定時間ＣＰＵにクロック
が供給される。
その目的とするところは、停止要求信号が入力されてＣ
ＰＵが機能を停止しても、所定時間クロックの停止を遅
らせることにより、ＣＰＵの機能上の制約を低減できる
半導体集積回路装置を提供することである０ 〔発明の概要〕 すなわち、この発明においては、上記の目的を達成する
ために、ＨＡＬＴ端子に入力される停止要求信号をＣＰ
Ｕの内部で遅らせ、この遅延した停止要求信号と遅延し
ない停止要求信号とが一致（ロウ・レベル）した時にク
ロックを停止するようにしたものである。これによって
、ＣＰＵの動作を停止しても所定時間ＣＰＵにクロック
が供給される。
以下、この発明の一実施例について図面を参照して説明
する。第１図において、１１はクロック入力端子、１２
は蓋「端子、１３．１４はそれぞれステータス・コード
出力端子で、上記ＨｋＬＴ端子１２にはオア回路１５の
一方の入力端が接続されるとともに、シフト・レソスタ
１６を介してこのオア回路１５の他方の入力端が接続さ
れる。上記オア回路１５の出力端には、アンド回路１７
！、ｌ１ｉｂよび１９の一方の入力端がそれぞれ接続さ
れる。上記アンド回路１７の他方の入力端には、上記ク
ロック入力端子１１が接続され、このアンド回路１７の
出力がＣＰＵ （図示しない）へ供給される。一方、上
記アンド回路ＩＩＩ、１９の他方の入力端には、 ＣＰ
Ｕからのステータス情報が供給され、その出力が上記ス
テータス・コード出力端子１３．１４をそれぞれ介して
出力される。
する。第１図において、１１はクロック入力端子、１２
は蓋「端子、１３．１４はそれぞれステータス・コード
出力端子で、上記ＨｋＬＴ端子１２にはオア回路１５の
一方の入力端が接続されるとともに、シフト・レソスタ
１６を介してこのオア回路１５の他方の入力端が接続さ
れる。上記オア回路１５の出力端には、アンド回路１７
！、ｌ１ｉｂよび１９の一方の入力端がそれぞれ接続さ
れる。上記アンド回路１７の他方の入力端には、上記ク
ロック入力端子１１が接続され、このアンド回路１７の
出力がＣＰＵ （図示しない）へ供給される。一方、上
記アンド回路ＩＩＩ、１９の他方の入力端には、 ＣＰ
Ｕからのステータス情報が供給され、その出力が上記ス
テータス・コード出力端子１３．１４をそれぞれ介して
出力される。
次に、上記のような構成において、第２図のタイミング
チャートを参照しつつ動作を説明する。π口端子１２は
、イン・アクティブの時は−・イ（÷Ｈ”）レベルに設
定し、アクティブの時は口１７（”Ｌ’）レベルに設定
する。今１皿口信号が１Ｈ＃レベルであったとすると（
時刻１ｏ以前）、オア回路１５の出力は＠Ｈ”レベルと
なシ、アンド回路１７．ｉｌｌおよび１９はそれぞれイ
ネーブル状態となる。上記アンド回路１７には、クロッ
ク入力端子１１からクロ、りが供給されているので、Ｃ
ＰＵにはこのアンド回路１７からクロックが供給される
。一方、アンド回路１８゜１９からは、入力ラインの信
号がそのまま出力されており、上記ステータス・コード
出力端子１３．１４からＣＰＵのステータス拳コードが
出力される。上記ステータス・コードの一例を下表−１
に示す。
チャートを参照しつつ動作を説明する。π口端子１２は
、イン・アクティブの時は−・イ（÷Ｈ”）レベルに設
定し、アクティブの時は口１７（”Ｌ’）レベルに設定
する。今１皿口信号が１Ｈ＃レベルであったとすると（
時刻１ｏ以前）、オア回路１５の出力は＠Ｈ”レベルと
なシ、アンド回路１７．ｉｌｌおよび１９はそれぞれイ
ネーブル状態となる。上記アンド回路１７には、クロッ
ク入力端子１１からクロ、りが供給されているので、Ｃ
ＰＵにはこのアンド回路１７からクロックが供給される
。一方、アンド回路１８゜１９からは、入力ラインの信
号がそのまま出力されており、上記ステータス・コード
出力端子１３．１４からＣＰＵのステータス拳コードが
出力される。上記ステータス・コードの一例を下表−１
に示す。
表 −１
表−１において、低消費電力モードはＣＰＵがクロック
を止めて低消費電力モードになった状態、スーツ・プロ
グラムは通常のプログラムを実行している状態、スーツ
ｆ・パイプ・プログラムは特権状態でプログラムを実行
している状態、および割シ込みアクノリッノは割シ込み
が受は付けられた状態である。このように、ＣＰＵが動
作しているときは１割込アクノリッジおよびメモリの分
類等を示している。
を止めて低消費電力モードになった状態、スーツ・プロ
グラムは通常のプログラムを実行している状態、スーツ
ｆ・パイプ・プログラムは特権状態でプログラムを実行
している状態、および割シ込みアクノリッノは割シ込み
が受は付けられた状態である。このように、ＣＰＵが動
作しているときは１割込アクノリッジおよびメモリの分
類等を示している。
次に、時刻１．において、ＣＰＵを停止させるために、
ＨＡＬＴ端子１２に＠Ｌ”レベルの信号が入力されると
、オア回路Ｊ５の出力は、シフトレソスタ１６の出力が
１Ｌ＃レベルとなるまでの所定時間、”Ｈルベルが維持
される。従って、ＨＡＬＴ端子に１Ｌ”レベルの信号が
供給されてもただちＫ ＣＰＵへのクロックの供給は停
止されない。
ＨＡＬＴ端子１２に＠Ｌ”レベルの信号が入力されると
、オア回路Ｊ５の出力は、シフトレソスタ１６の出力が
１Ｌ＃レベルとなるまでの所定時間、”Ｈルベルが維持
される。従って、ＨＡＬＴ端子に１Ｌ”レベルの信号が
供給されてもただちＫ ＣＰＵへのクロックの供給は停
止されない。
ＨＡＬＴ端子Ｊ ２ Ｋ ＠Ｌ”レベルの信号が供給さ
れてから所定時間経過した時刻ｔ１に、シフトレソスタ
１６の出力が１Ｌ”レベルとなシ、且つこの時ＨＡＬＴ
端子１２に＠Ｌ”レベルの信号が供給されていれば、オ
ア回路１５の出力は“Ｌ＃レベルとなシ、アンド回路１
７の出力が＠ｌＬ＃レベルとなってＣＰＵへのクロ、り
の供給が停止される。これによって、低消費電力モード
に入るとともに、アンド回路１１１．１９の出力がそれ
ぞれ’Ｌ”レベル（＠Ｏ’）となる。従って１周辺機器
および外部のクロック・ジェネレータは、上記ステータ
ス・コードを識別することにより、ＣＰＵが低消費電力
モードに入ったことがわかる。そして、時刻１．にＨＡ
ＬＴ端子１２に＠Ｈ”レベルの信号が人力されると、オ
ア回路１５の出力が＠Ｈ”レベルとなり、ＣＰＵに再び
クロ、りが供給される。
れてから所定時間経過した時刻ｔ１に、シフトレソスタ
１６の出力が１Ｌ”レベルとなシ、且つこの時ＨＡＬＴ
端子１２に＠Ｌ”レベルの信号が供給されていれば、オ
ア回路１５の出力は“Ｌ＃レベルとなシ、アンド回路１
７の出力が＠ｌＬ＃レベルとなってＣＰＵへのクロ、り
の供給が停止される。これによって、低消費電力モード
に入るとともに、アンド回路１１１．１９の出力がそれ
ぞれ’Ｌ”レベル（＠Ｏ’）となる。従って１周辺機器
および外部のクロック・ジェネレータは、上記ステータ
ス・コードを識別することにより、ＣＰＵが低消費電力
モードに入ったことがわかる。そして、時刻１．にＨＡ
ＬＴ端子１２に＠Ｈ”レベルの信号が人力されると、オ
ア回路１５の出力が＠Ｈ”レベルとなり、ＣＰＵに再び
クロ、りが供給される。
このような構成によれば、ＨＡＬＴ端子にＣＰＵの停止
要求信号が入力されてから、所定時間（ｔ。
要求信号が入力されてから、所定時間（ｔ。
〜ｔ１間） ＣＰＵヘクロックが供給されるので、ＨＡ
ＬＴ端子と他の端子とを組み合わせて使用することが可
能となる。例えば前述したＲＥＳＥＴ端子とＨＡＬＴ
４＋子とを組み合わせてＣＰＵの総合リセットをかける
こともできる。
ＬＴ端子と他の端子とを組み合わせて使用することが可
能となる。例えば前述したＲＥＳＥＴ端子とＨＡＬＴ
４＋子とを組み合わせてＣＰＵの総合リセットをかける
こともできる。
なお、上記実施例ではＣＰＵを例に取って説明したが、
他の半導体集積回路装置にも適用可能なのはもちろんで
ある。
他の半導体集積回路装置にも適用可能なのはもちろんで
ある。
以上説明したようＫこの発明によれば、停止要求信号が
入力されてＣＰＵが機能を停止しても、所定時間クロッ
クの停止を遅らせるようにしたので、ＣＰＨの機能上の
制約を低減できる半導体集積回路装置が得られる。
入力されてＣＰＵが機能を停止しても、所定時間クロッ
クの停止を遅らせるようにしたので、ＣＰＨの機能上の
制約を低減できる半導体集積回路装置が得られる。
第１図はこの発明の一実施例に係わる半導体集積回路装
置を説明するための回路図、第２図は上記第１図の回路
の動作を説明するためのタイミングチャート、第３図は
従来の半導体集積回路装置を説明するためのタイミング
チャートでシステムに総合リセットをかける時のタイミ
ングチャートである。 １ノ・・・クロック入力端子、１２・・・■「端子（機
能停止信号入力端子）、１３．１４・・・ステータス・
コード出力端子、１５・・・オア回路、１６・・・シフ
トΦレソスタ（遅延手段）、１７〜１９・・・アンド回
路。
置を説明するための回路図、第２図は上記第１図の回路
の動作を説明するためのタイミングチャート、第３図は
従来の半導体集積回路装置を説明するためのタイミング
チャートでシステムに総合リセットをかける時のタイミ
ングチャートである。 １ノ・・・クロック入力端子、１２・・・■「端子（機
能停止信号入力端子）、１３．１４・・・ステータス・
コード出力端子、１５・・・オア回路、１６・・・シフ
トΦレソスタ（遅延手段）、１７〜１９・・・アンド回
路。
Claims (4)
- （１）機能停止要求信号が入力される端子に設けられる
遅延手段と、この遅延手段により遅延された機能停止要
求信号と遅延しない機能停止要求信号とに基づいて内部
回路へのクロックの供給を制御するクロック制御手段と
、上記内部回路の動作状態をステータス信号として出力
する出力手段とを具備し、機能停止要求信号が入力され
てから所定時間クロックを内部回路に供給しつづける如
く構成したことを特徴とする半導体集積回路装置。 - （２）前記遅延手段は、シフトレジスタから成ることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。 - （３）前記クロック制御手段は、機能停止要求信号およ
び前記遅延手段の出力が供給されるオア回路と、このオ
ア回路の出力が一方の入力端に供給され、他方の入力端
にクロックが供給されるアンド回路とから成ることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。 - （４）前記出力手段は、一方の入力端に内部回路からの
ステータス情報が供給され、他方の入力端に前記遅延手
段の出力と前記機能停止要求信号との論理和信号が供給
されるアンド回路から成ることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269992A JPS61147323A (ja) | 1984-12-21 | 1984-12-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269992A JPS61147323A (ja) | 1984-12-21 | 1984-12-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147323A true JPS61147323A (ja) | 1986-07-05 |
Family
ID=17480053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269992A Pending JPS61147323A (ja) | 1984-12-21 | 1984-12-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993006543A1 (en) * | 1991-09-27 | 1993-04-01 | Kabushiki Kaisha Toshiba | Portable computer having function of switching over cpu clock |
-
1984
- 1984-12-21 JP JP59269992A patent/JPS61147323A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993006543A1 (en) * | 1991-09-27 | 1993-04-01 | Kabushiki Kaisha Toshiba | Portable computer having function of switching over cpu clock |
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