JPH04337882A - 出力ポート - Google Patents
出力ポートInfo
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- JPH04337882A JPH04337882A JP3139774A JP13977491A JPH04337882A JP H04337882 A JPH04337882 A JP H04337882A JP 3139774 A JP3139774 A JP 3139774A JP 13977491 A JP13977491 A JP 13977491A JP H04337882 A JPH04337882 A JP H04337882A
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Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
に利用され、特に、その出力ポートに関する。
に利用され、特に、その出力ポートに関する。
【０００２】
【従来の技術】図３は従来の出力ポートの一例を示すブ
ロック構成図である。
ロック構成図である。
【０００３】従来の出力ポートは、出力ラッチ１、出力
バッファ２、出力端子３、マルチプレクサ９、ラッチ１
０、トライステートバッファ１１、データ書き込み信号
ＤＷ、データ読み出し信号ＤＲＤ、データラッチ信号Ｄ
Ｌ、およびデータ選択信号ＳＥＬを含み、内部バス４に
よって図外のＣＰＵと接続される。
バッファ２、出力端子３、マルチプレクサ９、ラッチ１
０、トライステートバッファ１１、データ書き込み信号
ＤＷ、データ読み出し信号ＤＲＤ、データラッチ信号Ｄ
Ｌ、およびデータ選択信号ＳＥＬを含み、内部バス４に
よって図外のＣＰＵと接続される。
【０００４】出力ラッチ１は内部バス４および出力バッ
ファ２に接続される。そして、データ書き込み信号ＤＷ
が「１」のとき内部バス４のデータを入力し、データ書
き込み信号ＤＷが「０」のときデータを保持する。また
、出力バッファ２とマルチプレクサ９にデータを出力す
る。出力バッファ２は、出力ラッチ１、出力端子３およ
びマルチプレクサ９に接続される。マルチプレクサ９は
、出力ラッチ１、出力バッファ２およびラッチ１０に接
続される。そして、データ選択信号ＳＥＬが「０」のと
き、出力ラッチ１のデータをラッチ１０に出力し、デー
タ選択信号ＳＥＬが「１」のときは、出力バッファ２か
ら入力したデータをラッチ１０に出力する。
ファ２に接続される。そして、データ書き込み信号ＤＷ
が「１」のとき内部バス４のデータを入力し、データ書
き込み信号ＤＷが「０」のときデータを保持する。また
、出力バッファ２とマルチプレクサ９にデータを出力す
る。出力バッファ２は、出力ラッチ１、出力端子３およ
びマルチプレクサ９に接続される。マルチプレクサ９は
、出力ラッチ１、出力バッファ２およびラッチ１０に接
続される。そして、データ選択信号ＳＥＬが「０」のと
き、出力ラッチ１のデータをラッチ１０に出力し、デー
タ選択信号ＳＥＬが「１」のときは、出力バッファ２か
ら入力したデータをラッチ１０に出力する。
【０００５】ラッチ１０は、マルチプレクサ９とトライ
ステートバッファ１１に接続される。そして、データラ
ッチ信号ＤＬが「１」のときマルチプレクサ９のデータ
をラッチし、データラッチ信号ＤＬが「０」のときデー
タを保持する。ラッチ１０のデータはトライステートバ
ッファ１１に出力される。トライステートバッファ１１
は、ラッチ１０および内部バス４に接続される。データ
読み出し信号ＤＲＤが「１」のと、ラッチ１０のデータ
を内部バス４に出力する。データ読み出し信号ＤＲＤが
「０」のとき、トライステートバッファ１１の出力は高
インピーダンスになる。
ステートバッファ１１に接続される。そして、データラ
ッチ信号ＤＬが「１」のときマルチプレクサ９のデータ
をラッチし、データラッチ信号ＤＬが「０」のときデー
タを保持する。ラッチ１０のデータはトライステートバ
ッファ１１に出力される。トライステートバッファ１１
は、ラッチ１０および内部バス４に接続される。データ
読み出し信号ＤＲＤが「１」のと、ラッチ１０のデータ
を内部バス４に出力する。データ読み出し信号ＤＲＤが
「０」のとき、トライステートバッファ１１の出力は高
インピーダンスになる。
【０００６】次に、出力端子３にデータを出力する場合
を説明する。
を説明する。
【０００７】図外のＣＰＵは内部バス４にデータを出力
し、データ書き込み信号ＤＷを「１」にする。さらに、
データ読み出し信号ＤＲＤは「０」、データラッチ信号
ＤＬは「０」、データ選択信号ＳＥＬは「０」にする。 データ書き込み信号ＤＷが「１」であるから、出力ラッ
チ１は内部バス４のデータを入力し、出力バッファ２と
マルチプレクサ９にデータを出力する。出力バッファ２
は出力ラッチ１のデータを出力端子３とマルチプレクサ
９に出力する。これでＣＰＵからデータが出力端子３に
出力される。
し、データ書き込み信号ＤＷを「１」にする。さらに、
データ読み出し信号ＤＲＤは「０」、データラッチ信号
ＤＬは「０」、データ選択信号ＳＥＬは「０」にする。 データ書き込み信号ＤＷが「１」であるから、出力ラッ
チ１は内部バス４のデータを入力し、出力バッファ２と
マルチプレクサ９にデータを出力する。出力バッファ２
は出力ラッチ１のデータを出力端子３とマルチプレクサ
９に出力する。これでＣＰＵからデータが出力端子３に
出力される。
【０００８】マイクロコンピュータを利用した装置にお
いて、しばしば出力ポートからの出力信号が他の信号と
競合している場合や、高電圧の印加等の原因で出力バッ
ファ２が破壊される場合が考えられる。この場合、出力
ラッチ１と出力バッファのデータが不一致になり、この
ことを検出することにより不具合を検出することができ
る。この検出手段としてシングルチップマイクロコンピ
ュータではチェック（ＣＨＫＬ）命令を有している。
いて、しばしば出力ポートからの出力信号が他の信号と
競合している場合や、高電圧の印加等の原因で出力バッ
ファ２が破壊される場合が考えられる。この場合、出力
ラッチ１と出力バッファのデータが不一致になり、この
ことを検出することにより不具合を検出することができ
る。この検出手段としてシングルチップマイクロコンピ
ュータではチェック（ＣＨＫＬ）命令を有している。
【０００９】このチェック命令は、出力ラッチ１と出力
端子３のデータの排他的論理和をとる命令で、一致して
いれば結果は「０」になる。
端子３のデータの排他的論理和をとる命令で、一致して
いれば結果は「０」になる。
【００１０】次に、チェック命令を実行する場合の動作
を簡単に説明する。
を簡単に説明する。
【００１１】図外のＣＰＵはデータ選択信号ＳＥＬを「
０」、データラッチ信号ＤＬを「１」およびデータ読み
出し信号ＤＲＤを「０」にする。ラッチ１０は出力ラッ
チ１のデータを入力する。次に、データラッチ信号ＤＬ
を「０」にし、ラッチ１０が保持した状態でデータ読み
出し信号ＤＲＤを「１」にすることでトライステートバ
ッファ１１はデータを出力し、ラッチ１０のデータが内
部バス４に出力される。
０」、データラッチ信号ＤＬを「１」およびデータ読み
出し信号ＤＲＤを「０」にする。ラッチ１０は出力ラッ
チ１のデータを入力する。次に、データラッチ信号ＤＬ
を「０」にし、ラッチ１０が保持した状態でデータ読み
出し信号ＤＲＤを「１」にすることでトライステートバ
ッファ１１はデータを出力し、ラッチ１０のデータが内
部バス４に出力される。
【００１２】ＣＰＵは内部バス４のデータを一たん保持
し、データ選択信号ＳＥＬを「１」、データラッチ信号
ＤＬを「１」およびデータ読み出し信号ＤＲＤを「０」
にすることで、ラッチ１０に出力バッファ２のデータを
入力する。次に、データラッチ信号ＤＬを「０」にし、
ラッチ１０が保持した状態でデータ読み出し信号ＤＲＤ
の「１」にすることでトライステートバッファ１１はデ
ータを出力し、ラッチ１０のデータが内部バス４に出力
される。ＣＰＵは、内部バス４のデータと、前に保持し
ておいた出力ラッチ１のデータとの排他的論理和をとり
、フラグに結果を格納する。
し、データ選択信号ＳＥＬを「１」、データラッチ信号
ＤＬを「１」およびデータ読み出し信号ＤＲＤを「０」
にすることで、ラッチ１０に出力バッファ２のデータを
入力する。次に、データラッチ信号ＤＬを「０」にし、
ラッチ１０が保持した状態でデータ読み出し信号ＤＲＤ
の「１」にすることでトライステートバッファ１１はデ
ータを出力し、ラッチ１０のデータが内部バス４に出力
される。ＣＰＵは、内部バス４のデータと、前に保持し
ておいた出力ラッチ１のデータとの排他的論理和をとり
、フラグに結果を格納する。
【００１３】従来のチェック命令により出力ラッチ１と
出力バッファ２のデータが不一致になったことをテスト
する方法を図４に示す。図４の横軸は時間である。
出力バッファ２のデータが不一致になったことをテスト
する方法を図４に示す。図４の横軸は時間である。
【００１４】時間Ｔ１と時間Ｔ３でチェック命令を実行
し、その間の時間Ｔ２で不具合が発生したとする。時間
Ｔ１でチェック命令を実行した結果は正常であり、特別
な処理を行わない。時間Ｔ２で不具合が発生し、出力ラ
ッチ１と出力バッファ２のデータが不一致になっても、
ＣＰＵにはそれを知る手段がないために対する処理はで
きない。時間Ｔ３でチェック命令を実行すると排他的論
理和が「０」にならず、不具合に対しての処理をするこ
とができる。
し、その間の時間Ｔ２で不具合が発生したとする。時間
Ｔ１でチェック命令を実行した結果は正常であり、特別
な処理を行わない。時間Ｔ２で不具合が発生し、出力ラ
ッチ１と出力バッファ２のデータが不一致になっても、
ＣＰＵにはそれを知る手段がないために対する処理はで
きない。時間Ｔ３でチェック命令を実行すると排他的論
理和が「０」にならず、不具合に対しての処理をするこ
とができる。
【００１５】
【発明が解決しようとする課題】以上説明したように、
従来の出力ポートにおいては、不具合が発生してもチェ
ック命令を実行するまでは不具合を検出することができ
ず、出力端子に正しくデータを出力できないままプログ
ラムを実行し続けてしまいシステムの信頼性を低下させ
る欠点がある。不具合を検出するまでの期間を短くする
にはチェック命令を実行する回数を多くすればよいが、
それでは本来のプログラムを実行する速度が遅くなって
しまう欠点が生じる。さらに回路構成が複雑である欠点
がある。
従来の出力ポートにおいては、不具合が発生してもチェ
ック命令を実行するまでは不具合を検出することができ
ず、出力端子に正しくデータを出力できないままプログ
ラムを実行し続けてしまいシステムの信頼性を低下させ
る欠点がある。不具合を検出するまでの期間を短くする
にはチェック命令を実行する回数を多くすればよいが、
それでは本来のプログラムを実行する速度が遅くなって
しまう欠点が生じる。さらに回路構成が複雑である欠点
がある。
【００１６】本発明の目的は、前記の欠点を除去するこ
とにより、出力バッファの不具合の発生を随時検出可能
であり、かつ構成が簡単である出力ポートを提供するこ
とにある。
とにより、出力バッファの不具合の発生を随時検出可能
であり、かつ構成が簡単である出力ポートを提供するこ
とにある。
【００１７】
【課題を解決するための手段】本発明は、ＣＰＵの内部
バスに接続され所定の信号により前記内部バスのデータ
をラッチするラッチ回路と、このラッチ回路の出力を出
力端子に出力するバッファ回路とを備えたマイクロコン
ピュータの出力ポートにおいて、前記ラッチ回路の出力
と前記バッファ回路の出力とを比較し、不一致のときに
不一致信号を出力する比較回路と、前記不一致信号を検
出し前記不一致信号が所定の時間以上継続した場合割り
込み信号を出力する割り込み信号発生手段とを備えたこ
とを特徴とする。
バスに接続され所定の信号により前記内部バスのデータ
をラッチするラッチ回路と、このラッチ回路の出力を出
力端子に出力するバッファ回路とを備えたマイクロコン
ピュータの出力ポートにおいて、前記ラッチ回路の出力
と前記バッファ回路の出力とを比較し、不一致のときに
不一致信号を出力する比較回路と、前記不一致信号を検
出し前記不一致信号が所定の時間以上継続した場合割り
込み信号を出力する割り込み信号発生手段とを備えたこ
とを特徴とする。
【００１８】
【作用】比較回路は、出力ラッチと出力バッファの出力
とを比較し、不一致の場合不一致信号を出力する。そし
て、割り込み信号発生手段は、比較回路から出力される
不一致信号を検出し、不一致信号の出力がある定められ
た時間以上継続したときに割り込み信号を出力する。
とを比較し、不一致の場合不一致信号を出力する。そし
て、割り込み信号発生手段は、比較回路から出力される
不一致信号を検出し、不一致信号の出力がある定められ
た時間以上継続したときに割り込み信号を出力する。
【００１９】従って、出力ラッチと出力バッファの出力
が、出力に短時間ノイズが乗るなどして短時間の間不一
致になる場合を除外して、両者のデータが完全に不一致
状態になった不具合を確実に検出することが可能となる
。しかも、回路は比較回路と割り込み信号発生手段によ
り簡単に構成することができる。
が、出力に短時間ノイズが乗るなどして短時間の間不一
致になる場合を除外して、両者のデータが完全に不一致
状態になった不具合を確実に検出することが可能となる
。しかも、回路は比較回路と割り込み信号発生手段によ
り簡単に構成することができる。
【００２０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１は本発明の第一実施例を示すブロック
構成図である。
構成図である。
【００２２】本第一実施例は、出力ラッチ１、出力バッ
ファ２、出力端子３、比較器５、遅延素子６、アンドゲ
ート７、データ書込信号ＤＷ、不一致信号ＤＡＧおよび
割り込み要求信号ＩＮＴを含み構成され、内部バス４に
よって図外のＣＰＵと接続される。
ファ２、出力端子３、比較器５、遅延素子６、アンドゲ
ート７、データ書込信号ＤＷ、不一致信号ＤＡＧおよび
割り込み要求信号ＩＮＴを含み構成され、内部バス４に
よって図外のＣＰＵと接続される。
【００２３】出力ラッチ１は、内部バス４および出力バ
ッファ２に接続される。そして、データ書き込み信号Ｄ
Ｗが「１」のときに内部バス４のデータを入力し、デー
タ書き込み信号ＤＷが「０」のとき、データを保持する
。また、出力バッファ２と比較器５にデータを出力する
。出力バッファ２は出力端子３および比較器５に接続さ
れる。
ッファ２に接続される。そして、データ書き込み信号Ｄ
Ｗが「１」のときに内部バス４のデータを入力し、デー
タ書き込み信号ＤＷが「０」のとき、データを保持する
。また、出力バッファ２と比較器５にデータを出力する
。出力バッファ２は出力端子３および比較器５に接続さ
れる。
【００２４】比較器５は、出力ラッチ１、出力バッファ
２、遅延素子６およびアンドゲート７に接続される。そ
して、出力ラッチ１のデータと出力バッファ２のデータ
が一致したときは「０」を、不一致のときは「１」とな
る不一致信号ＤＡＧを遅延素子６とアンドゲート７に出
力する。
２、遅延素子６およびアンドゲート７に接続される。そ
して、出力ラッチ１のデータと出力バッファ２のデータ
が一致したときは「０」を、不一致のときは「１」とな
る不一致信号ＤＡＧを遅延素子６とアンドゲート７に出
力する。
【００２５】遅延素子６は、比較器５とアンドゲート７
に接続される。そして、比較器５からの不一致信号ＤＡ
Ｇを時間Ｔだけ遅延させ、アンドゲート７に出力する。 アンドゲート７は、比較器５および遅延素子６に接続さ
れ、割り込み要求信号ＩＮＴを出力する。
に接続される。そして、比較器５からの不一致信号ＤＡ
Ｇを時間Ｔだけ遅延させ、アンドゲート７に出力する。 アンドゲート７は、比較器５および遅延素子６に接続さ
れ、割り込み要求信号ＩＮＴを出力する。
【００２６】本発明の特徴は、図１において、出力ラッ
チ１の出力と出力バッファ２の出力とを比較し、不一致
のときに不一致信号ＤＡＧを出力する比較器５と、不一
致信号ＤＡＧを検出し、不一致信号ＤＡＧが所定の時間
以上継続した場合割り込み信号ＩＮＴを出力する割り込
み信号発生手段としての遅延素子６およびアンドゲート
７とを備えたことにある。
チ１の出力と出力バッファ２の出力とを比較し、不一致
のときに不一致信号ＤＡＧを出力する比較器５と、不一
致信号ＤＡＧを検出し、不一致信号ＤＡＧが所定の時間
以上継続した場合割り込み信号ＩＮＴを出力する割り込
み信号発生手段としての遅延素子６およびアンドゲート
７とを備えたことにある。
【００２７】次に、出力端子３にデータを出力する場合
を説明する。
を説明する。
【００２８】ＣＰＵは内部バス４にデータを出力し、デ
ータ書込信号ＤＷを「１」にする。データ書込信号ＤＷ
が「１」であるから、出力ラッチ１は内部バス４のデー
タを入力し、出力バッファ２と比較器５にデータを出力
する。出力バッファ２は出力ラッチ１からデータを入力
し、出力端子３と比較器５にデータを出力する。これで
ＣＰＵのデータが出力端子３に出力される。
ータ書込信号ＤＷを「１」にする。データ書込信号ＤＷ
が「１」であるから、出力ラッチ１は内部バス４のデー
タを入力し、出力バッファ２と比較器５にデータを出力
する。出力バッファ２は出力ラッチ１からデータを入力
し、出力端子３と比較器５にデータを出力する。これで
ＣＰＵのデータが出力端子３に出力される。
【００２９】出力バッファ２の動作が正常で、出力ラッ
チ１と出力バッファ２のデータが一致しているときは比
較器５からの不一致信号ＤＡＧは「０」であり、アンド
ゲート７の出力である割り込み要求信号ＩＮＴは「０」
のままで、割り込み処理は行われない。
チ１と出力バッファ２のデータが一致しているときは比
較器５からの不一致信号ＤＡＧは「０」であり、アンド
ゲート７の出力である割り込み要求信号ＩＮＴは「０」
のままで、割り込み処理は行われない。
【００３０】出力バッファ２の出力がノイズ等により変
動し出力ラッチ１とデータが一致せず、比較器５からの
不一致信号ＤＡＧが「１」となっても、遅延素子６によ
り時間Ｔだけ遅延されるためノイズの幅が時間Ｔより短
ければアンドゲート７の出力である割り込み要求信号Ｉ
ＮＴは「０」のままで割り込み処理は行われない。
動し出力ラッチ１とデータが一致せず、比較器５からの
不一致信号ＤＡＧが「１」となっても、遅延素子６によ
り時間Ｔだけ遅延されるためノイズの幅が時間Ｔより短
ければアンドゲート７の出力である割り込み要求信号Ｉ
ＮＴは「０」のままで割り込み処理は行われない。
【００３１】出力バッファ２が破壊したり、出力信号に
一定時間Ｔ以上ノイズが乗るなど出力信号が変化すると
、出力バッファ２と出力ラッチ１のデータは一致せず、
アンドゲート７の出力である割り込み要求信号ＩＮＴが
「１」になり割り込み処理が開始される。
一定時間Ｔ以上ノイズが乗るなど出力信号が変化すると
、出力バッファ２と出力ラッチ１のデータは一致せず、
アンドゲート７の出力である割り込み要求信号ＩＮＴが
「１」になり割り込み処理が開始される。
【００３２】図２は本発明の第二実施例を示すブロック
構成図である。
構成図である。
【００３３】本第二実施例は、図１の第一実施例におい
て、遅延素子６およびアンドゲート７の代わりに、本発
明の特徴とするところの、割り込み信号発生手段として
のタイマ８を設けたものである。
て、遅延素子６およびアンドゲート７の代わりに、本発
明の特徴とするところの、割り込み信号発生手段として
のタイマ８を設けたものである。
【００３４】タイマ８は、比較器５からの不一致信号Ｄ
ＡＧが「１」となったときからカウントを開始し、不一
致信号ＤＡＧが「１」の間だけカウントをし、不一致信
号ＤＡＧが「０」となったときカウントを停止する。そ
して、オーバーフロー信号を割り込み要求信号ＩＮＴと
して出力する。オーバーフロー信号はタイマ８がオーバ
ーフローしたとき「１」になる。
ＡＧが「１」となったときからカウントを開始し、不一
致信号ＤＡＧが「１」の間だけカウントをし、不一致信
号ＤＡＧが「０」となったときカウントを停止する。そ
して、オーバーフロー信号を割り込み要求信号ＩＮＴと
して出力する。オーバーフロー信号はタイマ８がオーバ
ーフローしたとき「１」になる。
【００３５】出力バッファ２の動作が正常で、出力ラッ
チ１と出力バッファ２のデータが一致しているときは比
較器５からの不一致信号ＤＡＧは「０」であり、タイマ
８はカウントをせず、タイマ８のオーバーフロー信号の
出力である割り込み要求信号ＩＮＴは「０」のままで、
割り込み処理は行われない。
チ１と出力バッファ２のデータが一致しているときは比
較器５からの不一致信号ＤＡＧは「０」であり、タイマ
８はカウントをせず、タイマ８のオーバーフロー信号の
出力である割り込み要求信号ＩＮＴは「０」のままで、
割り込み処理は行われない。
【００３６】出力バッファ２の出力がノイズ等により変
動し出力ラッチ１とデータが一致せず、比較器５からの
不一致信号ＤＡＧが「１」となっても、タイマ８がオー
バーフローする時間よりノイズの幅が短ければタイマ８
のオーバーフロー信号である割り込み要求信号ＩＮＴは
「０」のままで割り込み処理は行われない。
動し出力ラッチ１とデータが一致せず、比較器５からの
不一致信号ＤＡＧが「１」となっても、タイマ８がオー
バーフローする時間よりノイズの幅が短ければタイマ８
のオーバーフロー信号である割り込み要求信号ＩＮＴは
「０」のままで割り込み処理は行われない。
【００３７】出力バッファ２が破壊したり、出力信号に
タイマ８がオーバーフローする時間以上ノイズが乗るな
ど出力信号が変化すると、出力バッファ２と出力ラッチ
１のデータと一致しなくなり、比較器５からの不一致信
号ＤＡＧは「１」となる。タイマ８がオーバーフローす
るとオーバーフロー信号である割り込み要求信号ＩＮＴ
は「１」になり、割り込み処理が開始される。
タイマ８がオーバーフローする時間以上ノイズが乗るな
ど出力信号が変化すると、出力バッファ２と出力ラッチ
１のデータと一致しなくなり、比較器５からの不一致信
号ＤＡＧは「１」となる。タイマ８がオーバーフローす
るとオーバーフロー信号である割り込み要求信号ＩＮＴ
は「１」になり、割り込み処理が開始される。
【００３８】本第二実施例では、タイマ８のオーバーフ
ローで割り込みを発生させる場合を示したが、タイマ８
の中間タップから信号を選択し、割り込み要求信号とし
てもよい。こうすることにより割り込みを発生するまで
の時間を自由に設定することができる。
ローで割り込みを発生させる場合を示したが、タイマ８
の中間タップから信号を選択し、割り込み要求信号とし
てもよい。こうすることにより割り込みを発生するまで
の時間を自由に設定することができる。
【００３９】また、本第二実施例ではタイマ８のオーバ
ーフロー信号を割り込み要求信号ＩＮＴとして使用した
が、コンペアレジスタを使用し、コンペアレジスタとタ
イマ８との一致出力を割り込み信号として使用すること
もできる。
ーフロー信号を割り込み要求信号ＩＮＴとして使用した
が、コンペアレジスタを使用し、コンペアレジスタとタ
イマ８との一致出力を割り込み信号として使用すること
もできる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
出力バッファに不具合が発生したことを随時検出するこ
とが可能となり、不具合が発生したときに、即座に対応
する処理を行うことができ、システム動作の信頼性の向
上と、また、回路の簡素化とを図ることができ、その効
果は大である。
出力バッファに不具合が発生したことを随時検出するこ
とが可能となり、不具合が発生したときに、即座に対応
する処理を行うことができ、システム動作の信頼性の向
上と、また、回路の簡素化とを図ることができ、その効
果は大である。
【図１】本発明の第一実施例を示すブロック構成図。
【図２】本発明の第二実施例を示すブロック構成図。
【図３】従来例を示すブロック構成図。
【図４】そのタイミング図。
１ 出力ラッチ
２ 出力バッファ
３ 出力端子
４ 内部バス
５ 比較器
６ 遅延素子
７ アンドゲート
８ タイマ
９ マルチプレクサ
１０ ラッチ
１１ トライステートバッファ
ＤＡＧ 不一致信号
ＤＬ データラッチ信号
ＤＲＤ データ読み出し信号
ＤＷ データ書き込み信号
ＩＮＴ 割り込み信号
ＳＥＬ データ選択信号
Claims (1)
- 【請求項１】 ＣＰＵの内部バスに接続され所定の信
号により前記内部バスのデータをラッチするラッチ回路
と、このラッチ回路の出力を出力端子に出力するバッフ
ァ回路とを備えたマイクロコンピュータの出力ポートに
おいて、前記ラッチ回路の出力と前記バッファ回路の出
力とを比較し、不一致のときに不一致信号を出力する比
較回路と、前記不一致信号を検出し前記不一致信号が所
定の時間以上継続した場合割り込み信号を出力する割り
込み信号発生手段とを備えたことを特徴とする出力ポー
ト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139774A JPH04337882A (ja) | 1991-05-14 | 1991-05-14 | 出力ポート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139774A JPH04337882A (ja) | 1991-05-14 | 1991-05-14 | 出力ポート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337882A true JPH04337882A (ja) | 1992-11-25 |
Family
ID=15253105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3139774A Pending JPH04337882A (ja) | 1991-05-14 | 1991-05-14 | 出力ポート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337882A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008276360A (ja) * | 2007-04-26 | 2008-11-13 | Fujitsu Ten Ltd | 電子制御装置 |
-
1991
- 1991-05-14 JP JP3139774A patent/JPH04337882A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008276360A (ja) * | 2007-04-26 | 2008-11-13 | Fujitsu Ten Ltd | 電子制御装置 |
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