KR20030003927A - 입력 버퍼 회로 - Google Patents

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Abstract

본 발명은 디져블 동작시에 이전 입력값을 래치하여 관통 전류(VCC-to-GND) 방지 및 불필요한 입력 신호의 천이를 방지할 수 있도록한 입력 버퍼 회로에 관한 것으로, 입력 데이터와 입력 인에이블/디스에이블 신호를 트리거링하는 슈미트 트리거 NAND 회로부;상기 트리거링된 입력 신호의 노이즈를 제거하기 위해 입력 신호의 상승과 하강 에지후에 일정 시간 지연하는 노이즈 필터;입력 인에이블/디스에이블 신호와 시스템 클럭(clk)을 AND 연산하는 AND 게이트;상기 AND 연산된 신호와 반전된 입력 인에이블/디스에이블 신호를 래치하여 D 래치 인에이블 신호를 출력하는 제 1 래치부;D 래치 인에이블 신호에 의해 반전된 노이즈 필터링 신호를 래치 출력하는 제 2 래치부;상기 제 2 래치부의 출력 신호를 버퍼링 하는 버퍼와 에지 선택 신호(Edge_sel)에 의해 버퍼링된 신호를 상승 에지 또는 하강 에지에서 선별적으로 검출하는 에지 검출부를 포함한다.

Description

입력 버퍼 회로{Input Buffer Circuit}
본 발명은 버퍼 회로에 관한 것으로 특히, 디져블 동작시에 이전 입력값을 래치하여 관통 전류(VCC-to-GND) 방지 및 불필요한 입력 신호의 천이를 방지할 수있도록한 입력 버퍼 회로에 관한 것이다.
마이콤에서 흔히 사용되는 외부 인터럽트(external interrupt)는 일반 입출력 포트중 일부 포트에 부가적인 기능을 하도록 레지스터를 추가하여, 외부 인터럽트의 입력 기능을 인에이블/디스에이블 시킴으로서 구현된다.
이때 일반 입출력 포트의 출력 모드가 오픈 드레인(open drain)일 경우에 그 출력이 "오픈"이 되고, 외부에서 풀업이나 풀다운되지 않으면, 포트가 오픈 상태가 된다.
이것은 입력버퍼의 입력을 플로팅시켜 (VCC to GND) 관통전류가 생기게 된다. 이것이 만약 슬립/스탑(sleep/stop) 모드에서 발생하면, 칩의 슬립/스탑(sleep/stop) 전류 불량을 야기한다.
이하, 첨부된 도면을 참고하여 종래 기술의 입력 버퍼 회로에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 입력 버퍼 회로의 하나를 나타낸 회로 구성도이고, 도 2는 도 1의 입력 버퍼 회로의 동작 타이밍도이다.
회로 구성은 입력 데이터를 트리거링하는 슈미트 트리거(11)와, 상기 트리거링된 입력 신호의 노이즈를 제거하는 노이즈 필터(12)와, 상기 노이즈 필터(12)의 필터링된 신호를 반전 출력하는 인버터(13)와, 입력 인에이블/디스에이블 신호("input_en")를 인에이블 신호로 사용하여 반전 출력되는 인버터(13) 출력 신호를 래치 출력하는 래치부(14)와, 래치 출력되는 신호를 버퍼링하여 출력하는 버퍼(15)와, 에지 선택 신호(Edge_sel)에 의해 버퍼링된 신호를 상승 에지 또는 하강에지에서 선별적으로 검출하는 에지 검출부(16)로 구성된다.
여기서, 상기 래치부(14)는 D 래치를 사용한다.
도 3은 종래 기술의 입력 버퍼 회로의 다른 하나를 나타낸 회로 구성도이고,도 4는 도 3의 입력 버퍼 회로의 동작 타이밍도이다.
회로 구성은 입력 데이터와 입력 인에이블/디스에이블 신호("input_en")를 트리거링하는 슈미트 트리거 NAND 회로부(21)와, 상기 트리거링된 입력 신호와 입력 인에이블/디스에이블 신호("input_en")를 NAND 연산하여 출력하는 NAND 게이트(22)와 상기 NAND 연산된 신호의 노이즈를 제거하기 하는 노이즈 필터(23)와, 상기 노이즈 필터(23)의 필터링된 신호를 버퍼링하는 버퍼(24)와, 에지 선택 신호(Edge_sel)에 의해 버퍼링된 신호를 상승 에지 또는 하강 에지에서 선별적으로 검출하는 에지 검출부(25)로 구성된다.
종래 기술의 도 1에서와 같은 입력 버퍼에서 발생하는 플로팅 문제를 해결하려면, 도 2의 입력 버퍼에서와 같이 입력 버퍼에 인에이블 신호를 추가해서 입력으로 사용할 때만 입력 버퍼를 "ON"시키고, 입력 디스에이블시에는 디폴트값으로 잡아주면 된다.
그러나 입력버퍼의 기능이 입력신호의 상승/하강 에지를 검출하기 때문에 도 2에서 이런 입력값과 입력 디스에이블시 디폴트값이 다른 경우에는 입력의 천이로 인해 원하지 않는 에지를 유발한다.
그러나 이와 같은 종래 기술의 입력 버퍼 회로는 다음과 같은 문제가 있다.
입력 디스에이블시 입력 신호가 오픈되어 발생하는 버퍼 입력부의 플로팅에 의한 VCC to GND 관통 전류가 발생하고, 입력 신호의 인에이블 및 디스에이블시 원하지 않는 입력신호의 천이가 발생한다.
이는 입력 신호의 변이를 가져와 회로의 신뢰성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 입력 버퍼 회로의 문제를 해결하기 위한 것으로, 디져블 동작시에 이전 입력값을 래치하여 관통 전류(VCC-to-GND) 방지 및 불필요한 입력 신호의 천이를 방지할 수 있도록한 입력 버퍼 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 입력 버퍼 회로의 하나를 나타낸 회로 구성도
도 2는 도 1의 입력 버퍼 회로의 동작 타이밍도
도 3은 종래 기술의 입력 버퍼 회로의 다른 하나를 나타낸 회로 구성도
도 4는 도 3의 입력 버퍼 회로의 동작 타이밍도
도 5는 본 발명에 따른 입력 버퍼 회로의 회로 구성도
도 6은 본 발명에 따른 입력 버퍼 회로의 동작 타이밍도
도면의 주요 부분에 대한 부호의 설명
31. 슈미트 트리거 NAND 회로부 32. 노이즈 필터
33.34. 제 1,2 인버터 35. AND 회로부
36.37. 제 1,2 래치부 38. 버퍼
39. 에지 검출부
이와 같은 목적을 달성하기 위한 본 발명에 따른 입력 버퍼 회로는 입력 데이터와 입력 인에이블/디스에이블 신호를 트리거링하는 슈미트 트리거 NAND 회로부;상기 트리거링된 입력 신호의 노이즈를 제거하기 위해 입력 신호의 상승과 하강 에지후에 일정 시간 지연하는 노이즈 필터;입력 인에이블/디스에이블 신호와 시스템 클럭(clk)을 AND 연산하는 AND 게이트;상기 AND 연산된 신호와 반전된 입력 인에이블/디스에이블 신호를 래치하여 D 래치 인에이블 신호를 출력하는 제 1 래치부;D 래치 인에이블 신호에 의해 반전된 노이즈 필터링 신호를 래치 출력하는 제 2 래치부;상기 제 2 래치부의 출력 신호를 버퍼링 하는 버퍼와 에지 선택 신호(Edge_sel)에 의해 버퍼링된 신호를 상승 에지 또는 하강 에지에서 선별적으로 검출하는 에지 검출부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 입력 버퍼 회로에 관하여 상세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 입력 버퍼 회로의 회로 구성도이고, 도 6은 본 발명에 따른 입력 버퍼 회로의 동작 타이밍도이다.
본 발명은 입력 신호의 상승 에지 또는 하강 에지를 감지하는 입력 버퍼 회로에서 입력 신호의 인에이블시에만 입력을 받아들이고, 입력 신호의 디스에이블시에는 이전의 입력값을 래치하도록한 것이다.
이는 입력 디스에이블시 입력 신호가 오픈되어 발생하는 버퍼 입력부의 플로팅에 의한 VCC to GND 관통전류를 방지하고, 입력 신호의 인에이블 및 디스에이블시 원하지 않는 입력신호의 천이를 방지한다.
회로 구성은 입력 데이터와 입력 인에이블/디스에이블 신호("input_en")를 트리거링하는 슈미트 트리거 NAND 회로부(31)와, 상기 트리거링된 입력 신호의 노이즈를 제거하기 위해 입력 신호의 상승(rising)과 하강(falling) 에지후에 일정 시간 딜레이(30ns정도 : 시스템 클럭 반주기의 1/10 정도)하는 노이즈 필터(32)와, 상기 노이즈 필터(32)의 필터링된 신호를 반전 출력하는 제 1 인버터(33)와, 입력 인에이블/디스에이블 신호("input_en")를 반전 출력하는 제 2 인버터(34)와, 입력 인에이블/디스에이블 신호("input_en")와 시스템 클럭(clk)을 AND 연산하는 AND 게이트(35)와, 상기 AND 연산된 신호와 반전된 입력 인에이블/디스에이블 신호("input_en")를 래치하여 D 래치 인에이블 신호를 출력하는 제 1 래치부(36)와, D 래치 인에이블 신호에 의해 반전된 노이즈 필터링 신호를 래치 출력하는 제 2 래치부(37)와, 상기 제 2 래치부(37)의 출력 신호를 버퍼링 하는 버퍼(38)와, 에지 선택 신호(Edge_sel)에 의해 버퍼링된 신호를 상승 에지 또는 하강 에지에서 선별적으로 검출하는 에지 검출부(39)로 구성된다.
여기서, 상기 제 1 래치부(36)는 D 래치를 사용하고, 제 2 래치부(37)는 RS 래치를 사용한다.
이와 같은 본 발명의 입력 신호 처리 과정에 관하여 설명하면 다음과 같다.
먼저, 입력 신호(data)는 입력 인에이블 신호(input_en)가 인에이블시에는 슈미트 트리거 NAND 회로부(31)를 통해 노이즈 필터(32)와 제 1 인버터(33)를 거쳐 제 2 래치부(37)의 입력(D)으로 사용되고, 디스에이블시에는 슈미트 트리거 NAND 회로부(31)의 출력이 디폴트(Default) 값(High)이 되어, 노이즈 필터(32)를 거쳐 제 2 래치부(37)의 입력(D)으로 사용된다.
제 2 래치부(37)의 인에이블 신호(EN)는 제 1 래치부(37)의 출력(QB)이 사용된다.
그리고 입력 인에이블시에는 입력 인에이블 신호(input_en)가 High가 되고 제 1 래치부(36)의 셋 신호(S)는 low가 되고, 리셋 신호(R)는 시스템 클럭 신호(clk)에 동기되어 High가 된다.
이때, 입력 인에이블 신호(input_en)는 시스템 클럭 신호(clk)의 하강 에지(falling edge)에서 활성화되고, 제 1 래치부(36)의 리셋 신호(R)는 시스템 클럭(clk)의 반주기 지난 시점의 상승 에지(rising edge)에서 활성화된다.
그러므로 입력 신호가 노이즈 필터(32)의 지연을 거친후 제 2 래치부(37)에 도달하는 충분한 시간후에 제 2 래치부(37)의 인에이블 신호(EN)를 활성화시키므로써, 입력 인에이블시 디폴트값이 제 2 래치부(37)에 전달되는 것을 방지한다.
그리고 입력 디스에이블시에는 입력 인에이블 신호(input_en)는 Low가 되며, 제 1 래치부(36)의 셋 신호(S)가 활성화된다. 그리고 출력(QB)은 Low가 되어 제 2 래치부(37)의 인에이블 신호(EN)가 Low가 되어 이전에 입력된 값을 유지하게 된다.
그리고 제 2 래치부(37)를 거쳐 버퍼(38)를 거친 입력 신호(Nd_3)는 에지 검출부(39)에 입력되어 에지 선택(edge_sel) 신호에 의해 상승 또는 하강을 선별적으로 검출하여 최종 출력(out_3)으로 내보낸다.
이와 같은 본 발명에 따른 입력 버퍼 회로는 다음과 같은 효과가 있다.
본 발명의 입력 버퍼를 외부 인터럽트를 받아들이는 입력 버퍼로 사용하는 경우에는 입력 디스에이블시 입력이 오픈 되어도 입력 버퍼의 VCC to GND 관통전류가 발생하지 않는다.
또한, 입력 인에이블/디스에이블시 입력 신호의 원하지 않는 에지 발생을 방지할 수 있다.

Claims (4)

  1. 입력 데이터와 입력 인에이블/디스에이블 신호를 트리거링하는 슈미트 트리거 NAND 회로부;
    상기 트리거링된 입력 신호의 노이즈를 제거하기 위해 입력 신호의 상승과 하강 에지후에 일정 시간 지연하는 노이즈 필터;
    입력 인에이블/디스에이블 신호와 시스템 클럭(clk)을 AND 연산하는 AND 게이트;
    상기 AND 연산된 신호와 반전된 입력 인에이블/디스에이블 신호를 래치하여 D 래치 인에이블 신호를 출력하는 제 1 래치부;
    D 래치 인에이블 신호에 의해 반전된 노이즈 필터링 신호를 래치 출력하는 제 2 래치부;
    상기 제 2 래치부의 출력 신호를 버퍼링 하는 버퍼와 에지 선택 신호(Edge_sel)에 의해 버퍼링된 신호를 상승 에지 또는 하강 에지에서 선별적으로 검출하는 에지 검출부를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
  2. 제 1 항에 있어서, 제 1 래치부는 D 래치를 사용하고, 제 2 래치부는 RS 래치를 사용하는 것을 특징으로 하는 입력 버퍼 회로.
  3. 제 1 항에 있어서, 노이즈 필터에서의 지연 시간을 시스템 클럭 반주기의1/10로 하여 출력하는 것을 특징으로 하는 입력 버퍼 회로.
  4. 제 1 항에 있어서, 입력 인에이블 신호(input_en)는 시스템 클럭 신호(clk)의 하강 에지(falling edge)에서 활성화되고, 제 1 래치부의 리셋 신호(R)는 시스템 클럭(clk)의 반주기 지난 시점의 상승 에지(rising edge)에서 활성화되는 것을 특징으로 하는 입력 버퍼 회로.
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