JPH0474244A - ラツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はラッチ回路に関し、特に高速で動作するマイク
ロプロセッサ装置のバス・インターフェース部のラッチ
回路に関する。

〔従来の技術〕

従来、この種のバス・インターフェース（入力）部にお
けるラッチ回路は第４図のような回路構成となっていた
。バス・インターフェース部の入出力制御は、プロセッ
サのＲｅ　ａ　ｄ　／　Ｗ　ｒ　ｉ　ｔｅ倍信号よって
行われるが、入力部の入力ラッチ・ストローブ信号４０
４はＲｅａｄ信号によって得られる。ストローブ信号４
０４がロウレベルからハイレベルに変化すると、バス入
力端４０１から入力バッファ４０２を経由したデータ入
力はＤラッチ回路４０３を通って出力される。さらに、
ストローブ信号４０４がハイレベルがらロウレベルにな
ると、入力データはＤラッチ回路４０３にラッチされ、
ストローブ信号がロウレベルの間入力データを保持する
構成となっている。

〔発明が解決しようとする課題〕

上述した従来のラッチ回路は、プロセッサのＲｅ　ａｄ
／Ｗｒ　ｉ　ｔ　ｅ信号によって得られるストローブ信
号のエツジによって入力データのスルー／ラッチ制御を
行っている６ 近年のマイクロプロセッサ装置は多ビット化と高速化が
進み、データ出力変化によるノイズの影響により誤動作
、１サイクルの時間減少に伴うバス・タイミングのマー
ジン不足、さらにバス上でのデータの衝突の問題が避け
られなくなってきている。このため、上述したような構
成を成すラッチ回路は、ストローブ信号のエツジ付近に
ノイズ等の影響で誤ったデータをラッチしてしまう可能
性が高い。このような場合、誤りが発生した時点で即座
に割込みを発生させて平常処理に戻すのが望ましいが、
近年のプロセッサはパイプライン構造になっており、取
込んだデータが誤ったものであっても割込みを発生させ
るまでの間にも処理が進行するため、エラー処理が複雑
なものとなってしまうという欠点がある。

本発明の目的は、エラー処理が迅速に実行できるラッチ
回路を提供することにある。

〔課題を解決するための手段〕

本発明のラッチ回路は、データ入力される入力端と、第
１のストローブ信号に応答して前記入力データをラッチ
する第１のラッチ回路と、前記第１のストローブ信号を
遅延させ第２のストローブ信号を発生させる遅延回路と
、前記第２のストローブ信号に応答して前記入力データ
をラッチする第２のラッチ回路と、前記第２のストロー
ブ信号を遅延させ第３のストローブ信号を発生させる遅
延回路と、前記第３のストローブ信号に応答してデータ
をラッチする第３のラッチ回路と、前記３つのラッチ回
路の出力データを比較し不一致の場合に割込み要求を発
生する回路とを有することを特徴とする。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。第１図は本発明のラッチ回路の一実施例を示す回路図
、第２図は第１図に示す実施例における入出力信号のタ
イミングチャートである。

アンドゲート１０１はラッチ回路のストローブ信号を生
成し、遅延回路１０３は出力信号１０１を遅らせる回路
である。Ｄラッチ回路１０６，１０７．１０８はデータ
反転タイプのＤラッチ回路で、第二のラッチ回路１０７
の出力はそのまま内部で使用できるように構成されてい
る。ＥＸＯＲ回路１０９は前記３つのラッチ回路の出力
の一致／不一致を検出し、各ビットのＥＸＯＲ回路の出
力を入力とするとＯＲゲート１１０は、バス全体として
誤ったデータのラッチが発生した場合、割込みを信号端
子１１１がら発生させる構成となっている。なお、ラッ
チ回路１１５〜１２０は破線内で同じ回路構成となって
いる。

第２図に示すように、φ１．φ２は非重複の２相クロツ
クであり、ストローブ信号はφ１同期で１サイクル間出
力される。バスのデータはφ２の立上がりに同期して出
力され、立ち下がりに同期してフローティングになる。

この前後はバスの競合、ノイズなどで不安定な状態を斜
線で表す。

割り込み要求信号はデータがバス上に出力されている間
、不安定になるためクロックで同期させる必要がある。

次に本実施例の動作を第１図及び第２図を参照して説明
する。マイクロプロセッサでは一般的にデータの入出力
制御にはＲｅ　ａ　ｄ　／　Ｗ　ｒ　ｉ　ｔ　ｅのサイ
クル信号を用いるのが一般的である。第２図ではサイク
ル信号がハイレベルのときＲｅａｄ、ロウレベルのとき
Ｗｒｉｔｅサイクルであることを表す。このサイクル信
号と、φ２とのアンド出力がアンドゲート１０１によっ
て出力される。この出力信号を第一のストローブ１１２
とする。

バス入力端子１００に与えられた信号は、大力バッファ
１０４、インバータ１０５を介したデータが、ラッチ１
０６にストローブ１１２の立ち下がりエツジでラッチさ
れる。同様に、やや遅れたタイミングでラッチ１０７に
は遅延回路１０２がらの信号１１３の立ち下がりエツジ
で入力データがラッチされ、さらにやや遅れたタイミン
グでラッチ１０８には遅延回路１０３がらの信号１１４
の立ち下がりエツジで入力データがラッチされる、ここ
で、遅延回路１０２，１０３は特性がばらつかないよう
な１から２ｎｓ程度のデイレイを設定する。この１１２
〜１１４の数ｎｓの間、バス入力データが安定していれ
ば、３つのラッチのデータは一致する筈である。

バス上に出力されるデータは、その前後は基本的にはフ
ローティングだが、近年のマイクロプロセッサは動作周
波数が高く、命令実行サイクルが短くなってきており、
１サイクルが２０ｎｓ程度になることも珍しくない。こ
の状態でＲｅａｄ／Ｗｒｉｔｅのバスサイクルが連続す
るような場合には、バス上のデータの切換わり目ではバ
スの競合が起る可能性が大きく、従来のエツジ・ストロ
ーブ方式のデータ取込みでは、誤ったデータを取込む危
険性があり、誤ったデータに対するエラー処理も難しい
。

本回路では、ストローブ信号１１３でデータをラッチす
るラッチ１０７のデータを内部へ渡す構成になっている
。このラッチのデータと、タイミング的には前と後のデ
ータであるラッチ１０６及び１０７のデータとを比較用
としてそれぞれのラッチに保持している。つまり、スト
ローブ信号１１３が立ち下がるタイミングでは、バスの
データが正しく取込まれたとしても、その前もしくは後
のタイミング（１１２，１１４の立ち下がりエツジ）で
バスのデータを誤って取込んだ場合には、３つのラッチ
のデータ出力は一致しなくなる。この場合には、ＥＸＯ
Ｒゲート１０９はハイレベルを出力して、割込み要求端
子１１１をアクティブにすることで割込みを発生させる
ことになる。

このデータ入力部からのプロセッサ内部へはラッチ出力
１０７を使用しており、前述のラッチデータネ一致を無
視するのであれば、通常のエツジストローブの入力回路
として動作させることも可能である。

第３図は本発明の第２の実施例を示す回路図である。本
実施例では、第１の実施例における割込み要求端子１１
１をディスエーブルにする機能を有している。本回路で
新たに付加したアンドゲート３２１の一つの入力には出
力３１０を接続し、他方の入力には割込み要求イネーブ
ル信号を入力する。この信号がハイレベルのとき、割込
み要求端子がイネーブルとなり、ロウレベルの時割込み
要求端子ディスエーブルとなる。

〔発明の効果〕

以上説明したように本発明は、マイクロプロセッサにお
いて、バス・データのストローブタイミングの前後のデ
ータをラッチし、それらの一致／不一致を検出すること
により割込みを発生させることでエラー処理を迅速に実
行することのできる効果がある。これにより、信頼性の
高いマイクロプロセッサ装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図に示す回路の動作を示すタイミングチャート、第３図
は本発明の他の実施例を示す回路図、第４図は従来例の
回路図である。 １００．３００，４０１・・・データ入力端子、１０１
．３０１，３２１・・・アンドゲート、１０２．１０３
，３０２，３０３・・・遅延回路、１０４．３０４．４
０２・・・大力バッファ、１０５゜３０５・・・インバ
ータ、１０６，１０７，１０８３０６．３０７，３０８
，４０３・・・Ｄラッチ回路、１０９，３０９・・・３
人力ＥＸＯＲゲート、１１０．３１０・・・オアゲート
、１１１，３１１・・・割込み要求端子、１１２，１１
３　１１４　３１２．３１３，３１４，４０４・・・ス
トローブ信号、１１５〜１２０，３１５〜３２０・・・
データ入力回路。

Claims (1)

【特許請求の範囲】
1. データ入力される入力端と、第１のストローブ信号に応
   答して前記入力データをラッチする第１のラッチ回路と
   、前記第１のストローブ信号を遅延させ第２のストロー
   ブ信号を発生させる遅延回路と、前記第２のストローブ
   信号に応答して前記入力データをラッチする第２のラッ
   チ回路と、前記第２のストローブ信号を遅延させ第３の
   ストローブ信号を発生させる遅延回路と、前記第３のス
   トローブ信号に応答してデータをラッチする第３のラッ
   チ回路と、前記３つのラッチ回路の出力データを比較し
   不一致の場合に割込み要求を発生する回路とを有するこ
   とを特徴とするラッチ回路。