JPH0654474B2 - 時間に関連した誤り検出装置とその方法 - Google Patents
時間に関連した誤り検出装置とその方法Info
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- JPH0654474B2 JPH0654474B2 JP61504057A JP50405786A JPH0654474B2 JP H0654474 B2 JPH0654474 B2 JP H0654474B2 JP 61504057 A JP61504057 A JP 61504057A JP 50405786 A JP50405786 A JP 50405786A JP H0654474 B2 JPH0654474 B2 JP H0654474B2
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【発明の詳細な説明】 発明の背景 本発明は、一般的にデータ処理システムにおける誤り検
出を行うための改良された装置とその方法に関し、特に
信号の時間的変動に関連した誤りを検出するものに関す
るものである。
出を行うための改良された装置とその方法に関し、特に
信号の時間的変動に関連した誤りを検出するものに関す
るものである。
特にクロツク発生回路やそのクロツク分配回路において
エラーとなるであろう時間的変動の誤り検出は極めて困
難な問題である。
エラーとなるであろう時間的変動の誤り検出は極めて困
難な問題である。
代表的なものとしては、この様な誤り試験はオフライン
でもつてなされている。というのは、この目的（実施の
動作中において誤り検出すること）のためのよく知られ
たオンライン誤り検出回路設備は高価なものになるばか
りでなく、回路の複雑さが増し、加えて動作スピードの
低下にもつながつてしまうからである。
でもつてなされている。というのは、この目的（実施の
動作中において誤り検出すること）のためのよく知られ
たオンライン誤り検出回路設備は高価なものになるばか
りでなく、回路の複雑さが増し、加えて動作スピードの
低下にもつながつてしまうからである。
発明の概要 それゆえ、本発明の広い目的は、データ処理システムで
使用するオンライン誤り検出装置とその方法を提供する
ことにある。
使用するオンライン誤り検出装置とその方法を提供する
ことにある。
また、上記目的に従う更に詳細な目的は、信号の時間的
変動に関連したオンライン誤り検出することにある。
変動に関連したオンライン誤り検出することにある。
上記目的に従う更に詳細な目的は、クロツク信号の誤り
を高精度にオンライン検出することにある。
を高精度にオンライン検出することにある。
また、本発明の目的は、簡単な構成で低コストでもつて
上述した目的を実現することにある。
上述した目的を実現することにある。
クロツク信号の誤りの検出のための本発明の好適な実施
例において、上述した目的は多くのクロツク分配システ
ムで、高速動作と、電磁放射をおさえ、耐ノイズ性を高
めるために共通に使用されている差信号の分配設計を利
用することによりなされる。また、好適な本実施例で
は、既に差信号の設計はオンラインクロツクの誤り検出
をするために採用されており、これにより、高精度、高
速に分配クロツク信号のオンライン誤り検出が低コスト
で簡単に実現される。
例において、上述した目的は多くのクロツク分配システ
ムで、高速動作と、電磁放射をおさえ、耐ノイズ性を高
めるために共通に使用されている差信号の分配設計を利
用することによりなされる。また、好適な本実施例で
は、既に差信号の設計はオンラインクロツクの誤り検出
をするために採用されており、これにより、高精度、高
速に分配クロツク信号のオンライン誤り検出が低コスト
で簡単に実現される。
以下、本発明の他の目的、利益、使用及び特徴と同様
に、本発明の特性は、添付した図面と共に以下に示した
説明から明白になるであろう。
に、本発明の特性は、添付した図面と共に以下に示した
説明から明白になるであろう。
図面の簡単な説明 第１図は発明の特に好適な実施例を説明するための電気
回路図である。
回路図である。
第２ａ図−第２ｅ図は差信号Ｃ＋とＣ−が同位相のとき
の第１図の動作を説明するためのグラフである。
の第１図の動作を説明するためのグラフである。
第３ａ図−第３ｅ図はクロツク信号Ｃ−がクロツク信号
Ｃ＋より規定遅延時間“ｄ”以上遅延している状態のも
とでの第１図の動作を説明するためのグラフである。
Ｃ＋より規定遅延時間“ｄ”以上遅延している状態のも
とでの第１図の動作を説明するためのグラフである。
第４ａ図−第４ｅ図はクロック信号Ｃ−がクロック信号
Ｃ＋より規定遅延時間“ｄ”以上進んでいる状態のもと
での第１図の動作を説明するためのグラフである。
Ｃ＋より規定遅延時間“ｄ”以上進んでいる状態のもと
での第１図の動作を説明するためのグラフである。
発明の詳細な説明 参照番号及び符号は図面中の同様の要素を示す。
また、ここで本発明を示す好適な実施例を説明する前
に、クロツク発生とその分配回路構成における誤り検出
の準備として、初歩的な背景を述べよう。
に、クロツク発生とその分配回路構成における誤り検出
の準備として、初歩的な背景を述べよう。
周知の如く、クロツクによるシーケンシヤルデジタルデ
ータ処理システムにおいて、クロツク信号は通常、状態
保持（フリツプフロツプのような）できる全ての素子に
供給される。理想的には、このクロツク信号は、正しい
システムの機能遂行のために、それぞれの目的要素に同
時に到達するべきである。しかしながら、これは完全に
は不可能であるので、多くの問題が発生することにな
る。
ータ処理システムにおいて、クロツク信号は通常、状態
保持（フリツプフロツプのような）できる全ての素子に
供給される。理想的には、このクロツク信号は、正しい
システムの機能遂行のために、それぞれの目的要素に同
時に到達するべきである。しかしながら、これは完全に
は不可能であるので、多くの問題が発生することにな
る。
第１に、２つの違つたフリツプフロツプへ到達するクロ
ツク間で起こり得るの最大スキユーは最小クロツクサイ
クル時間に加えられなければならないから、動作スピー
ドを落としている。第２には、もし最大スキユーが１つ
のフリツプフロツプの出力から他のフリツプフロツプの
入力側に伝わる最小遅延時間と同じであるとき、“レー
ス”として知られている問題が発生する。通常、この
“レース”という問題は直すことができるが、システム
の複雑さとコストが増すことになり、システムの処理ス
ピードの低下にもつながる。最悪の場合には、設計者に
よく知られているレース問題は次のシステムの製造時や
エンドユーザによる使用中に発生してしまい、システム
の品質を失墜させることになる。これらの問題からみ
て、クロツク発生とその分配システムにおいて、なにゆ
え誤り検出が重要であるかが、己ずと明白になるであろ
う。
ツク間で起こり得るの最大スキユーは最小クロツクサイ
クル時間に加えられなければならないから、動作スピー
ドを落としている。第２には、もし最大スキユーが１つ
のフリツプフロツプの出力から他のフリツプフロツプの
入力側に伝わる最小遅延時間と同じであるとき、“レー
ス”として知られている問題が発生する。通常、この
“レース”という問題は直すことができるが、システム
の複雑さとコストが増すことになり、システムの処理ス
ピードの低下にもつながる。最悪の場合には、設計者に
よく知られているレース問題は次のシステムの製造時や
エンドユーザによる使用中に発生してしまい、システム
の品質を失墜させることになる。これらの問題からみ
て、クロツク発生とその分配システムにおいて、なにゆ
え誤り検出が重要であるかが、己ずと明白になるであろ
う。
しかしながら、誤り検出を提供するための最も困難な部
分の一つは、クロツク発生や分配回路構成にある。誤り
検出メカニズムを組み込むことによつて、デジタルシス
テムがエラーの通報なしに正しく機能することを保障す
るためには、システムの正しい動作のレンジが誤り検出
メカニズムの精度の最悪の許容レンジを含むことが必要
である。クロツクシステムでは、このことはクロツク発
生とその分配システムが、システム全体が固有の動作が
進行している間、エラー検出メカニズムの最悪の許容分
解能を下げざるをえないことを意味する。この様に、シ
ステムの高速演算で使われる最大スキユーは、クロツク
の発生／分配システムの予想される最大スキユーに代つ
て、誤り検出メカニズムの分解能になる。不運にも、こ
の値は大変大きなものになる。
分の一つは、クロツク発生や分配回路構成にある。誤り
検出メカニズムを組み込むことによつて、デジタルシス
テムがエラーの通報なしに正しく機能することを保障す
るためには、システムの正しい動作のレンジが誤り検出
メカニズムの精度の最悪の許容レンジを含むことが必要
である。クロツクシステムでは、このことはクロツク発
生とその分配システムが、システム全体が固有の動作が
進行している間、エラー検出メカニズムの最悪の許容分
解能を下げざるをえないことを意味する。この様に、シ
ステムの高速演算で使われる最大スキユーは、クロツク
の発生／分配システムの予想される最大スキユーに代つ
て、誤り検出メカニズムの分解能になる。不運にも、こ
の値は大変大きなものになる。
この様に、クロツク発生とその分配システムにおいて、
用意される誤り検出は、高精度でなければならないばか
りか、誤り検出がオンライン（システムが動作中に）で
行われる様にするため、高速で誤りに許容のあるデジタ
ルシステムに十分低コストで導入できるものでなければ
ならない。
用意される誤り検出は、高精度でなければならないばか
りか、誤り検出がオンライン（システムが動作中に）で
行われる様にするため、高速で誤りに許容のあるデジタ
ルシステムに十分低コストで導入できるものでなければ
ならない。
最近のクロツクデジタルデータ処理システムにおいて、
差信号の分配は様々な理由により提供されている。例え
ば高速動作や電磁放射の減少、或いは耐ノイズ性の増強
等である。周知の如く、分配された差信号は、逆極性の
信号に伴つて供給される信号である。その様な差信号の
分配は、クロツク発生とその分配システムに共通に用い
られれる。この様な場合、クロツクは互いに逆の極性の
クロツク信号を持つ一対のクロツクラインを使用して供
給される。第１図は本発明に係る特に好適な実施例であ
り、高精度にクロツク誤りをオンラインで検出できる差
クロツク供給システムが、いかに有益かを示すものであ
る。
差信号の分配は様々な理由により提供されている。例え
ば高速動作や電磁放射の減少、或いは耐ノイズ性の増強
等である。周知の如く、分配された差信号は、逆極性の
信号に伴つて供給される信号である。その様な差信号の
分配は、クロツク発生とその分配システムに共通に用い
られれる。この様な場合、クロツクは互いに逆の極性の
クロツク信号を持つ一対のクロツクラインを使用して供
給される。第１図は本発明に係る特に好適な実施例であ
り、高精度にクロツク誤りをオンラインで検出できる差
クロツク供給システムが、いかに有益かを示すものであ
る。
第１図に示されている様に、番号８で示された一対の差
クロツクラインは、第２ａ図に示す様に、一方の線に正
の極性クロツク信号Ｃ＋と、他方の線に負の極性クロツ
ク信号Ｃ−を供給する。最近のデジタルコンピユータシ
ステムにおいては、この様な反対極性クロツク信号Ｃ
＋，Ｃ−が常に非常に高い精度で同位相になることは重
要なことである。第１図に示される好適な実施例は、ク
ロツク信号Ｃ＋とＣ−との間の位相差が規定された量を
超えたときを高精度にオンライン検出するものである。
例えば、ＥＣＬ積分回路を用いているシステムにおい
て、クロツクＣ＋とＣ−の位相差の最大量は一般に1/2n
secである。
クロツクラインは、第２ａ図に示す様に、一方の線に正
の極性クロツク信号Ｃ＋と、他方の線に負の極性クロツ
ク信号Ｃ−を供給する。最近のデジタルコンピユータシ
ステムにおいては、この様な反対極性クロツク信号Ｃ
＋，Ｃ−が常に非常に高い精度で同位相になることは重
要なことである。第１図に示される好適な実施例は、ク
ロツク信号Ｃ＋とＣ−との間の位相差が規定された量を
超えたときを高精度にオンライン検出するものである。
例えば、ＥＣＬ積分回路を用いているシステムにおい
て、クロツクＣ＋とＣ−の位相差の最大量は一般に1/2n
secである。
第１図に示されている実施例は４つのフリツプフロツプ
１０，１２，１４，１６を含んでいて、それぞれクロツ
ク入力Ｃ、データ入力Ｄと出力Ｑとその反転出力とを
備えている。定型的には、それぞれのフリツプフロツプ
はクロツク入力Ｃに供給された信号の立ち上りに応答
し、その時、データ入力Ｄに供給された論理レベルを示
す出力Ｑ及び上に信号を供給する。例えば、クロツク
入力Ｃに供給されている信号の立ち上りがあつたとき
に、もしデータ入力Ｄに供給された信号が“１”或いは
“真”の場合には、Ｑフリツププロツプ出力からは
“真”或いは“１”の出力信号が出力されると共に、
フリツプフロツプ出力からは“偽”或いは“０”の出力
信号が供給される。また、データ入力Ｄへ供給されてい
る信号が“０”、もしくは“偽”であるときには逆にな
るわけである。
１０，１２，１４，１６を含んでいて、それぞれクロツ
ク入力Ｃ、データ入力Ｄと出力Ｑとその反転出力とを
備えている。定型的には、それぞれのフリツプフロツプ
はクロツク入力Ｃに供給された信号の立ち上りに応答
し、その時、データ入力Ｄに供給された論理レベルを示
す出力Ｑ及び上に信号を供給する。例えば、クロツク
入力Ｃに供給されている信号の立ち上りがあつたとき
に、もしデータ入力Ｄに供給された信号が“１”或いは
“真”の場合には、Ｑフリツププロツプ出力からは
“真”或いは“１”の出力信号が出力されると共に、
フリツプフロツプ出力からは“偽”或いは“０”の出力
信号が供給される。また、データ入力Ｄへ供給されてい
る信号が“０”、もしくは“偽”であるときには逆にな
るわけである。
さて、第１図に示す様に、フリツプフロツプ１０に対し
ては、Ｃ＋信号がそのフリツプフロツプのクロツク入力
Ｃに直接供給されていると共に、Ｃ−信号はデイレイ素
子１５を介してフリツプフロツプのデータ入力Ｄに供給
されている。また、フリツプフロツプ１２に対しては、
Ｃ＋信号が同様にデイレイ素子１５を介してクロック入
力Ｃに供給されていて、Ｃ−信号はデータ入力Ｄに直接
供給されている。また、フリツプフロツプ１４には、Ｃ
＋信号がデイレイ素子１５を介してデータ入力Ｄに供給
されていて、Ｃ−信号がインバータ１９を介してクロツ
ク入力Ｃに供給されている。更にフリツプフロツプ１６
には、Ｃ＋信号がデータ入力Ｄに直接に供給されてい
て、Ｃ−信号がインバータ１９とデイレイ素子１５を介
してクロツク入力Ｃに供給されている。
ては、Ｃ＋信号がそのフリツプフロツプのクロツク入力
Ｃに直接供給されていると共に、Ｃ−信号はデイレイ素
子１５を介してフリツプフロツプのデータ入力Ｄに供給
されている。また、フリツプフロツプ１２に対しては、
Ｃ＋信号が同様にデイレイ素子１５を介してクロック入
力Ｃに供給されていて、Ｃ−信号はデータ入力Ｄに直接
供給されている。また、フリツプフロツプ１４には、Ｃ
＋信号がデイレイ素子１５を介してデータ入力Ｄに供給
されていて、Ｃ−信号がインバータ１９を介してクロツ
ク入力Ｃに供給されている。更にフリツプフロツプ１６
には、Ｃ＋信号がデータ入力Ｄに直接に供給されてい
て、Ｃ−信号がインバータ１９とデイレイ素子１５を介
してクロツク入力Ｃに供給されている。
更にまた、第１図に示す様に、ＯＲゲート２０はフリツ
プフロツプ１２，１４のＱ出力とフリツプフロツプ１
０，１６の出力を入力していて、そのＯＲゲート２０
の出力は、Ｃ＋とＣ−との位相差がデイレイ素子１５に
よる遅延時間よりも大きくなると、常に“真”或いは
“１”となる様になつている。従つて、第１図に示した
好適な実施例において、それぞれのデイレイ素子１５
は、差クロツク信号Ｃ＋とＣ−間の最大許容位相差に等
しい正確なデイレイを提供するために選ばれたものであ
る。そして動作中にＯＲゲート２０の出力に“真”、或
いは“１”の信号があるときには、クロツク誤りを表わ
していることになる。
プフロツプ１２，１４のＱ出力とフリツプフロツプ１
０，１６の出力を入力していて、そのＯＲゲート２０
の出力は、Ｃ＋とＣ−との位相差がデイレイ素子１５に
よる遅延時間よりも大きくなると、常に“真”或いは
“１”となる様になつている。従つて、第１図に示した
好適な実施例において、それぞれのデイレイ素子１５
は、差クロツク信号Ｃ＋とＣ−間の最大許容位相差に等
しい正確なデイレイを提供するために選ばれたものであ
る。そして動作中にＯＲゲート２０の出力に“真”、或
いは“１”の信号があるときには、クロツク誤りを表わ
していることになる。
第１図に示す動作を第２ａ図−第２ｅ図、第３ａ図−第
３ｅ図、そして第４ａ図−第４ｅ図のグラフに従つて説
明する。これらの図で、信号を表わしている実線はフリ
ツプフロツプのデータ入力Ｄに供給され、破線はフリツ
プフロツプのクロツク入力Ｃに供給されるものである。
尚、これらの図に示されるデイレイはよりいつそう明白
になる様に誇張してある。
３ｅ図、そして第４ａ図−第４ｅ図のグラフに従つて説
明する。これらの図で、信号を表わしている実線はフリ
ツプフロツプのデータ入力Ｄに供給され、破線はフリツ
プフロツプのクロツク入力Ｃに供給されるものである。
尚、これらの図に示されるデイレイはよりいつそう明白
になる様に誇張してある。
まず最初に第２ａ図−第２ｅ図を参照する。これらの図
は第２ａ図に示すように、位相差がない場合における差
クロツク信号Ｃ＋とＣ−の状態を示すものである。第２
ｂ図はフリツプフロツプ１０のデータとクロツク入力
Ｄ，Ｃに供給されるそれぞれの信号ｄＣ−とＣ＋を示し
たものであり、第２ｃ図はフリツプフロツプ１２のＤ，
Ｃ入力に供給される信号Ｃ−とｄＣ＋を示すものであ
る。また、第２ｄ図はフリツプフロツプ１４のＤ，Ｃ入
力に供給されるそれぞれの信号ｄＣ＋とｉＣ−を示すも
のであり、そして第２ｅ図はフリツプフロツプ１６の
Ｄ，Ｃ入力に供給されるそれぞれの信号Ｃ＋とｄｉＣ−
を示すものである。尚、ここでクロツク信号Ｃ＋とＣ−
の前に付された“ｄ”はその信号がデイレイ素子１５に
よつて遅延されていることを示し、“ｉ”はそのクロツ
ク信号がインバータ１９によつて反転されたことを示
し、更に“ｄｉ”はその信号が反転され遅延されたこと
を示すものである。また、第１図のそれぞれのデイレイ
素子１５によつて生じた遅延時間は第２ａ図−第２ｅ図
の“ｄ”に示されている時間間隔として表わされてい
る。
は第２ａ図に示すように、位相差がない場合における差
クロツク信号Ｃ＋とＣ−の状態を示すものである。第２
ｂ図はフリツプフロツプ１０のデータとクロツク入力
Ｄ，Ｃに供給されるそれぞれの信号ｄＣ−とＣ＋を示し
たものであり、第２ｃ図はフリツプフロツプ１２のＤ，
Ｃ入力に供給される信号Ｃ−とｄＣ＋を示すものであ
る。また、第２ｄ図はフリツプフロツプ１４のＤ，Ｃ入
力に供給されるそれぞれの信号ｄＣ＋とｉＣ−を示すも
のであり、そして第２ｅ図はフリツプフロツプ１６の
Ｄ，Ｃ入力に供給されるそれぞれの信号Ｃ＋とｄｉＣ−
を示すものである。尚、ここでクロツク信号Ｃ＋とＣ−
の前に付された“ｄ”はその信号がデイレイ素子１５に
よつて遅延されていることを示し、“ｉ”はそのクロツ
ク信号がインバータ１９によつて反転されたことを示
し、更に“ｄｉ”はその信号が反転され遅延されたこと
を示すものである。また、第１図のそれぞれのデイレイ
素子１５によつて生じた遅延時間は第２ａ図−第２ｅ図
の“ｄ”に示されている時間間隔として表わされてい
る。
第２ａ図−第２ｅ図からわかる様に、この図に示されて
いるＣ＋とＣ−とが同位相のときに、フリツプフロツプ
１０と１６のＱ出力は“０”となると共に、フリツプフ
ロツプ１２と１４の出力もまた“０”となる。この場
合、ＯＲゲート２０（これらの出力を受信して）の出力
Ｅもまた“０”となる。そこではクロツクＣ＋とＣ−間
の位相差が第１図に示すデイレイ素子１５によつて規定
された遅延時間“ｄ”内にあることを表わしている。
いるＣ＋とＣ−とが同位相のときに、フリツプフロツプ
１０と１６のＱ出力は“０”となると共に、フリツプフ
ロツプ１２と１４の出力もまた“０”となる。この場
合、ＯＲゲート２０（これらの出力を受信して）の出力
Ｅもまた“０”となる。そこではクロツクＣ＋とＣ−間
の位相差が第１図に示すデイレイ素子１５によつて規定
された遅延時間“ｄ”内にあることを表わしている。
第３ａ図−第３ｅ図及び第４ａ図−第４ｅ図はそれぞれ
第２ｂ図−第２ｅ図に対応していて、第３ａ図−第３ｅ
図はＣ−がＣ＋に対して規定された遅延時間“ｄ”（第
３ａ図に示す様）より先んじている状態を示すものであ
り、第４ａ図−第４ｅ図はＣ−がＣ＋に対して規定され
た遅延時間“ｄ”（第４ａ図に示す様に）より遅延して
いる状態を示すものである。これらの図に示されている
様に、Ｃ−がＣ＋に対して規定された遅延時間“ｄ”
（第３ａ図〜第３ｅ図に示される様に）以上に先んじて
いるとき、フリツプフロツプ１０と１６のＱ出力は
“１”になり、その結果として“１”がＯＲゲート（エ
ラーを意味する）の出力になる。また、Ｃ−がＣ＋に対
して規定された遅延時間“ｄ”（第４ａ図〜第４ｅ図に
示す様に）よりも遅延しているときには、フリツプフロ
ツプ１２，１４のＱ出力は“１”になり、その結果とし
て“１”がＯＲゲート２０（エラーを意味する）の出力
になる。
第２ｂ図−第２ｅ図に対応していて、第３ａ図−第３ｅ
図はＣ−がＣ＋に対して規定された遅延時間“ｄ”（第
３ａ図に示す様）より先んじている状態を示すものであ
り、第４ａ図−第４ｅ図はＣ−がＣ＋に対して規定され
た遅延時間“ｄ”（第４ａ図に示す様に）より遅延して
いる状態を示すものである。これらの図に示されている
様に、Ｃ−がＣ＋に対して規定された遅延時間“ｄ”
（第３ａ図〜第３ｅ図に示される様に）以上に先んじて
いるとき、フリツプフロツプ１０と１６のＱ出力は
“１”になり、その結果として“１”がＯＲゲート（エ
ラーを意味する）の出力になる。また、Ｃ−がＣ＋に対
して規定された遅延時間“ｄ”（第４ａ図〜第４ｅ図に
示す様に）よりも遅延しているときには、フリツプフロ
ツプ１２，１４のＱ出力は“１”になり、その結果とし
て“１”がＯＲゲート２０（エラーを意味する）の出力
になる。
この様に第１図に示すフリツプフロツプ１０，１６は、
Ｃ−がＣ＋から規定されたデイレイ“ｄ”よりも先んじ
ている時を決定するときに役立ち、フリツプフロツプ１
２，１４はＣ−がＣ＋に対して規定されたデイレイ
“ｄ”よりも遅れたことを決定するときに役立つことが
わかる。そして、これによつてＣ＋とＣ−間の位相差の
許容窓を決定している。
Ｃ−がＣ＋から規定されたデイレイ“ｄ”よりも先んじ
ている時を決定するときに役立ち、フリツプフロツプ１
２，１４はＣ−がＣ＋に対して規定されたデイレイ
“ｄ”よりも遅れたことを決定するときに役立つことが
わかる。そして、これによつてＣ＋とＣ−間の位相差の
許容窓を決定している。
また、単に一対のフリツプフロツプ（１０と１２或いは
１４と１６）だけでこの窓が決定されるが、更に一対の
フリツプフロツプを準備して、仮にクロツク信号Ｃ＋或
いはＣ−のどちらか一方を欠落しても、ＯＲゲート２０
の出力にエラー発生が出力される重大で且つ有益な保障
を提供する。例えば、仮に第１図に示すフリツプフロツ
プ１０，１２のみを使用し、信号Ｃ＋（それぞれのフリ
ツプフロツプのクロツク入力Ｃに供給される）が、これ
らフリツプフロツプの出力がエラーを示していないとき
出力されなくなると、Ｃ＋が出力されないにもかかわら
ず、エラーなしと示し続けてしまう。しかしながら、一
対のフリツプフロツプ１４，１６（欠落していないＣ−
信号がクロツクとなつている）を用意することにより、
エラー発生がＯＲゲート２０の出力に出力される。
１４と１６）だけでこの窓が決定されるが、更に一対の
フリツプフロツプを準備して、仮にクロツク信号Ｃ＋或
いはＣ−のどちらか一方を欠落しても、ＯＲゲート２０
の出力にエラー発生が出力される重大で且つ有益な保障
を提供する。例えば、仮に第１図に示すフリツプフロツ
プ１０，１２のみを使用し、信号Ｃ＋（それぞれのフリ
ツプフロツプのクロツク入力Ｃに供給される）が、これ
らフリツプフロツプの出力がエラーを示していないとき
出力されなくなると、Ｃ＋が出力されないにもかかわら
ず、エラーなしと示し続けてしまう。しかしながら、一
対のフリツプフロツプ１４，１６（欠落していないＣ−
信号がクロツクとなつている）を用意することにより、
エラー発生がＯＲゲート２０の出力に出力される。
しかしながら、本発明は好適な実施を参照して説明した
が、構成や配置、そして用途において本発明の本来の目
的（範囲）と、その趣旨からはずれることなしに種々の
変更が可能であることが理解できるであろう。例えば、
本発明はクロツク信号の他に、違つたタイプの差信号の
誤り検出に応用できる。また、違つた先行及び遅れの許
容範囲が要求されている場合には、第１図に示すデイレ
イ素子１５に異なつた遅延時間をもたせればよい。従つ
て、本願発明は添付したクレームの範囲内で種々の可能
な修正及び変更を全て包含すると考えられる。
が、構成や配置、そして用途において本発明の本来の目
的（範囲）と、その趣旨からはずれることなしに種々の
変更が可能であることが理解できるであろう。例えば、
本発明はクロツク信号の他に、違つたタイプの差信号の
誤り検出に応用できる。また、違つた先行及び遅れの許
容範囲が要求されている場合には、第１図に示すデイレ
イ素子１５に異なつた遅延時間をもたせればよい。従つ
て、本願発明は添付したクレームの範囲内で種々の可能
な修正及び変更を全て包含すると考えられる。
Claims (5)
- 【請求項１】一対の差動デジタル信号を供給する差動信
号手段と、 データ入力とクロック入力と少なくとも１つの出力を有
し、前記クロック入力に供給された信号の所定の変化に
応じて前記データ入力に供給された信号に対応する論理
レベル信号を前記出力に供給する４つの双安定手段と、 前記一対の差動デジタル信号を前記第１〜第４の双安定
手段に接続する接続手段と、 ここで、前記接続手段は、 前記一対の差動信号の一方を第１、第２の双安定手段の
データ入力に供給し、他方を第１、第２の双安定手段の
クロック入力に供給する、 ここで、第１、第２の双安定手段それぞれの２つの入力
には、前記一対の差動信号を相対的に反対方向に所定長
遅延させて供給する、 前記一方の差動信号を第３、第４の双安定手段のクロッ
ク入力に反転させて供給し、前記他方の差動信号を前記
第３、第４の双安定手段のデータ入力に供給する、 ここで、第３、第４の双安定手段それぞれの２つの入力
には、前記一対の差動信号を相対的に反対方向に所定長
遅延させて供給する、 前記第１〜第４の双安定手段からの出力を受けて、前記
一対の差動信号間の位相差動が前記所定長の遅延による
限界を越えるときに、誤り信号を発生する論理回路手段
と を備えることを特徴とする誤り検出装置。 - 【請求項２】前記接続手段は第１〜第４の遅延手段と第
１、第２の反転手段を含み、 前記第１の双安定手段のデータ入力には第１の遅延手段
を介して前記一方の差動信号が接続され、クロック入力
には前記他方の差動信号が直接接続され、 前記第２の双安定手段のデータ入力には前記一方の差動
信号が直接接続され、クロック入力には前記他方の差動
信号が第２の遅延手段を介して接続され、 前記第３の双安定手段のデータ入力には第３の遅延手段
を介して前記他方の差動信号が接続され、クロック入力
には第１の反転手段を介して前記一方の差動信号が接続
され、 前記第４の双安定手段のデータ入力には前記他方の差動
信号が直接接続され、クロック入力には第２の反転手段
及び第４の遅延手段を介して前記一方の差動信号が接続
される ことを特徴とする請求の範囲第１項に記載の誤り検出装
置。 - 【請求項３】前記第１〜第４の遅延手段は全て実質的に
等しい特性を有することを特徴とする請求の範囲第２項
に記載の誤り検出装置。 - 【請求項４】差動信号がクロック信号であることを特徴
とする請求の範囲第３項に記載の誤り検出装置。 - 【請求項５】バイナリ信号に対応して、個々の差動信号
が第１の論理レベルと第２の論理レベルの間で変化する
一対の差動バイナリ信号を供給する工程と、 前記一対の差動バイナリ信号から第１、第２のバイナリ
信号を生成し、一方を相対的に遅延させる工程と、 前記一対の差動バイナリ信号から第３、第４の信号を生
成し、一方を前記第１、第２の信号とは反対方向に相対
的に遅延させる工程と、 前記一対の差動バイナリ信号から第５、第６の信号を生
成し、一方を相対的に遅延させると共に、他方を反転さ
せる遅延工程と、 前記一対の差動バイナリ信号から第７、第８の信号を生
成し、一方を前記第５、第６の信号とは反対方向に相対
的に遅延させると共に反転させる遅延工程と、 前記第１、第２のバイナリ信号の所定時間における論理
レベルの変化に応じ、当該第１、第２のバイナリ信号間
の位相関係を検出し、検出結果を第１の出力バイナリ信
号として出力する検出工程と、 前記第３、第４のバイナリ信号の所定時間における論理
レベルの変化に応じ、当該第３、第４のバイナリ信号間
の位相関係を検出し、検出結果を第２の出力バイナリ信
号として出力する検出工程と、 前記第５、第６のバイナリ信号の所定時間における論理
レベルの変化に応じ、当該第５、第６のバイナリ信号間
の位相関係を検出し、検出結果を第３の出力バイナリ信
号として出力する検出工程と、 前記第７、第８のバイナリ信号の所定時間における論理
レベルの変化に応じ、当該第７、第８のバイナリ信号間
の位相関係を検出し、検出結果を第４の出力バイナリ信
号として出力する検出工程と、 前記一対の差動バイナリ信号の位相差が前記各遅延工程
で提供された遅延量によって決定される遅延量を越えた
とき、誤り表示を行うために前記第１〜第４の出力バイ
ナリ信号を論理的に組み合わせる工程と を備えることを特徴とするタイミング誤り検出方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/761,989 US4686677A (en) | 1985-08-02 | 1985-08-02 | Apparatus and method for detecting time-related faults |
| US761989 | 1985-08-22 | ||
| PCT/US1986/001514 WO1987001220A1 (en) | 1985-08-02 | 1986-07-16 | Apparatus and method for detecting time-related faults |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62503132A JPS62503132A (ja) | 1987-12-10 |
| JPH0654474B2 true JPH0654474B2 (ja) | 1994-07-20 |
Family
ID=25063819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61504057A Expired - Lifetime JPH0654474B2 (ja) | 1985-08-02 | 1986-07-16 | 時間に関連した誤り検出装置とその方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4686677A (ja) |
| EP (1) | EP0233221B1 (ja) |
| JP (1) | JPH0654474B2 (ja) |
| CA (1) | CA1267224A (ja) |
| WO (1) | WO1987001220A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920540A (en) * | 1987-02-25 | 1990-04-24 | Stratus Computer, Inc. | Fault-tolerant digital timing apparatus and method |
| US4800564A (en) * | 1986-09-29 | 1989-01-24 | International Business Machines Corporation | High performance clock system error detection and fault isolation |
| US4811343A (en) * | 1987-03-02 | 1989-03-07 | International Business Machines Corporation | On-chip on-line AC and DC clock tree error detection system |
| US4953167A (en) * | 1988-09-13 | 1990-08-28 | Unisys Corporation | Data bus enable verification logic |
| US5081629A (en) * | 1989-05-08 | 1992-01-14 | Unisys Corporation | Fault isolation for multiphase clock signals supplied to dual modules which are checked by comparison using residue code generators |
| JPH06251096A (ja) * | 1993-02-24 | 1994-09-09 | Nec Ic Microcomput Syst Ltd | タイミング検証回路 |
| US5471488A (en) * | 1994-04-05 | 1995-11-28 | International Business Machines Corporation | Clock fault detection circuit |
| US6106828A (en) * | 1996-02-15 | 2000-08-22 | Novo Nordisk A/S | Conjugation of polypeptides |
| US6629276B1 (en) * | 1999-04-30 | 2003-09-30 | Bae Systems Information And Electronic Systems Integration, Inc. | Method and apparatus for a scannable hybrid flip flop |
| US6687851B1 (en) | 2000-04-13 | 2004-02-03 | Stratus Technologies Bermuda Ltd. | Method and system for upgrading fault-tolerant systems |
| US6820213B1 (en) | 2000-04-13 | 2004-11-16 | Stratus Technologies Bermuda, Ltd. | Fault-tolerant computer system with voter delay buffer |
| US6691225B1 (en) | 2000-04-14 | 2004-02-10 | Stratus Technologies Bermuda Ltd. | Method and apparatus for deterministically booting a computer system having redundant components |
| US6718474B1 (en) | 2000-09-21 | 2004-04-06 | Stratus Technologies Bermuda Ltd. | Methods and apparatus for clock management based on environmental conditions |
| US7065672B2 (en) | 2001-03-28 | 2006-06-20 | Stratus Technologies Bermuda Ltd. | Apparatus and methods for fault-tolerant computing using a switching fabric |
| US6928583B2 (en) * | 2001-04-11 | 2005-08-09 | Stratus Technologies Bermuda Ltd. | Apparatus and method for two computing elements in a fault-tolerant server to execute instructions in lockstep |
| US6747490B1 (en) * | 2002-12-23 | 2004-06-08 | Intel Corporation | Sampling pulse generation |
| US9607153B2 (en) * | 2013-03-13 | 2017-03-28 | Qualcomm Incorporated | Apparatus and method for detecting clock tampering |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108797A (en) * | 1977-03-04 | 1978-09-21 | Matsushita Electric Ind Co Ltd | Phase-discrimination circuit |
| JPS56155426A (en) * | 1980-05-01 | 1981-12-01 | Nec Corp | Checking circuit for clock phase |
| JPS6096916A (ja) * | 1983-10-31 | 1985-05-30 | Seiko Instr & Electronics Ltd | デイジタル位相検出回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL166591C (nl) * | 1971-05-18 | 1981-08-17 | Philips Nv | Foutencorrigerend datatransmissiestelsel. |
| US3728624A (en) * | 1972-02-25 | 1973-04-17 | Cit Alcatel | Phase meter for comparing rectangular waves |
| DE2546481C2 (de) * | 1975-10-17 | 1986-03-06 | Robert Bosch Gmbh, 7000 Stuttgart | Überwachungsschaltung für wenigstens zwei Meßwertgeber |
| US4291274A (en) * | 1978-11-22 | 1981-09-22 | Tokyo Shibaura Denki Kabushiki Kaisha | Phase detector circuit using logic gates |
| US4267514A (en) * | 1979-02-16 | 1981-05-12 | The United States Of America As Represented By The Secretary Of The Air Force | Digital phase-frequency detector |
| DE3171263D1 (en) * | 1980-12-12 | 1985-08-08 | Philips Electronic Associated | Phase sensitive detector |
| US4362957A (en) * | 1980-12-29 | 1982-12-07 | Gte Automatic Electric Labs Inc. | Clock pulse tolerance verification circuit |
-
1985
- 1985-08-02 US US06/761,989 patent/US4686677A/en not_active Expired - Lifetime
-
1986
- 1986-07-16 JP JP61504057A patent/JPH0654474B2/ja not_active Expired - Lifetime
- 1986-07-16 WO PCT/US1986/001514 patent/WO1987001220A1/en active IP Right Grant
- 1986-07-16 EP EP86904705A patent/EP0233221B1/en not_active Expired - Lifetime
- 1986-08-01 CA CA000515259A patent/CA1267224A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108797A (en) * | 1977-03-04 | 1978-09-21 | Matsushita Electric Ind Co Ltd | Phase-discrimination circuit |
| JPS56155426A (en) * | 1980-05-01 | 1981-12-01 | Nec Corp | Checking circuit for clock phase |
| JPS6096916A (ja) * | 1983-10-31 | 1985-05-30 | Seiko Instr & Electronics Ltd | デイジタル位相検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0233221A1 (en) | 1987-08-26 |
| EP0233221B1 (en) | 1991-02-27 |
| US4686677A (en) | 1987-08-11 |
| JPS62503132A (ja) | 1987-12-10 |
| WO1987001220A1 (en) | 1987-02-26 |
| CA1267224A (en) | 1990-03-27 |
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