JPS6141407B2 - - Google Patents
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- Publication number
- JPS6141407B2 JPS6141407B2 JP53146197A JP14619778A JPS6141407B2 JP S6141407 B2 JPS6141407 B2 JP S6141407B2 JP 53146197 A JP53146197 A JP 53146197A JP 14619778 A JP14619778 A JP 14619778A JP S6141407 B2 JPS6141407 B2 JP S6141407B2
- Authority
- JP
- Japan
- Prior art keywords
- flop
- flip
- timing
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001360 synchronised effect Effects 0.000 claims description 20
- 230000001934 delay Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 2
- 210000004899 c-terminal region Anatomy 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は同期式処理装置のタイミング制御にお
ける不正タイミング検出回路に関する。
ける不正タイミング検出回路に関する。
従来の同期式処理装置のエラー検出に関しては
種々の手法が用いられている。しかし、制御の基
本となるタイミング信号の誤りは間接的に他の回
路の誤り等で検出されるだけで、障害探索が非常
に困難である。また、タイミング回路は他の回路
からの雑音等に影響されやすく、これが間欠障害
として現われるので、障害探索を一層難しくして
いる。
種々の手法が用いられている。しかし、制御の基
本となるタイミング信号の誤りは間接的に他の回
路の誤り等で検出されるだけで、障害探索が非常
に困難である。また、タイミング回路は他の回路
からの雑音等に影響されやすく、これが間欠障害
として現われるので、障害探索を一層難しくして
いる。
本発明の目的はタイミング信号の誤りを直接検
出し障害原因をただちに指摘し障害復旧時間の短
縮を可能にする不正タイミング検出回路を提供す
ることにある。
出し障害原因をただちに指摘し障害復旧時間の短
縮を可能にする不正タイミング検出回路を提供す
ることにある。
本発明の回路は、外部から与えられるタイミン
グ信号に応答して出力信号が反転する第１の同期
不正タイミング検出用基準時間生成のため前記第
１の同期型フリツプフロツプの出力信号をタイミ
ング信号の周期に相当する時間遅延させる遅延回
路と、前記第１の同期型フリツプフロツプの出力
信号と前記遅延回路からの出力信号を直接比較す
るかまたは前記タイミング信号に応答して動作す
る第２の同期型フリツプフロツプを介して比較す
る比較回路とを含むことを特徴とする。
グ信号に応答して出力信号が反転する第１の同期
不正タイミング検出用基準時間生成のため前記第
１の同期型フリツプフロツプの出力信号をタイミ
ング信号の周期に相当する時間遅延させる遅延回
路と、前記第１の同期型フリツプフロツプの出力
信号と前記遅延回路からの出力信号を直接比較す
るかまたは前記タイミング信号に応答して動作す
る第２の同期型フリツプフロツプを介して比較す
る比較回路とを含むことを特徴とする。
次に本発明の一実施例について図面を参照して
詳細に説明する。
詳細に説明する。
第１図に示す同期式処理システムにおいては、
タイミング発生回路２からのタイミング信号１０
０が与えられ、同期式処理装置３と同期したタイ
ミング制御が行なわれる。同期処理装置３からは
リセツト信号３００が与えられて、不正タイミン
グ検出回路１は初期設定される。不正タイミング
検出回路１がタイミング信号１００の不正を検出
するとエラー信号２００として同期式処理装置３
に報告される。
タイミング発生回路２からのタイミング信号１０
０が与えられ、同期式処理装置３と同期したタイ
ミング制御が行なわれる。同期処理装置３からは
リセツト信号３００が与えられて、不正タイミン
グ検出回路１は初期設定される。不正タイミング
検出回路１がタイミング信号１００の不正を検出
するとエラー信号２００として同期式処理装置３
に報告される。
次に、第２Ａ図および第２Ｂ図を参照して第１
図の不正タイミング検出回路１のを詳しく説明す
る。第２Ａ図に示される第１の実施例は、同期型
フリツプフロツプ１０および１２と遅延素子１１
と排他的論理和回路１３とから構成されている。
同期型フリツプフロツプはタイミング信号１００
に同期して動作し、CK端子に入力されるタイミ
ング信号１００が論理的０レベル（以後“０”と
略記する）から論理的１レベル（以後“１”と略
記する）に変化する時点でＤ端子に入力されてい
るデータがサンプルされ出力端子ＴおよびＣに出
力される。Ｔ端子には正出力が表わされ前記フリ
ツプフロツプ内に保持されているデータと同じ極
性の信号が出力され、Ｃ端子には負出力が表わさ
れ、前記フリツプフロツプ内に保持されているデ
ータと逆極性の信号が出力される。前記フリツプ
フロツプのリセツト端子に“１”が与えられると
フリツプフロツプは“０”にリセツトされる。遅
延素子１１は不正タイミング検出用の基準時間を
作るためのもので、タイミング間隔からフリツプ
フロツプのセツトアツプ時間およびタイミング入
力からフリツプフロツプ出力までの遅れ時間を引
いた値が設定される。排他的論理和回路１３はフ
リツプフロツプとフリツプフロツプ１２が同じ値
かどうかを検出する回路で、その入力線１００３
と１００１とがそれぞれ“０”、“１”または
“１”、“０”になるとエラー信号２００が“１”
にされる。
図の不正タイミング検出回路１のを詳しく説明す
る。第２Ａ図に示される第１の実施例は、同期型
フリツプフロツプ１０および１２と遅延素子１１
と排他的論理和回路１３とから構成されている。
同期型フリツプフロツプはタイミング信号１００
に同期して動作し、CK端子に入力されるタイミ
ング信号１００が論理的０レベル（以後“０”と
略記する）から論理的１レベル（以後“１”と略
記する）に変化する時点でＤ端子に入力されてい
るデータがサンプルされ出力端子ＴおよびＣに出
力される。Ｔ端子には正出力が表わされ前記フリ
ツプフロツプ内に保持されているデータと同じ極
性の信号が出力され、Ｃ端子には負出力が表わさ
れ、前記フリツプフロツプ内に保持されているデ
ータと逆極性の信号が出力される。前記フリツプ
フロツプのリセツト端子に“１”が与えられると
フリツプフロツプは“０”にリセツトされる。遅
延素子１１は不正タイミング検出用の基準時間を
作るためのもので、タイミング間隔からフリツプ
フロツプのセツトアツプ時間およびタイミング入
力からフリツプフロツプ出力までの遅れ時間を引
いた値が設定される。排他的論理和回路１３はフ
リツプフロツプとフリツプフロツプ１２が同じ値
かどうかを検出する回路で、その入力線１００３
と１００１とがそれぞれ“０”、“１”または
“１”、“０”になるとエラー信号２００が“１”
にされる。
第２Ｂ図は第２Ａ図に示される不正タイミング
検出回路１の動作を示すタイムチヤートで、図中
高レベルが“０”を、低レベルが“１”を表わし
ている。時刻t0以前にリセツト信号３００が
“１”になりフリツプフロツプ１０とフリツプフ
ロツプ１２とが“０”にリセツトされている。そ
の結果フリツプフロツプの負出力１００１と１０
０３とが“１”に設定される。排他的論理和回路
１３の出力２００は入力が“１”、“１”となり等
しいので“０”になりエラーを検出していない状
態になつている。正常時はt0，t1およびt2の時刻
でタイミング信号１００が“０”から“１”に変
化され、の時点でフリツプフロツプ１０および１
２の内容が変化される。時刻t0でフリツプフロツ
プ１０およびフリツプフロツプ１２は“０”から
“１”に変わり、その結果負出力１００１と１０
０３は“０”になる。１００３上の“０”はただ
ちにフリツプフロツプ１０の入力に到達するが１
００１上の“０”は遅延素子１１によりて時間遅
れた信号１００２としてフリツプフロツプ１２の
入力に到達する。時刻t1でタイミング信号が
“０”から“１”に変化するとフリツプフロツプ
１０およびフリツプフロツプ１２は“１”から再
び“０”に戻り、負出力１００１および１００３
は“１”になる。このように正常時にはフリツプ
フロツプ１０および１２の出力は同時に“０”ま
たは“１”に変化し同じ極性が保れている。ここ
で期間Ｔ１で雑音等により時刻ｔEでタイミング
信号１００が“０”から“１”に変化したとする
と、フリツプフロツプ１０の入力１００３は
“１”だがフリツプフロツプ１２の入力１００２
は１００１上の“１”が遅延素子１１により遅ら
されまだ到達していないので“０”になつてい
る。その結果フリツプフロツプ１０は“１”に変
化するがフリツプフロツプ１２は“０”のまま
で、負出力１００１や１００３はそれぞれ“０”
や“１”となり排他的論理和１３の出力２００は
“１”となりエラーが検出される。すなわち正常
のタイミングt0，t1およびt2以外の時刻でタイミ
ング信号１００が“０”から“１”に変化すると
フリツプフロツプ１２の入力が追従できず、フリ
ツプフロツプ１０は変化するがフリツプフロツプ
１２が変化することができないのでフロツプフリ
ツプ１０とフリツプフロツプ１２との間で極性の
相異が起り、その結果排他的論理和１３により不
正タイミングが検出されることになる。
検出回路１の動作を示すタイムチヤートで、図中
高レベルが“０”を、低レベルが“１”を表わし
ている。時刻t0以前にリセツト信号３００が
“１”になりフリツプフロツプ１０とフリツプフ
ロツプ１２とが“０”にリセツトされている。そ
の結果フリツプフロツプの負出力１００１と１０
０３とが“１”に設定される。排他的論理和回路
１３の出力２００は入力が“１”、“１”となり等
しいので“０”になりエラーを検出していない状
態になつている。正常時はt0，t1およびt2の時刻
でタイミング信号１００が“０”から“１”に変
化され、の時点でフリツプフロツプ１０および１
２の内容が変化される。時刻t0でフリツプフロツ
プ１０およびフリツプフロツプ１２は“０”から
“１”に変わり、その結果負出力１００１と１０
０３は“０”になる。１００３上の“０”はただ
ちにフリツプフロツプ１０の入力に到達するが１
００１上の“０”は遅延素子１１によりて時間遅
れた信号１００２としてフリツプフロツプ１２の
入力に到達する。時刻t1でタイミング信号が
“０”から“１”に変化するとフリツプフロツプ
１０およびフリツプフロツプ１２は“１”から再
び“０”に戻り、負出力１００１および１００３
は“１”になる。このように正常時にはフリツプ
フロツプ１０および１２の出力は同時に“０”ま
たは“１”に変化し同じ極性が保れている。ここ
で期間Ｔ１で雑音等により時刻ｔEでタイミング
信号１００が“０”から“１”に変化したとする
と、フリツプフロツプ１０の入力１００３は
“１”だがフリツプフロツプ１２の入力１００２
は１００１上の“１”が遅延素子１１により遅ら
されまだ到達していないので“０”になつてい
る。その結果フリツプフロツプ１０は“１”に変
化するがフリツプフロツプ１２は“０”のまま
で、負出力１００１や１００３はそれぞれ“０”
や“１”となり排他的論理和１３の出力２００は
“１”となりエラーが検出される。すなわち正常
のタイミングt0，t1およびt2以外の時刻でタイミ
ング信号１００が“０”から“１”に変化すると
フリツプフロツプ１２の入力が追従できず、フリ
ツプフロツプ１０は変化するがフリツプフロツプ
１２が変化することができないのでフロツプフリ
ツプ１０とフリツプフロツプ１２との間で極性の
相異が起り、その結果排他的論理和１３により不
正タイミングが検出されることになる。
次に第３図は本発明の第２の実施例を示す図で
ある。
ある。
第３図は第２Ａ図で示されたフリツプフロツプ
１０の入力をフリツプフロツプ１２の出力１００
３からとる替りに遅延素子１１の出力１００２か
らとつたもので、不正タイミングの場合フリツプ
フロツプ１２ではなくフリツプフロツプ１０が変
化しないという点を除いて説明は前記第２Ａ図に
関するものと同様である。この場合もフリツプフ
ロツプ１０とフリツプフロツプ１２との内容に差
異が生ずると不正タイミングエラーが検出され
る。
１０の入力をフリツプフロツプ１２の出力１００
３からとる替りに遅延素子１１の出力１００２か
らとつたもので、不正タイミングの場合フリツプ
フロツプ１２ではなくフリツプフロツプ１０が変
化しないという点を除いて説明は前記第２Ａ図に
関するものと同様である。この場合もフリツプフ
ロツプ１０とフリツプフロツプ１２との内容に差
異が生ずると不正タイミングエラーが検出され
る。
第４Ａ図は本発明の第３の実施例を示す図で、
第４Ｂ図は第４Ａ図で示される回路の動作を説明
するタイムチヤートを示している。第４Ａ図に示
される不正タイミング検出回路１はフリツプフロ
ツプ２０およびフリツプフロツプ２３と遅延素子
２１と排他的論理和回路２２とから構成されてい
る。同期式処理装置３からのリセツト信号３００
が“１”になるとフリツプフロツプ２０およびフ
リツプフロツプ２３に“０”が設定される。フリ
ツプフロツプ２０はその負出力２００２が入力端
子Ｄに与えられているので、タイミング信号１０
０が“０”から“１”に変化する都度“０”から
“１”へ、また、“１”から“０”へと反転する。
遅延素子２１は第２Ａ図において説明した遅延素
子１１と同様に設定される。すなわち正常な場合
のタイミング間隔からフリツプフロツプのセツト
アツプ時間とタイミング信号入力から出力までの
フリツプフロツプの遅れ時間および排他的論理和
回路２２の遅れ時間を差し引いた値に設定され
る。正常なタイミング間隔では排他的論理和回路
２２の入力信号２００３は次のタイミング信号が
与えられる前に信号２００１の極性と同一になり
出力２００４が“０”になる。それ故フリツプフ
ロツプ２３では常に“０”がサンプルされ、従つ
てエラー信号２００も“０”となり、不正タイミ
ングは検出されない。ここで期間Ｔ１に不正タイ
ミングが発生され、時刻ｔEでタイミング信号１
００が“０”から“１”に変化したとする。この
時点では排他的論理和２２の出力２００４は
“１”なのでフリツプフロツプ２３には“１”が
サンプルされ、その結果エラー信号２００は
“１”になり、同期式処理装置３へ不正タイミン
グの発生が報告される。
第４Ｂ図は第４Ａ図で示される回路の動作を説明
するタイムチヤートを示している。第４Ａ図に示
される不正タイミング検出回路１はフリツプフロ
ツプ２０およびフリツプフロツプ２３と遅延素子
２１と排他的論理和回路２２とから構成されてい
る。同期式処理装置３からのリセツト信号３００
が“１”になるとフリツプフロツプ２０およびフ
リツプフロツプ２３に“０”が設定される。フリ
ツプフロツプ２０はその負出力２００２が入力端
子Ｄに与えられているので、タイミング信号１０
０が“０”から“１”に変化する都度“０”から
“１”へ、また、“１”から“０”へと反転する。
遅延素子２１は第２Ａ図において説明した遅延素
子１１と同様に設定される。すなわち正常な場合
のタイミング間隔からフリツプフロツプのセツト
アツプ時間とタイミング信号入力から出力までの
フリツプフロツプの遅れ時間および排他的論理和
回路２２の遅れ時間を差し引いた値に設定され
る。正常なタイミング間隔では排他的論理和回路
２２の入力信号２００３は次のタイミング信号が
与えられる前に信号２００１の極性と同一になり
出力２００４が“０”になる。それ故フリツプフ
ロツプ２３では常に“０”がサンプルされ、従つ
てエラー信号２００も“０”となり、不正タイミ
ングは検出されない。ここで期間Ｔ１に不正タイ
ミングが発生され、時刻ｔEでタイミング信号１
００が“０”から“１”に変化したとする。この
時点では排他的論理和２２の出力２００４は
“１”なのでフリツプフロツプ２３には“１”が
サンプルされ、その結果エラー信号２００は
“１”になり、同期式処理装置３へ不正タイミン
グの発生が報告される。
本発明には、遅延素子と同期型フリツプフロツ
プとを結合することにより予め設定された正常な
タイミングより短い間隔で不正タイミングが発生
したときにただちにこれを検出して障害の波及を
防止できるという効果がある。
プとを結合することにより予め設定された正常な
タイミングより短い間隔で不正タイミングが発生
したときにただちにこれを検出して障害の波及を
防止できるという効果がある。
第１図は本発明の不正タイミング検出回路の装
置内での接続関係を示す図、第２Ａ図は本発明の
第１の実施例を示す回路図、第２Ｂ図は第２Ａ図
で示された回路の動作を説明するタイムチヤート
第３図は本発明の第２の実施例を示す回路図、第
４Ａ図は本発明の第３の実施例を示す回路図およ
び第４Ｂ図は第４Ａ図に示す回路の動作を説明す
るためのタイムチヤートである。 第１図から第４Ｂ図において、１……不正タイ
ミング検出回路、２……タイミング発生回路、３
……同期式処理装置、１０，１２，２０，２３…
…同期型フリツプフロツプ、１１，２１……遅延
素子、１３，２２……排他的論理和回路。
置内での接続関係を示す図、第２Ａ図は本発明の
第１の実施例を示す回路図、第２Ｂ図は第２Ａ図
で示された回路の動作を説明するタイムチヤート
第３図は本発明の第２の実施例を示す回路図、第
４Ａ図は本発明の第３の実施例を示す回路図およ
び第４Ｂ図は第４Ａ図に示す回路の動作を説明す
るためのタイムチヤートである。 第１図から第４Ｂ図において、１……不正タイ
ミング検出回路、２……タイミング発生回路、３
……同期式処理装置、１０，１２，２０，２３…
…同期型フリツプフロツプ、１１，２１……遅延
素子、１３，２２……排他的論理和回路。
Claims (1)
- 【特許請求の範囲】 １ 外部から与えられるタイミング信号に応答し
て出力信号が反転する第１の同期型フリツプフロ
ツプと、 不正タイミング検出用基準時間生成のため前記
第１の同期型フリツプフロツプの出力信号をタイ
ミング信号の同期に相当する時間遅延させる遅延
回路と、 前記第１の同期型フリツプフロツプの出力信号
と前記遅延回路からの出力信号を直接比較するか
または前記タイミング信号に応答して動作する第
２の同期型フリツプフロツプを介して比較する比
較回路とを含むことを特徴とする不正タイミング
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14619778A JPS5572225A (en) | 1978-11-27 | 1978-11-27 | Improper timing detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14619778A JPS5572225A (en) | 1978-11-27 | 1978-11-27 | Improper timing detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5572225A JPS5572225A (en) | 1980-05-30 |
| JPS6141407B2 true JPS6141407B2 (ja) | 1986-09-16 |
Family
ID=15402315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14619778A Granted JPS5572225A (en) | 1978-11-27 | 1978-11-27 | Improper timing detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5572225A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286029A (en) * | 1976-01-08 | 1977-07-16 | Sperry Rand Corp | Variable frequency clock signal generator |
-
1978
- 1978-11-27 JP JP14619778A patent/JPS5572225A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286029A (en) * | 1976-01-08 | 1977-07-16 | Sperry Rand Corp | Variable frequency clock signal generator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5572225A (en) | 1980-05-30 |
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