JPH0625056Y2

JPH0625056Y2 - Ｅｃｌモノマルチ回路

Info

Publication number: JPH0625056Y2
Application number: JP1957188U
Authority: JP
Inventors: 敬司常岡
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1988-02-17
Filing date: 1988-02-17
Publication date: 1994-06-29
Anticipated expiration: 2003-02-17
Also published as: JPH01122629U

Description

【考案の詳細な説明】〔産業上の利用分野〕本考案はＥＣＬ（emitter coupled logic）を用いたモ
ノマルチ（モノステーブルマルチバイブレータ）に関す
る。

〔従来の技術〕

第４図に従来のＥＣＬを用いたモノマルチの回路例を示
す。

同図において、１はＥＣＬのＤ型フリップフロップ（即
ち、Ｄ・ＦＦ）であり、。Ｄ入力端子は常時“LOW”
（以下単に“Ｌ”と記す）レベルに接続されている。ま
た、端子と“SET”端子とは、遅延素子２を介して接
続されている。第４図に示す回路は、モノマルチとして
動作することが知られている。

第５図のタイムチャートを用いてその動作を説明する。
Ｄ・ＦＦ１のクロック端子（以下ck端子と記す）に第５
図(1)の如くクロック信号（以下、CLKと記す）が入力す
ると、Ｄ端子は予め“Ｌ”レベルであるから、CLKの立
上がりエッジからＴ_ＰＤ（Ｔ_ＰＤはＤ・ＦＦ１の内部に
おける時間遅れ（動作時間）であり、例えば１〜２nsec
程の値）後にＱ端子は“Ｌ”となり、端子は“HIGH”
（以下単に“Ｈ”と記す）となる（第５図(1),(2)参
照）。

端子の“Ｈ”レベル信号は、遅延素子２にて、時間ｔ
だけ遅れて“SET”端子に到達する（第５図(3)参照）。
“SET”端子への信号は、強制的にＱ端子を“Ｈ”（
端子を“Ｌ”）にするから、この“SET”信号の立上が
りエッジにて端子は第５図(2)の如く“Ｌ”となる。
即ち、端子からは、パルス幅ｔの信号がCLK入力があ
るたびに１発ずつ発生する。

〔考案が解決しようとする課題〕

以上のような従来のＥＣＬモノマルチでは、“SET”信
号（極性によってはリセット信号）のレベルが変化（Ｌ
→Ｈ，Ｈ→Ｌ）している際に、CLK入力がアクティブと
なると、出力（Ｑ，端子）に細いパルス（第５図(2)
の点線パルスP1参照）が発生する問題がある。第５図で
説明すると、同図(3)の“SET”信号は立上がってから時
間ｔ後に立下がるが、この立下がり変化中に同図(1)の
如くCLKがアクティブとなると、同図(2)の点線で示すよ
うな異常のパルスP1が発生する。これは、“SET”信号
が、“Ｈ”レベルと“Ｌ”レベルの中間にあるからであ
る。このような現象はモノマルチの動作周期と、CLK入
力の周期が等しい場合に、特に頻繁に発生する。

本考案の目的は、任意のCLK入力に対し、異常パルスP1
の発生しないＥＣＬモノマルチ回路を提供することであ
る。

〔課題を解決するための手段〕

本考案は、上記課題を解決するためにＤ端子を“LOW”レベルとし、端子と“SET”端子とを
遅延時間T2の遅延素子(2)を介して接続した第１のＤ・
ＦＦ(1)と、Ｄ端子を“LOW”レベルとした第２のＤ・ＦＦ(10)と、前記第２のＤ・ＦＦ(10)の端子出力を一方の入力端子
に導入し、他方の入力端子には、この端子出力を遅延
時間T1の遅延素子(11)を介して導入し、その出力を前記
第２のＤ・ＦＦの“SET”端子と、第１のＤ・ＦＦのク
ロック端子へ加えるゲート回路(12)と、を備え、前記遅延時間T1とT2が下記の関係にあるように
したものである。

２Ｔ_ＰＤ＞T1 ２T2＜T1＋２Ｔ_ＰＤなお、Ｔ_ＰＤは、第１，第２のＤ・ＦＦ及びゲート回路
(12)の動作時間である。

〔作用〕

本考案では、第２のＤ・ＦＦ10の_１端子から上述のよ
うな異常パルスが発生しても、２Ｔ_ＰＤ＞T1の関係より
この異常パルスはゲート12を通過できず、第１のＤ・Ｆ
Ｆ１のck端子に加えられることはない。また、２つの遅
延素子の遅延時間T1とT2を２T2＜T1＋２Ｔ_ＰＤの関係に
選んでいるので、第１のＤ・ＦＦ１のSET信号が変化中
にこのＤ・ＦＦ１のck入力がアクティブとなることは、
ありえない。従って、上述した異常なパルスは本考案で
は発生しない。

〔実施例〕

以下、図面を用いて本考案を詳しく説明する。

第１図は本考案に係るＥＣＬモノマルチ回路の一実施例
を示す図、第２図は本考案の応用例を示す図、第３図は
第１図回路の各部の信号のタイムチャートである。

第１図において、１は第１のＤ・ＦＦ（ＥＣＬのＤ型フ
リップフロップ）であり、２は遅延素子である。このＤ
・ＦＦ１のＤ端子は“Ｌ”レベルに維持され、_２端子
と“SET2”端子とは、遅延時間T2の遅延素子２で接続さ
れる。遅延素子２としては、例えば遅延線を用いること
ができる。このＤ・ＦＦ１部分の構成は第４図と同様で
ある。

10は第２のＤ・ＦＦであり、そのＤ_１端子は“Ｌ”レベ
ルに維持されている。

11は遅延時間T1の遅延素子、12はＥＣＬ論理積ゲート回
路（以下ゲートと記す）である。このゲート12は、一方
の入力端子に前記Ｄ・ＦＦ10の_１端子出力を導入し、
他方の入力端子には、遅延素子11を介してこの_１端子
出力を導入している。そしてゲート12の出力はＤ・ＦＦ
10の“SET1”端子と、Ｄ・ＦＦ１のck端子へ接続されて
いる。

以上のように接続された第１図の回路の動作を第３図を
参照しながら説明する。

まず、２Ｔ_ＰＤ＞T1の条件を満たすと、異常パルスがゲ
ート12を通過できない理由から説明する。

第１図において、Ｄ・ＦＦ10のck端子にCLKが加えられ
ると（第３図(1)参照）、時間Ｔ_ＰＤ遅れて、Ｄ・ＦＦ1
0の_１端子出力が“Ｈ”となる（第３図(2)参照）。即
ち、D1端子が“Ｌ”レベルに維持されているので、CLK
の立上がりエッジに同期して、Ｑ_１は“Ｌ”となり、
_１は“Ｈ”となる。

一般に、Ｄ・ＦＦ１と、Ｄ・ＦＦ10と、ゲート12の動作
時間はほぼ同じであるため、これらの動作時間を本明細
書ではＴ_ＰＤとして説明する。

ここで、Ｄ・ＦＦ10の_１出力信号をA1、遅延素子11の
出力信号をA2、ゲート12の出力信号をA3の記号を付して
以下の説明を行なう。

信号A2は、信号A1に対して時間T1だけ遅れて変化するの
で第３図(3)のようになる。ゲート12は論理積であるた
め、信号A1とA2が共に“Ｈ”である期間“Ｈ”となる
が、Ｔ_ＰＤの時間遅れがあるので、実際の出力変化は、
第３図(4)のとなる。信号A3（Ｄ・ＦＦ10の“SET”信
号）が“Ｈ”となると、第３図(4)のからＴ_ＰＤ遅れ
て信号A1が“Ｌ”となる（第３図(2)の参照）。信号A
1が“Ｌ”となると、時間Ｔ_ＰＤ後にゲート12の出力信
号A3が“Ｌ”となる（第３図参照）。

ここで、信号A3はＤ・ＦＦ10の“SET”信号であるか
ら、この第３図(4)のの変化中で、CLKがアクティブと
なると（第３図(1)の参照）、第４図と同様に、Ｄ・
ＦＦ10の端子から異常パルスP1が出力される（第３図
(2)参照）。

しかし、この異常パルスP1が発生する前に、ゲート12の
他方に加えられる信号A2が“Ｌ”となれば、異常パルス
P1は論理積ゲート12を通過することはできない。

第３図から明らかなように、(2)図に示す異常パルスP1
は、信号A1が立下がってから（第３図(2)のから）、
２Ｔ_ＰＤ後に立上がる。一方、信号A2が立下がるのは、
信号A1が立下がってから（第３図(2)のから）、時間T
1後である。

従って、２Ｔ_ＰＤ＞T1 であれば、異常パルスP1が発生する前に、ゲート12の他
方に加えられる信号A2が“Ｌ”となり、異常パルスP1は
論理積ゲート12を通過することはできない。

次に、２T2＜T1＋２Ｔ_ＰＤであれば、第１のＤ・ＦＦ１のSET信号が変化中にこの
Ｄ・ＦＦ１のck入力（信号A3）がアクティブとなること
は、ありえない理由を説明する。

Ｄ・ＦＦ１にとって、信号A3は、CLK信号に相当する。
従って、信号A3の立上がりエッジ（第３図(4)の）か
らＴ_ＰＤ後に、_２端子は、“Ｈ”となる。そして遅延
素子２における遅延時間T2後、Ｄ・ＦＦ１の“SET2”は
“Ｈ”となる（第３図(6)の参照）。“SET2”が
“Ｈ”になると、Ｔ_ＰＤ後に_２端子は“Ｌ”となる
（第３図(5)の参照）。そして、この_２の立下がり
から遅延時間T2遅れて“SET2”信号が“Ｌ”となる（第
３図(6)の参照）。

第３図(1)のCLKの立上がりエッジの時刻をＴ_０とする
と、Ｄ・ＦＦ１の“SET2”が立下がる（第３図(6)の
）のは、時刻Ｔ_０から（T1＋２Ｔ_ＰＤ）＋（２T2＋２Ｔ_ＰＤ）＝T1＋２T2＋４Ｔ_ＰＤである。

一方、信号A3が立上がるのはCLKの立上がりエッジの時
刻Ｔ_０から（T1＋２Ｔ_ＰＤ）後である。また、信号A3が
立下がるのは、時刻Ｔ_０から（T1＋４Ｔ_ＰＤ）後である。

従って、時刻Ｔ_０から、信号A3が２度目に立上がる（第
３図(4)の参照）までの最も短い時間は、（T1＋４Ｔ_ＰＤ）＋（T1＋２Ｔ_ＰＤ）＝２T1＋６Ｔ_ＰＤである。即ち、信号A3が２度目に立上がる最も短い場合
とは信号A3が立下がると同時に、第３図(1)のCLKが立上
がった場合である。

ここで、Ｄ・ＦＦ１の“SET2”が立下がる際に（第３図
(6)の参照）、信号A3（即ち、Ｄ・ＦＦ１のCLK信号）
がアクティブとならなければよいから（第３図(4)の
参照）、 T1＋２T2＋４Ｔ_ＰＤ＜２T1＋６Ｔ_ＰＤであればよい。

即ち、２T2＜T1＋２Ｔ_ＰＤであればよい。

なお、第３図の時刻Ｔ_０にてCLKが立上がってから、信
号A3（即ち、＝“SET1”）が立下がるまで（第３図(4)
の）の期間においては、CLKが何度入力しても信号A3
の様子は第３図(4)と変わらないので、第１図における
モノマルチの最小周期は、（T1＋４Ｔ_ＰＤ）で決定され
る。

また、第１図回路では、出力される信号のパルス幅は、
Ｄ・ＦＦ１と遅延素子２で設定することになる。

以上のように第１図の回路によれば、異常なパルスP1が
出力されることはない。この異常のパルスP1は、パルス
幅が非常に狭いものである。

即ち、本考案の回路は、“Ｈ”，“Ｌ”のいずれのステ
ートにおいても、最小パルス幅を保証することができ
る。

第２図は本考案の回路を用いてＥＣＬカウンタに信号を
加えている状態を示したものである。ＥＣＬカウンタ
は、誤動作させないために、カウンタに加える信号の制
約事項として最小パルス幅が規定されている。

このような場合、第１図の遅延素子２の遅延時間を T2≧最小パルス幅としておけば、ＥＣＬカウンタは誤動作することなく係
数できる。

〔本考案の効果〕

以上述べたように本考案によればCLKの任意の入力タイ
ミングに対して異常パルスP1が発生する恐れがない。ま
た、モノマルチしての出力信号の最小パルス幅を保証す
ることもできる。

【図面の簡単な説明】

第１図は本考案に係るＥＣＬモノマルチ回路の一実施例
を示す図、第２図は本考案の応用例を示す図、第３図は
第１図回路の各部の信号のタイムチャート、第４図は従
来例を示す図、第５図は第４図のタイムチャートであ
る。１，10…Ｄ・ＦＦ、２，11…遅延素子、12…ゲート。

Claims

【実用新案登録請求の範囲】

【請求項１】Ｄ端子を“LOW”レベルとし、端子と“S
ET”端子とを遅延時間T2の遅延素子(2)を介して接続し
た第１のＥＣＬ・Ｄ型フリップフロップ(1)と（以下、
ＥＣＬ・Ｄ型フリップフロップを単にＤ・ＦＦと記
す）、Ｄ端子を“LOW”レベルとした第２のＤ・ＦＦ(10)と、前記第２のＤ・ＦＦ(10)の端子出力を一方の入力端子
に導入し、他方の入力端子には、この端子出力を遅延
時間T1の遅延素子(11)を介して導入し、その出力を前記
第２のＤ・ＦＦの“SET”端子と、第１のＤ・ＦＦのク
ロック端子へ加えるゲート回路(12)と、を備え、前記遅延時間T1とT2が下記の関係にあるように
したＥＣＬモノマルチ回路。２Ｔ_ＰＤ＞T1 ２T2＜T1＋２Ｔ_ＰＤなお、Ｔ_ＰＤは、第１，第２のＤ・ＦＦ及びゲート回路
(12)の動作時間である。