JPH04150220A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は論理回路に関し、特にクロック入力とデータ入
力とが非同期で入力されるフリップフロップにおいて、
クロック入力とデータ入力とが互いに極めて近いタイミ
ングで入力した場合、フリップフロップのメタステーブ
ルの発生を防止する論理回路に関する。 〔従来の技術〕 一般にフリップフロップのメタステーブル発生による誤
動作を防止する論理回路は、メタステーブル発生時の伝
達遅延時間の増大をあらかじめ見積り、回路の設計をし
ていた。 このような従来の論理回路の一例を、第３図に示す。 第３図において、２つのフリップフロップ１０゜１１を
シフトレジスタ構成とし、たとえ前段のフリ、ブフロッ
プ１０でメタステーブルの発生が有っても、後段のフリ
ップフロップ１１で再度りｐツク入力すでデータ信号ｉ
をたたき直し、伝達遅延時間の増大を防止していた。そ
の動作を第４図のタイミング図で説明する。第４図にお
いて、今データ入力ａとり四ツク入力すとが同一タイミ
ングで入力されたとすると、フリップフロップ１０はメ
タステーブルが発生しく図中斜線部分）、フリップフロ
ップ１０の出力ｉは、通常状態よりも伝達遅延時間が増
大し、その間は不安定な状態が続く。フリップフロップ
１０の出力ｉを仮に出力ｊとして利用すると、伝達遅延
時間の増大が原因で、後の論理回路１２が誤動作してし
まう。このため、もう−段フリップフロップ１１を追加
し、フリップフロップ１０．１１をシフトレジスタ構成
とし、入力信号ａ、ｂが同一タイミングで入力した点か
ら１周期遅らせて出力ｊに出力させる。 〔発明が解決しようとする課題〕 前述した従来の論理回路はシフトレジスタ構、成となっ
ているので、前述の如く、出力信号がクロック周波数の
一周期分遅れるという欠点がある。 そこで本発明の目的は、前述した欠点を解決し、出力信
号の遅れがない状態でフリップフロップのメタステーブ
ル発生防止を実現した論理回路を提供することにある。 〔課題を解決するための手段〕 本発明の論理回路の構成は、クロック入力を受けてその
立ち上がりエツジを検出して信号を送り出す第１のエツ
ジ検出回路と、データ入力を受けてその入力信号のエツ
ジを検圧して信号を送り出す第２のエツジ検出回路と、
前記第１．第２のエツジ検出回路の各圧力の論理積をと
るＡＮＤ回路と、前記ＡＮＤ回路の圧力を入力とするワ
ンショット回路と、前記ワンショット回路の圧力と前記
第１のエツジ検出回路の出力とを受けて論理和をとるＮ
ＯＲ回路と、前記ＮＯＲ回路の出力とデータ入力とをそ
れぞれクロック信号、データ信号とするフリップフロッ
プとを含むことを特徴とする。 〔実施例〕 次に図面を参照しながら本発明を説明する。 第１図は本発明の一実施例の論理回路を示すブロック図
、第２図はその各部の動作を示すタイミング図である。 第１図において、本実施例の論理回路は、Ｄ型フリップ
フロップ回路２とデイレイ回路と排他的論理和（ＥＸＯ
Ｒ）回路とを有する立ち上がりエツジ検圧回路１と、デ
イレイ回路とＥＸＯＲ回路とを有するエツジ検出回路３
と、ＡＮＤ回路４と、ラッチ回路５とデイレイ回路６と
を有するワンショット回路７と、フリップフロップ回路
８と、ＮＯＲ回路９と、デイレイ回路１３とを含み、構
成される。 ここで、ワンショット回路７は、データ人力ａの信号の
変化を検出するエツジ検出回路３の出力ｄと、クロック
入力すの信号の立ち上がりエツジの変化を検出する立ち
上がりエツジ検出回路１の出力Ｃとの論理積をとるＡＮ
Ｄゲート４の出力ｅを入力としている。また、前記ワン
ショット回路７の出力ｆと、立ち上がりエツジ検出回路
１の出力ＣとをＮＯＲ回路９の入力とし、ＮＯＲ回路９
の出力ｇは、フリップフロップ８のクロック入力とし、
またフリップフロップ８のデータ側にはデータ入力ａよ
りデイレイ回路１３を介した信号ａ′が送られる。フリ
ップフロップ８のＱ出力を出力りとする。 第２図（ｂ）において、データ入力ａとクロック入力す
の立ち上がり入力が同一タイミングで入力された場合の
み、ＡＮＤゲート４の出力ｅには〔０→１−０〕の波形
の信号が伝達される。その信号ｅがワンショット回路７
の入力となり、ワンショット回路７の出力ｆにはＡＮＤ
ゲート４の信号ｅの幅より広い〔０→１→０〕の波形が
伝達される。ワンシミツト回路７の信号ｆと立ち上がり
。 エツジ検出回路１の信号Ｃの論理和をとるＮＯＲ回路９
の出力信号ｇの波形は、データ入力ａとデータ入力すの
立ち上がりとが同一タイミングで入力された場合のみ立
ち上がりエツジが遅れるため、フリップフ「ツブ８のク
ロックは、データ入力ａのタイミングと比較して遅らせ
、クロ、りとデータ間の競合を回避する。 また第２図（ｃ）に示すように、クロック入力すの信号
が無変化時、データ入力ａの信号が変化した場合、立ち
上がりエツジ検出回路１の出力Ｃは

〔０〕のため、ＡＮ
Ｄ回路４の出力ｅは

〔０〕であり、フリップフロップ８
のクロックには信号は伝達されない。第２図（ａ）に示
すように、逆に、データ入力ａが無変化時、りｐツク入
力すが変化しても同様である。従って、データ入力ａと
クロック入力すが同一タイミングでない場合は、ＮＯＲ
ゲート９の出力ｇは、同一タイミングである場合と比較
してわずかな遅れで済む。 なお、実施例の立ち上がりエツジ検出回路１は立ち上が
り動作のフリップフロップ２をトグル構成としてクロッ
ク人力すを分周させ、前記フリップフロップ２の出力と
、その出力を遅延させたものを排他的論理和をとって構
成している。またエツジ検出回路２は、データ入力ａと
その信号を遅延させたものを排他的論理和で構成してい
る。 また、ワンショット回路７は、ラッチ５のデータを〔１
〕固定とし、ラッチ５のＱ出力とリセット入力とを接続
させる。ＡＮＤ回路４の出力ｅすなわちラッチ５のゲー
トに〔０→１→０〕の入力が印加されると、Ｑ出力は一
時〔１〕し゛ベルとなり、そのレベルがラッチ５のリセ
ットにフィードバックされ、Ｑ出力は遅延ゲート６の遅
延時間分〔１〕レベルを保持する事となる。 前述した立ち上がりエツジ検出回路ｌ、エツジ検出回路
３．ワンショット回路７０回路構成は本実施例に限定さ
れる事なく、同様の動作をする回路であれば、他の回路
構成でもよい。 〔発明の効果〕 以上の説明で明らかな如く、本発明の論理回路によれば
、クロックの１周期分遅れることなく、メタステーブル
発生を防止するという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図（ａ）乃至
第２図（ｃ）はいずれも第１図におけるデータ入力とク
ロック入力が同一タイミングで入力された場合を示すタ
イミング図、第３図は従来の技術によるフリ、プフロ、
ブのメタステーブル発生による誤動作防止のための論理
回路、第４図は第３図によるタイミング図である。 １・・・・・・立ち上がりエツジ検出回路、３・・・・
・・エツジ検出回路、４・・・・・・ＡＮＤ回路、５・
・・・・・ラッチ回路、６，１３・・・・・・デイレイ
回路、７・・・・・・ワンショット回路、２，８，１０
．１１・・・・・・フリップフロップ回路、９・・・・
・・ＮＯＲ回路、１２・・・・・・論理回路１代理人　
弁理士　　内　原　　　晋 げ

Claims (1)

【特許請求の範囲】
1. クロック入力を受けてその立ち上がりエッジを検出して
   信号を送り出す第１のエッジ検出回路と、データ入力を
   受けてその入力信号のエッジを検出して信号を送り出す
   第２のエッジ検出回路と、前記第１、第２のエッジ検出
   回路の各出力の論理積をとるＡＮＤ回路と、前記ＡＮＤ
   回路の出力を入力とするワンショット回路と、前記ワン
   ショット回路の出力と前記第１のエッジ検出回路の出力
   とを受けて論理和をとるＮＯＲ回路と、前記ＮＯＲ回路
   の出力とデータ入力とをそれぞれクロック信号、データ
   信号とするフリップフロップとを含むことを特徴とする
   論理回路。