JPH04150220A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH04150220A JPH04150220A JP2271833A JP27183390A JPH04150220A JP H04150220 A JPH04150220 A JP H04150220A JP 2271833 A JP2271833 A JP 2271833A JP 27183390 A JP27183390 A JP 27183390A JP H04150220 A JPH04150220 A JP H04150220A
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- circuit
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- input
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- 238000003708 edge detection Methods 0.000 claims abstract description 25
- 230000000630 rising effect Effects 0.000 claims description 14
- 230000003111 delayed effect Effects 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は論理回路に関し、特にクロック入力とデータ入
力とが非同期で入力されるフリップフロップにおいて、
クロック入力とデータ入力とが互いに極めて近いタイミ
ングで入力した場合、フリップフロップのメタステーブ
ルの発生を防止する論理回路に関する。 〔従来の技術〕 一般にフリップフロップのメタステーブル発生による誤
動作を防止する論理回路は、メタステーブル発生時の伝
達遅延時間の増大をあらかじめ見積り、回路の設計をし
ていた。 このような従来の論理回路の一例を、第3図に示す。 第3図において、2つのフリップフロップ10゜11を
シフトレジスタ構成とし、たとえ前段のフリ、ブフロッ
プ10でメタステーブルの発生が有っても、後段のフリ
ップフロップ11で再度りpツク入力すでデータ信号i
をたたき直し、伝達遅延時間の増大を防止していた。そ
の動作を第4図のタイミング図で説明する。第4図にお
いて、今データ入力aとり四ツク入力すとが同一タイミ
ングで入力されたとすると、フリップフロップ10はメ
タステーブルが発生しく図中斜線部分)、フリップフロ
ップ10の出力iは、通常状態よりも伝達遅延時間が増
大し、その間は不安定な状態が続く。フリップフロップ
10の出力iを仮に出力jとして利用すると、伝達遅延
時間の増大が原因で、後の論理回路12が誤動作してし
まう。このため、もう−段フリップフロップ11を追加
し、フリップフロップ10.11をシフトレジスタ構成
とし、入力信号a、bが同一タイミングで入力した点か
ら1周期遅らせて出力jに出力させる。 〔発明が解決しようとする課題〕 前述した従来の論理回路はシフトレジスタ構、成となっ
ているので、前述の如く、出力信号がクロック周波数の
一周期分遅れるという欠点がある。 そこで本発明の目的は、前述した欠点を解決し、出力信
号の遅れがない状態でフリップフロップのメタステーブ
ル発生防止を実現した論理回路を提供することにある。 〔課題を解決するための手段〕 本発明の論理回路の構成は、クロック入力を受けてその
立ち上がりエツジを検出して信号を送り出す第1のエツ
ジ検出回路と、データ入力を受けてその入力信号のエツ
ジを検圧して信号を送り出す第2のエツジ検出回路と、
前記第1.第2のエツジ検出回路の各圧力の論理積をと
るAND回路と、前記AND回路の圧力を入力とするワ
ンショット回路と、前記ワンショット回路の圧力と前記
第1のエツジ検出回路の出力とを受けて論理和をとるN
OR回路と、前記NOR回路の出力とデータ入力とをそ
れぞれクロック信号、データ信号とするフリップフロッ
プとを含むことを特徴とする。 〔実施例〕 次に図面を参照しながら本発明を説明する。 第1図は本発明の一実施例の論理回路を示すブロック図
、第2図はその各部の動作を示すタイミング図である。 第1図において、本実施例の論理回路は、D型フリップ
フロップ回路2とデイレイ回路と排他的論理和(EXO
R)回路とを有する立ち上がりエツジ検圧回路1と、デ
イレイ回路とEXOR回路とを有するエツジ検出回路3
と、AND回路4と、ラッチ回路5とデイレイ回路6と
を有するワンショット回路7と、フリップフロップ回路
8と、NOR回路9と、デイレイ回路13とを含み、構
成される。 ここで、ワンショット回路7は、データ人力aの信号の
変化を検出するエツジ検出回路3の出力dと、クロック
入力すの信号の立ち上がりエツジの変化を検出する立ち
上がりエツジ検出回路1の出力Cとの論理積をとるAN
Dゲート4の出力eを入力としている。また、前記ワン
ショット回路7の出力fと、立ち上がりエツジ検出回路
1の出力CとをNOR回路9の入力とし、NOR回路9
の出力gは、フリップフロップ8のクロック入力とし、
またフリップフロップ8のデータ側にはデータ入力aよ
りデイレイ回路13を介した信号a′が送られる。フリ
ップフロップ8のQ出力を出力りとする。 第2図(b)において、データ入力aとクロック入力す
の立ち上がり入力が同一タイミングで入力された場合の
み、ANDゲート4の出力eには〔0→1−0〕の波形
の信号が伝達される。その信号eがワンショット回路7
の入力となり、ワンショット回路7の出力fにはAND
ゲート4の信号eの幅より広い〔0→1→0〕の波形が
伝達される。ワンシミツト回路7の信号fと立ち上がり
。 エツジ検出回路1の信号Cの論理和をとるNOR回路9
の出力信号gの波形は、データ入力aとデータ入力すの
立ち上がりとが同一タイミングで入力された場合のみ立
ち上がりエツジが遅れるため、フリップフ「ツブ8のク
ロックは、データ入力aのタイミングと比較して遅らせ
、クロ、りとデータ間の競合を回避する。 また第2図(c)に示すように、クロック入力すの信号
が無変化時、データ入力aの信号が変化した場合、立ち
上がりエツジ検出回路1の出力Cは
力とが非同期で入力されるフリップフロップにおいて、
クロック入力とデータ入力とが互いに極めて近いタイミ
ングで入力した場合、フリップフロップのメタステーブ
ルの発生を防止する論理回路に関する。 〔従来の技術〕 一般にフリップフロップのメタステーブル発生による誤
動作を防止する論理回路は、メタステーブル発生時の伝
達遅延時間の増大をあらかじめ見積り、回路の設計をし
ていた。 このような従来の論理回路の一例を、第3図に示す。 第3図において、2つのフリップフロップ10゜11を
シフトレジスタ構成とし、たとえ前段のフリ、ブフロッ
プ10でメタステーブルの発生が有っても、後段のフリ
ップフロップ11で再度りpツク入力すでデータ信号i
をたたき直し、伝達遅延時間の増大を防止していた。そ
の動作を第4図のタイミング図で説明する。第4図にお
いて、今データ入力aとり四ツク入力すとが同一タイミ
ングで入力されたとすると、フリップフロップ10はメ
タステーブルが発生しく図中斜線部分)、フリップフロ
ップ10の出力iは、通常状態よりも伝達遅延時間が増
大し、その間は不安定な状態が続く。フリップフロップ
10の出力iを仮に出力jとして利用すると、伝達遅延
時間の増大が原因で、後の論理回路12が誤動作してし
まう。このため、もう−段フリップフロップ11を追加
し、フリップフロップ10.11をシフトレジスタ構成
とし、入力信号a、bが同一タイミングで入力した点か
ら1周期遅らせて出力jに出力させる。 〔発明が解決しようとする課題〕 前述した従来の論理回路はシフトレジスタ構、成となっ
ているので、前述の如く、出力信号がクロック周波数の
一周期分遅れるという欠点がある。 そこで本発明の目的は、前述した欠点を解決し、出力信
号の遅れがない状態でフリップフロップのメタステーブ
ル発生防止を実現した論理回路を提供することにある。 〔課題を解決するための手段〕 本発明の論理回路の構成は、クロック入力を受けてその
立ち上がりエツジを検出して信号を送り出す第1のエツ
ジ検出回路と、データ入力を受けてその入力信号のエツ
ジを検圧して信号を送り出す第2のエツジ検出回路と、
前記第1.第2のエツジ検出回路の各圧力の論理積をと
るAND回路と、前記AND回路の圧力を入力とするワ
ンショット回路と、前記ワンショット回路の圧力と前記
第1のエツジ検出回路の出力とを受けて論理和をとるN
OR回路と、前記NOR回路の出力とデータ入力とをそ
れぞれクロック信号、データ信号とするフリップフロッ
プとを含むことを特徴とする。 〔実施例〕 次に図面を参照しながら本発明を説明する。 第1図は本発明の一実施例の論理回路を示すブロック図
、第2図はその各部の動作を示すタイミング図である。 第1図において、本実施例の論理回路は、D型フリップ
フロップ回路2とデイレイ回路と排他的論理和(EXO
R)回路とを有する立ち上がりエツジ検圧回路1と、デ
イレイ回路とEXOR回路とを有するエツジ検出回路3
と、AND回路4と、ラッチ回路5とデイレイ回路6と
を有するワンショット回路7と、フリップフロップ回路
8と、NOR回路9と、デイレイ回路13とを含み、構
成される。 ここで、ワンショット回路7は、データ人力aの信号の
変化を検出するエツジ検出回路3の出力dと、クロック
入力すの信号の立ち上がりエツジの変化を検出する立ち
上がりエツジ検出回路1の出力Cとの論理積をとるAN
Dゲート4の出力eを入力としている。また、前記ワン
ショット回路7の出力fと、立ち上がりエツジ検出回路
1の出力CとをNOR回路9の入力とし、NOR回路9
の出力gは、フリップフロップ8のクロック入力とし、
またフリップフロップ8のデータ側にはデータ入力aよ
りデイレイ回路13を介した信号a′が送られる。フリ
ップフロップ8のQ出力を出力りとする。 第2図(b)において、データ入力aとクロック入力す
の立ち上がり入力が同一タイミングで入力された場合の
み、ANDゲート4の出力eには〔0→1−0〕の波形
の信号が伝達される。その信号eがワンショット回路7
の入力となり、ワンショット回路7の出力fにはAND
ゲート4の信号eの幅より広い〔0→1→0〕の波形が
伝達される。ワンシミツト回路7の信号fと立ち上がり
。 エツジ検出回路1の信号Cの論理和をとるNOR回路9
の出力信号gの波形は、データ入力aとデータ入力すの
立ち上がりとが同一タイミングで入力された場合のみ立
ち上がりエツジが遅れるため、フリップフ「ツブ8のク
ロックは、データ入力aのタイミングと比較して遅らせ
、クロ、りとデータ間の競合を回避する。 また第2図(c)に示すように、クロック入力すの信号
が無変化時、データ入力aの信号が変化した場合、立ち
上がりエツジ検出回路1の出力Cは
〔0〕のため、AN
D回路4の出力eは
D回路4の出力eは
〔0〕であり、フリップフロップ8
のクロックには信号は伝達されない。第2図(a)に示
すように、逆に、データ入力aが無変化時、りpツク入
力すが変化しても同様である。従って、データ入力aと
クロック入力すが同一タイミングでない場合は、NOR
ゲート9の出力gは、同一タイミングである場合と比較
してわずかな遅れで済む。 なお、実施例の立ち上がりエツジ検出回路1は立ち上が
り動作のフリップフロップ2をトグル構成としてクロッ
ク人力すを分周させ、前記フリップフロップ2の出力と
、その出力を遅延させたものを排他的論理和をとって構
成している。またエツジ検出回路2は、データ入力aと
その信号を遅延させたものを排他的論理和で構成してい
る。 また、ワンショット回路7は、ラッチ5のデータを〔1
〕固定とし、ラッチ5のQ出力とリセット入力とを接続
させる。AND回路4の出力eすなわちラッチ5のゲー
トに〔0→1→0〕の入力が印加されると、Q出力は一
時〔1〕し゛ベルとなり、そのレベルがラッチ5のリセ
ットにフィードバックされ、Q出力は遅延ゲート6の遅
延時間分〔1〕レベルを保持する事となる。 前述した立ち上がりエツジ検出回路l、エツジ検出回路
3.ワンショット回路70回路構成は本実施例に限定さ
れる事なく、同様の動作をする回路であれば、他の回路
構成でもよい。 〔発明の効果〕 以上の説明で明らかな如く、本発明の論理回路によれば
、クロックの1周期分遅れることなく、メタステーブル
発生を防止するという効果がある。
のクロックには信号は伝達されない。第2図(a)に示
すように、逆に、データ入力aが無変化時、りpツク入
力すが変化しても同様である。従って、データ入力aと
クロック入力すが同一タイミングでない場合は、NOR
ゲート9の出力gは、同一タイミングである場合と比較
してわずかな遅れで済む。 なお、実施例の立ち上がりエツジ検出回路1は立ち上が
り動作のフリップフロップ2をトグル構成としてクロッ
ク人力すを分周させ、前記フリップフロップ2の出力と
、その出力を遅延させたものを排他的論理和をとって構
成している。またエツジ検出回路2は、データ入力aと
その信号を遅延させたものを排他的論理和で構成してい
る。 また、ワンショット回路7は、ラッチ5のデータを〔1
〕固定とし、ラッチ5のQ出力とリセット入力とを接続
させる。AND回路4の出力eすなわちラッチ5のゲー
トに〔0→1→0〕の入力が印加されると、Q出力は一
時〔1〕し゛ベルとなり、そのレベルがラッチ5のリセ
ットにフィードバックされ、Q出力は遅延ゲート6の遅
延時間分〔1〕レベルを保持する事となる。 前述した立ち上がりエツジ検出回路l、エツジ検出回路
3.ワンショット回路70回路構成は本実施例に限定さ
れる事なく、同様の動作をする回路であれば、他の回路
構成でもよい。 〔発明の効果〕 以上の説明で明らかな如く、本発明の論理回路によれば
、クロックの1周期分遅れることなく、メタステーブル
発生を防止するという効果がある。
第1図は本発明の一実施例の回路図、第2図(a)乃至
第2図(c)はいずれも第1図におけるデータ入力とク
ロック入力が同一タイミングで入力された場合を示すタ
イミング図、第3図は従来の技術によるフリ、プフロ、
ブのメタステーブル発生による誤動作防止のための論理
回路、第4図は第3図によるタイミング図である。 1・・・・・・立ち上がりエツジ検出回路、3・・・・
・・エツジ検出回路、4・・・・・・AND回路、5・
・・・・・ラッチ回路、6,13・・・・・・デイレイ
回路、7・・・・・・ワンショット回路、2,8,10
.11・・・・・・フリップフロップ回路、9・・・・
・・NOR回路、12・・・・・・論理回路1代理人
弁理士 内 原 晋 げ
第2図(c)はいずれも第1図におけるデータ入力とク
ロック入力が同一タイミングで入力された場合を示すタ
イミング図、第3図は従来の技術によるフリ、プフロ、
ブのメタステーブル発生による誤動作防止のための論理
回路、第4図は第3図によるタイミング図である。 1・・・・・・立ち上がりエツジ検出回路、3・・・・
・・エツジ検出回路、4・・・・・・AND回路、5・
・・・・・ラッチ回路、6,13・・・・・・デイレイ
回路、7・・・・・・ワンショット回路、2,8,10
.11・・・・・・フリップフロップ回路、9・・・・
・・NOR回路、12・・・・・・論理回路1代理人
弁理士 内 原 晋 げ
Claims (1)
- クロック入力を受けてその立ち上がりエッジを検出して
信号を送り出す第1のエッジ検出回路と、データ入力を
受けてその入力信号のエッジを検出して信号を送り出す
第2のエッジ検出回路と、前記第1、第2のエッジ検出
回路の各出力の論理積をとるAND回路と、前記AND
回路の出力を入力とするワンショット回路と、前記ワン
ショット回路の出力と前記第1のエッジ検出回路の出力
とを受けて論理和をとるNOR回路と、前記NOR回路
の出力とデータ入力とをそれぞれクロック信号、データ
信号とするフリップフロップとを含むことを特徴とする
論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2271833A JPH04150220A (ja) | 1990-10-09 | 1990-10-09 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2271833A JPH04150220A (ja) | 1990-10-09 | 1990-10-09 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04150220A true JPH04150220A (ja) | 1992-05-22 |
Family
ID=17505498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2271833A Pending JPH04150220A (ja) | 1990-10-09 | 1990-10-09 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04150220A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009290775A (ja) * | 2008-05-30 | 2009-12-10 | Fujitsu Microelectronics Ltd | リタイミング回路及び分周システム |
-
1990
- 1990-10-09 JP JP2271833A patent/JPH04150220A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009290775A (ja) * | 2008-05-30 | 2009-12-10 | Fujitsu Microelectronics Ltd | リタイミング回路及び分周システム |
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