JPH05250891A - シフトレジスタ回路 - Google Patents

シフトレジスタ回路

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Publication number
JPH05250891A
JPH05250891A JP4046963A JP4696392A JPH05250891A JP H05250891 A JPH05250891 A JP H05250891A JP 4046963 A JP4046963 A JP 4046963A JP 4696392 A JP4696392 A JP 4696392A JP H05250891 A JPH05250891 A JP H05250891A
Authority
JP
Japan
Prior art keywords
latch
shift register
timing
register circuit
terminal
Prior art date
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Pending
Application number
JP4046963A
Other languages
English (en)
Inventor
Tetsuya Niimura
哲也 新村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP4046963A priority Critical patent/JPH05250891A/ja
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Abstract

(57)【要約】 【目的】 配線遅延によるクロックの遅れによってシフ
トレジスタ回路の後段が誤動作することを防止するシフ
トレジスタにおいて、補償遅延用の素子が不要であり、
またクロック配線が1本で済ませること。 【構成】 FF―1のラッチ1とラッチ2およびFF−
2のラッチ4とラッチ5は、それぞれディレイフリップ
フロップを構成している。FF−1のラッチ2とFF−
2のラッチ5の後にそれぞれラッチ3とラッチ6を付加
し、端子Eのデータをクロックが立上がるタイミングc
以後に動くようにする。これによりタイミングbからc
までの間がホールドタイムとなって、十分なマージンを
得ることができ、シフトレジスタ回路後段の誤動作防止
が図れる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、シフトレジスタ回路に
関し、特にクロックの配線遅延を伴う、半導体集積回路
のシフトレジスタ回路に関するものである。
【0002】
【従来の技術】従来のシフトレジスタ回路の第1例を図
3(A)に示した。このシフトレジスタ回路はディレイ
フリップフロップ(D−FF)で構成されたシフトレジ
スタ回路であり、1段目のD−FF1 と2段目のD−F
F2 、および配線遅延11によりクロックが遅れる分だ
けデータ側を遅らせて配線遅延11による影響を補償す
るための補償遅延12を有している。補償遅延12は、
そのための適当な素子を用いて構成される。尚、配線遅
延はシフトレジスタ回路のクロック入力端子間に生じる
遅延で、一般に、配線抵抗と浮遊容量による。そしてク
ロックの配線が長い場合には配線遅延によるクロックの
遅れによってホールドタイムが不足し、シフトレジスタ
回路の後段が誤動作し、この誤動作防止のため補償遅延
が設けられる。
【0003】また従来のシフトレジスタの第2例を図4
(A)に示した。このシフトレジスタ回路は、2個のラ
ッチ1,2を1組とする2相クロック式のD−FF1=と
D−FF2=を有し、クロックの配線遅延11による影響
をなくすため、マスター及びスレーブフリップフロップ
のクロックの位相をずらして2相クロック式とする構成
としている。図4(A)においてA1 は第1相クロック
入力端子、A1=は第1相クロック出力端子、A2 は第2
相クロック入力端子、A2=は第2相クロック出力端子で
ある。
【0004】第1例のシフトレジスタの動作を図3
(A),(B)を用いて説明する。図3(A)で、デー
タは端子Bより、クロックは端子Aよりそれぞれ入力す
る。また配線のC・Rによって、端子Aより入力された
波形がA´のようになまる。図3(b) において、端子A
の立上がりタイミングaで記録されたデータは、タイミ
ングd′で端子Gへ出力される。D−FF2 は、クロッ
ク入力端子Cの波形A′がスレッショルドをこえるタイ
ミングbで動作する。よって、タイミングaとbの間は
クロック遅延となる。またタイミングd′はタイミング
bよりも早く、このため端子GをD−FF2 のデータ入
力端子Eへ直接接続すると、D−FF2 のホールドタイ
ムがないために誤動作を起こす。そこでタイミングd′
を補償遅延12で端子Eの立上がりタイミングdまで遅
らせる。これにより、タイミングbとdの間がホールド
タイムを満足して正常に動作する。
【0005】第2例のシフトレジスタの動作を図4
(A),(B)により説明する。図4(A)においてラ
ッチ1は、図4(B)で端子A1 の立上がりタイミング
aから端子Aの立下がりタイミングcで端子Bのデータ
を記録する。ラッチ2は、ラッチ1のデータを端子A2
の立上がりタイミングgから端子A2の立ち下がりタイ
ミングiで記録し、タイミングdで端子Eへ出力する。
ラッチ3は、端子A1=の立上がりでスレッショルド通過
タイミングbから端子A1=の立下がりでスレッショルド
通過タイミングeで端子Eのデータを記録する。ラッチ
4は、端子A2=の立上がりでスレッショルド通過タイミ
ングhから端子A2=の立下がりでスレッショルド通過タ
イミングjでラッチ3のデータを記録し、またタイミン
グfで端子Fへ出力する。ここでタイミングeタイミン
グgが重なると誤動作となる。そこで、波形A1 とA2
のタイミングを適宜に設定しタイミングeとgが重なら
ない様にして、誤動作を防いでいる。
【0006】
【発明が解決しようとする課題】しかしながら上記した
従来のシフトレジスタ回路では、D−FFの各段毎にク
ロック回路の補償遅延量を決めなければならない。ま
た、遅延を得るために多数の素子が必要であり、このた
めクロック配線遅延に対する補償遅延量のマージンを大
きくとれない。更に上記第2例のシフトレジスタ回路の
場合、クロック配線が2系統となるので、配線及びチャ
ネルが1本多く必要となり、このため半導体集積回路な
どのレイアウト上不利となるという欠点がある。
【0007】それ故に本発明の課題は、上記のような補
償遅延用の素子が不要であり、またクロック配線が1本
で済ませることができる、シフトレジスタ回路を提供す
ることにある。
【0008】
【課題を解決するための手段】本発明によれば、マスタ
ラッチとスレーブラッチにより構成したフリップフロッ
プを直列に接続し、前記直列接続した各段のフリップフ
ロップのデータ出力端子へ前記マスタラッチと同じエッ
ヂでデータを記録する手段を備えることを特徴とするシ
フトレジスタ回路が得られる。
【0009】
【実施例】以下に本発明の実施例を説明する。図1
(A)に本発明の第1実施例のシフトレジスタ回路を、
また図1(B)にその各部の信号波形をそれぞれ示し
た。このシフトレジスタ回路は、ラッチ1〜3やインバ
ータ7などを有してなるFF−1と、ラッチ4〜6やイ
ンバータ7などを有してなるFF−2から構成される。
FF−1のラッチ1とラッチ2およびFF−2のラッチ
4とラッチ5は、各々D−FFを構成する。ラッチ1〜
6はC入力がハイレベルでデータをラッチする。そし
て、この第1実施例のシフトレジスタ回路では、データ
を記録する手段として、各D−FF構成の後にラッチ3
とラッチ6をそれぞれ付加している。
【0010】この第1実施例のシフトレジスタ回路の動
作は次の通りである。図1(A)の端子Aには、図1
(B)のようなクロック波形Aが入力する。クロック波
形Aは一方でFF−1のインバータ7へ入力され、また
他方で配線遅延11を通ってFF−2のインバータへ供
給される。クロック波形Aは、配線遅延2によるなまり
により、端子A′では図1(B)のような波形A′とな
る。そしてFF−2のインバータはこの波形A′により
駆動されるため、波形A´のレベルがスレシホールドを
こえるタイミングbまでタイミングがずれる。またラッ
チ3は波形Aのタイミングcのクロック立下りでデータ
を記録する。このデータは内部遅延の分遅れてタイミン
グdで端子Eから出力される。
【0011】図1(B)において、タイミングeは端子
A´の立上がりでスレッショルド通過タイミングであ
り、このタイミングeでFF−2のラッチ6がデータを
記録する。データは、ラッチ6の遅延分だけ遅れ、図1
(B)で波形Fのタイミングfで端子Fから出力され
る。そしてこの第1実施例のシフトレジスタ回路では、
図1(B)において波形A´のタイミングbから波形B
のタイミングdの間がホールドタイムとなる。このため
十分なマージンを得られ、シフトレジスタ回路の誤動作
を防止できる。
【0012】次に第2の実施例を説明する。図2(A)
に第2実施例のシフトレジスタ回路を、また図2(B)
にその各部の信号波形をそれぞれ示した。このシフトレ
ジスタ回路は、第1の実施例において用いた3つのラッ
チに代えて、クロック入力端子Cが正論理でC入力の立
上がりで動作するJKフリップフロップ(JKFF)、
並びにクロック入力端子Cが負論理のD−FFとを組み
合わせて1段分のFFとしたものである。D−FFは上
記データを記録する手段として用いられる。
【0013】この第2実施例のシフトレジスタ回路にお
いて、端子Bには、図2(B)に示したデータ波形Bが
入力される。このデータ波形Bは、JKFF1のJ入力
端子とインバータ7へそれぞれ入力される。またインバ
ータ7の出力は、JKFF1のK入力端子へ入力され
る。また図2(B)のクロック波形Aは、配線遅延11
によるなまりで、端子A′では波形A′となる。一方、
FF−2のクロックは波形A′により駆動されるため、
タイミングが波形A′のレベルがスレッショルドをこえ
るタイミングbまでずれる。
【0014】第2実施例のシフトレジスタ回路の動作は
次の通りである。即ち、波形Aのタイミングcの立下が
りでD−FF1がデータを記録する。このデータは、内
部遅延の分だけ遅れ、タイミングdで出力される。また
波形A′のタイミングeにおいて、FF−2のD−FF
2にデータが記録される。このデータはD−FF2の遅
延分遅れ、波形Fのタイミングfで、端子Fへ出力され
る。この第2実施例のシフトレジスタ回路では、図2
(B)において波形A′のタイミングbから波形Bのタ
イミングdの間がホールドタイムとなる。そしてこのた
め、十分なマージンを得られ第1実施例と同様に誤動作
を防止できる。
【0015】
【発明の効果】以上の通り、本発明によれば、クロック
回路の補償遅延用の素子が不要であり、またクロック配
線が1本で済ませることができてレイアウト上有利であ
る、シフトレジスタ回路を提供することができる。
【図面の簡単な説明】
【図1】(A)は本発明の第1実施例のシフトレジスタ
回路のブロック図、(B)はその信号波形図である。
【図2】(A)は本発明の第2実施例のシフトレジスタ
回路のブロック図、(B)はその信号波形図である。
【図3】(A)は従来の第1例のシフトレジスタ回路の
ブロック図、(B)はその信号波形図である。
【図4】(A)は従来の第2例のシフトレジスタ回路の
ブロック図、(B)はその信号波形図である。
【符号の説明】
1〜6 ラッチ 7 インバータ 11 配線遅延 12 補償遅延 D−FF1、D−FF2、D−FF1′、D−FF2′
デイレイフリップフロップ JKFF1,JKFF2 JKフリップフロップ FF−1, FF−2 フリップフロップ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 マスタラッチとスレーブラッチにより構
    成したフリップフロップを直列に接続し、前記直列接続
    した各段のフリップフロップのデータ出力端子へ前記マ
    スタラッチと同じエッヂでデータを記録するデータ記録
    手段を備えたことを特徴とするシフトレジスタ回路。
  2. 【請求項2】 前記データ記録手段は、ラッチあるいは
    フリップフロップであることを特徴とする請求項1記載
    のシフトレジスタ回路。
JP4046963A 1992-03-04 1992-03-04 シフトレジスタ回路 Pending JPH05250891A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4046963A JPH05250891A (ja) 1992-03-04 1992-03-04 シフトレジスタ回路

Applications Claiming Priority (1)

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JP4046963A JPH05250891A (ja) 1992-03-04 1992-03-04 シフトレジスタ回路

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JPH05250891A true JPH05250891A (ja) 1993-09-28

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ID=12761933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4046963A Pending JPH05250891A (ja) 1992-03-04 1992-03-04 シフトレジスタ回路

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8000432B2 (en) 2008-08-08 2011-08-16 Kabushiki Kaisha Toshiba Shift register

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8000432B2 (en) 2008-08-08 2011-08-16 Kabushiki Kaisha Toshiba Shift register
US8116425B2 (en) 2008-08-08 2012-02-14 Kabushiki Kaisha Toshiba Shift register

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Effective date: 19980715