JPH05250891A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPH05250891A JPH05250891A JP4046963A JP4696392A JPH05250891A JP H05250891 A JPH05250891 A JP H05250891A JP 4046963 A JP4046963 A JP 4046963A JP 4696392 A JP4696392 A JP 4696392A JP H05250891 A JPH05250891 A JP H05250891A
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- JP
- Japan
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- latch
- shift register
- timing
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Abstract
(57)【要約】
【目的】 配線遅延によるクロックの遅れによってシフ
トレジスタ回路の後段が誤動作することを防止するシフ
トレジスタにおいて、補償遅延用の素子が不要であり、
またクロック配線が１本で済ませること。 【構成】 ＦＦ―１のラッチ１とラッチ２およびＦＦ−
２のラッチ４とラッチ５は、それぞれディレイフリップ
フロップを構成している。ＦＦ−１のラッチ２とＦＦ−
２のラッチ５の後にそれぞれラッチ３とラッチ６を付加
し、端子Ｅのデータをクロックが立上がるタイミングｃ
以後に動くようにする。これによりタイミングｂからｃ
までの間がホールドタイムとなって、十分なマージンを
得ることができ、シフトレジスタ回路後段の誤動作防止
が図れる。
トレジスタ回路の後段が誤動作することを防止するシフ
トレジスタにおいて、補償遅延用の素子が不要であり、
またクロック配線が１本で済ませること。 【構成】 ＦＦ―１のラッチ１とラッチ２およびＦＦ−
２のラッチ４とラッチ５は、それぞれディレイフリップ
フロップを構成している。ＦＦ−１のラッチ２とＦＦ−
２のラッチ５の後にそれぞれラッチ３とラッチ６を付加
し、端子Ｅのデータをクロックが立上がるタイミングｃ
以後に動くようにする。これによりタイミングｂからｃ
までの間がホールドタイムとなって、十分なマージンを
得ることができ、シフトレジスタ回路後段の誤動作防止
が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、シフトレジスタ回路に
関し、特にクロックの配線遅延を伴う、半導体集積回路
のシフトレジスタ回路に関するものである。
関し、特にクロックの配線遅延を伴う、半導体集積回路
のシフトレジスタ回路に関するものである。
【０００２】
【従来の技術】従来のシフトレジスタ回路の第１例を図
３（Ａ）に示した。このシフトレジスタ回路はディレイ
フリップフロップ（Ｄ−ＦＦ）で構成されたシフトレジ
スタ回路であり、１段目のＤ−ＦＦ1 と２段目のＤ−Ｆ
Ｆ2 、および配線遅延１１によりクロックが遅れる分だ
けデータ側を遅らせて配線遅延１１による影響を補償す
るための補償遅延１２を有している。補償遅延１２は、
そのための適当な素子を用いて構成される。尚、配線遅
延はシフトレジスタ回路のクロック入力端子間に生じる
遅延で、一般に、配線抵抗と浮遊容量による。そしてク
ロックの配線が長い場合には配線遅延によるクロックの
遅れによってホールドタイムが不足し、シフトレジスタ
回路の後段が誤動作し、この誤動作防止のため補償遅延
が設けられる。
３（Ａ）に示した。このシフトレジスタ回路はディレイ
フリップフロップ（Ｄ−ＦＦ）で構成されたシフトレジ
スタ回路であり、１段目のＤ−ＦＦ1 と２段目のＤ−Ｆ
Ｆ2 、および配線遅延１１によりクロックが遅れる分だ
けデータ側を遅らせて配線遅延１１による影響を補償す
るための補償遅延１２を有している。補償遅延１２は、
そのための適当な素子を用いて構成される。尚、配線遅
延はシフトレジスタ回路のクロック入力端子間に生じる
遅延で、一般に、配線抵抗と浮遊容量による。そしてク
ロックの配線が長い場合には配線遅延によるクロックの
遅れによってホールドタイムが不足し、シフトレジスタ
回路の後段が誤動作し、この誤動作防止のため補償遅延
が設けられる。
【０００３】また従来のシフトレジスタの第２例を図４
（Ａ）に示した。このシフトレジスタ回路は、２個のラ
ッチ１，２を１組とする２相クロック式のＤ−ＦＦ1=と
Ｄ−ＦＦ2=を有し、クロックの配線遅延１１による影響
をなくすため、マスター及びスレーブフリップフロップ
のクロックの位相をずらして２相クロック式とする構成
としている。図４（Ａ）においてＡ1 は第１相クロック
入力端子、Ａ1=は第１相クロック出力端子、Ａ2 は第２
相クロック入力端子、Ａ2=は第２相クロック出力端子で
ある。
（Ａ）に示した。このシフトレジスタ回路は、２個のラ
ッチ１，２を１組とする２相クロック式のＤ−ＦＦ1=と
Ｄ−ＦＦ2=を有し、クロックの配線遅延１１による影響
をなくすため、マスター及びスレーブフリップフロップ
のクロックの位相をずらして２相クロック式とする構成
としている。図４（Ａ）においてＡ1 は第１相クロック
入力端子、Ａ1=は第１相クロック出力端子、Ａ2 は第２
相クロック入力端子、Ａ2=は第２相クロック出力端子で
ある。
【０００４】第１例のシフトレジスタの動作を図３
（Ａ），（Ｂ）を用いて説明する。図３（Ａ）で、デー
タは端子Ｂより、クロックは端子Ａよりそれぞれ入力す
る。また配線のＣ・Ｒによって、端子Ａより入力された
波形がＡ´のようになまる。図３(b) において、端子Ａ
の立上がりタイミングａで記録されたデータは、タイミ
ングｄ′で端子Ｇへ出力される。Ｄ−ＦＦ2 は、クロッ
ク入力端子Ｃの波形Ａ′がスレッショルドをこえるタイ
ミングｂで動作する。よって、タイミングａとｂの間は
クロック遅延となる。またタイミングｄ′はタイミング
ｂよりも早く、このため端子ＧをＤ−ＦＦ2 のデータ入
力端子Ｅへ直接接続すると、Ｄ−ＦＦ2 のホールドタイ
ムがないために誤動作を起こす。そこでタイミングｄ′
を補償遅延１２で端子Ｅの立上がりタイミングｄまで遅
らせる。これにより、タイミングｂとｄの間がホールド
タイムを満足して正常に動作する。
（Ａ），（Ｂ）を用いて説明する。図３（Ａ）で、デー
タは端子Ｂより、クロックは端子Ａよりそれぞれ入力す
る。また配線のＣ・Ｒによって、端子Ａより入力された
波形がＡ´のようになまる。図３(b) において、端子Ａ
の立上がりタイミングａで記録されたデータは、タイミ
ングｄ′で端子Ｇへ出力される。Ｄ−ＦＦ2 は、クロッ
ク入力端子Ｃの波形Ａ′がスレッショルドをこえるタイ
ミングｂで動作する。よって、タイミングａとｂの間は
クロック遅延となる。またタイミングｄ′はタイミング
ｂよりも早く、このため端子ＧをＤ−ＦＦ2 のデータ入
力端子Ｅへ直接接続すると、Ｄ−ＦＦ2 のホールドタイ
ムがないために誤動作を起こす。そこでタイミングｄ′
を補償遅延１２で端子Ｅの立上がりタイミングｄまで遅
らせる。これにより、タイミングｂとｄの間がホールド
タイムを満足して正常に動作する。
【０００５】第２例のシフトレジスタの動作を図４
（Ａ），（Ｂ）により説明する。図４（Ａ）においてラ
ッチ１は、図４（Ｂ）で端子Ａ1 の立上がりタイミング
ａから端子Ａの立下がりタイミングｃで端子Ｂのデータ
を記録する。ラッチ２は、ラッチ１のデータを端子Ａ２
の立上がりタイミングｇから端子Ａ２の立ち下がりタイ
ミングｉで記録し、タイミングｄで端子Ｅへ出力する。
ラッチ３は、端子Ａ1=の立上がりでスレッショルド通過
タイミングｂから端子Ａ1=の立下がりでスレッショルド
通過タイミングｅで端子Ｅのデータを記録する。ラッチ
４は、端子Ａ2=の立上がりでスレッショルド通過タイミ
ングｈから端子Ａ2=の立下がりでスレッショルド通過タ
イミングｊでラッチ３のデータを記録し、またタイミン
グｆで端子Ｆへ出力する。ここでタイミングｅタイミン
グｇが重なると誤動作となる。そこで、波形Ａ1 とＡ2
のタイミングを適宜に設定しタイミングｅとｇが重なら
ない様にして、誤動作を防いでいる。
（Ａ），（Ｂ）により説明する。図４（Ａ）においてラ
ッチ１は、図４（Ｂ）で端子Ａ1 の立上がりタイミング
ａから端子Ａの立下がりタイミングｃで端子Ｂのデータ
を記録する。ラッチ２は、ラッチ１のデータを端子Ａ２
の立上がりタイミングｇから端子Ａ２の立ち下がりタイ
ミングｉで記録し、タイミングｄで端子Ｅへ出力する。
ラッチ３は、端子Ａ1=の立上がりでスレッショルド通過
タイミングｂから端子Ａ1=の立下がりでスレッショルド
通過タイミングｅで端子Ｅのデータを記録する。ラッチ
４は、端子Ａ2=の立上がりでスレッショルド通過タイミ
ングｈから端子Ａ2=の立下がりでスレッショルド通過タ
イミングｊでラッチ３のデータを記録し、またタイミン
グｆで端子Ｆへ出力する。ここでタイミングｅタイミン
グｇが重なると誤動作となる。そこで、波形Ａ1 とＡ2
のタイミングを適宜に設定しタイミングｅとｇが重なら
ない様にして、誤動作を防いでいる。
【０００６】
【発明が解決しようとする課題】しかしながら上記した
従来のシフトレジスタ回路では、Ｄ−ＦＦの各段毎にク
ロック回路の補償遅延量を決めなければならない。ま
た、遅延を得るために多数の素子が必要であり、このた
めクロック配線遅延に対する補償遅延量のマージンを大
きくとれない。更に上記第２例のシフトレジスタ回路の
場合、クロック配線が２系統となるので、配線及びチャ
ネルが１本多く必要となり、このため半導体集積回路な
どのレイアウト上不利となるという欠点がある。
従来のシフトレジスタ回路では、Ｄ−ＦＦの各段毎にク
ロック回路の補償遅延量を決めなければならない。ま
た、遅延を得るために多数の素子が必要であり、このた
めクロック配線遅延に対する補償遅延量のマージンを大
きくとれない。更に上記第２例のシフトレジスタ回路の
場合、クロック配線が２系統となるので、配線及びチャ
ネルが１本多く必要となり、このため半導体集積回路な
どのレイアウト上不利となるという欠点がある。
【０００７】それ故に本発明の課題は、上記のような補
償遅延用の素子が不要であり、またクロック配線が１本
で済ませることができる、シフトレジスタ回路を提供す
ることにある。
償遅延用の素子が不要であり、またクロック配線が１本
で済ませることができる、シフトレジスタ回路を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明によれば、マスタ
ラッチとスレーブラッチにより構成したフリップフロッ
プを直列に接続し、前記直列接続した各段のフリップフ
ロップのデータ出力端子へ前記マスタラッチと同じエッ
ヂでデータを記録する手段を備えることを特徴とするシ
フトレジスタ回路が得られる。
ラッチとスレーブラッチにより構成したフリップフロッ
プを直列に接続し、前記直列接続した各段のフリップフ
ロップのデータ出力端子へ前記マスタラッチと同じエッ
ヂでデータを記録する手段を備えることを特徴とするシ
フトレジスタ回路が得られる。
【０００９】
【実施例】以下に本発明の実施例を説明する。図１
（Ａ）に本発明の第１実施例のシフトレジスタ回路を、
また図１（Ｂ）にその各部の信号波形をそれぞれ示し
た。このシフトレジスタ回路は、ラッチ１〜３やインバ
ータ７などを有してなるＦＦ−１と、ラッチ４〜６やイ
ンバータ７などを有してなるＦＦ−２から構成される。
ＦＦ−１のラッチ１とラッチ２およびＦＦ−２のラッチ
４とラッチ５は、各々Ｄ−ＦＦを構成する。ラッチ１〜
６はＣ入力がハイレベルでデータをラッチする。そし
て、この第１実施例のシフトレジスタ回路では、データ
を記録する手段として、各Ｄ−ＦＦ構成の後にラッチ３
とラッチ６をそれぞれ付加している。
（Ａ）に本発明の第１実施例のシフトレジスタ回路を、
また図１（Ｂ）にその各部の信号波形をそれぞれ示し
た。このシフトレジスタ回路は、ラッチ１〜３やインバ
ータ７などを有してなるＦＦ−１と、ラッチ４〜６やイ
ンバータ７などを有してなるＦＦ−２から構成される。
ＦＦ−１のラッチ１とラッチ２およびＦＦ−２のラッチ
４とラッチ５は、各々Ｄ−ＦＦを構成する。ラッチ１〜
６はＣ入力がハイレベルでデータをラッチする。そし
て、この第１実施例のシフトレジスタ回路では、データ
を記録する手段として、各Ｄ−ＦＦ構成の後にラッチ３
とラッチ６をそれぞれ付加している。
【００１０】この第１実施例のシフトレジスタ回路の動
作は次の通りである。図１（Ａ）の端子Ａには、図１
（Ｂ）のようなクロック波形Ａが入力する。クロック波
形Ａは一方でＦＦ−１のインバータ７へ入力され、また
他方で配線遅延１１を通ってＦＦ−２のインバータへ供
給される。クロック波形Ａは、配線遅延２によるなまり
により、端子Ａ′では図１（Ｂ）のような波形Ａ′とな
る。そしてＦＦ−２のインバータはこの波形Ａ′により
駆動されるため、波形Ａ´のレベルがスレシホールドを
こえるタイミングｂまでタイミングがずれる。またラッ
チ３は波形Ａのタイミングｃのクロック立下りでデータ
を記録する。このデータは内部遅延の分遅れてタイミン
グｄで端子Ｅから出力される。
作は次の通りである。図１（Ａ）の端子Ａには、図１
（Ｂ）のようなクロック波形Ａが入力する。クロック波
形Ａは一方でＦＦ−１のインバータ７へ入力され、また
他方で配線遅延１１を通ってＦＦ−２のインバータへ供
給される。クロック波形Ａは、配線遅延２によるなまり
により、端子Ａ′では図１（Ｂ）のような波形Ａ′とな
る。そしてＦＦ−２のインバータはこの波形Ａ′により
駆動されるため、波形Ａ´のレベルがスレシホールドを
こえるタイミングｂまでタイミングがずれる。またラッ
チ３は波形Ａのタイミングｃのクロック立下りでデータ
を記録する。このデータは内部遅延の分遅れてタイミン
グｄで端子Ｅから出力される。
【００１１】図１（Ｂ）において、タイミングｅは端子
Ａ´の立上がりでスレッショルド通過タイミングであ
り、このタイミングｅでＦＦ−２のラッチ６がデータを
記録する。データは、ラッチ６の遅延分だけ遅れ、図１
（Ｂ）で波形Ｆのタイミングｆで端子Ｆから出力され
る。そしてこの第１実施例のシフトレジスタ回路では、
図１（Ｂ）において波形Ａ´のタイミングｂから波形Ｂ
のタイミングｄの間がホールドタイムとなる。このため
十分なマージンを得られ、シフトレジスタ回路の誤動作
を防止できる。
Ａ´の立上がりでスレッショルド通過タイミングであ
り、このタイミングｅでＦＦ−２のラッチ６がデータを
記録する。データは、ラッチ６の遅延分だけ遅れ、図１
（Ｂ）で波形Ｆのタイミングｆで端子Ｆから出力され
る。そしてこの第１実施例のシフトレジスタ回路では、
図１（Ｂ）において波形Ａ´のタイミングｂから波形Ｂ
のタイミングｄの間がホールドタイムとなる。このため
十分なマージンを得られ、シフトレジスタ回路の誤動作
を防止できる。
【００１２】次に第２の実施例を説明する。図２（Ａ）
に第２実施例のシフトレジスタ回路を、また図２（Ｂ）
にその各部の信号波形をそれぞれ示した。このシフトレ
ジスタ回路は、第１の実施例において用いた３つのラッ
チに代えて、クロック入力端子Ｃが正論理でＣ入力の立
上がりで動作するＪＫフリップフロップ（ＪＫＦＦ）、
並びにクロック入力端子Ｃが負論理のＤ−ＦＦとを組み
合わせて１段分のＦＦとしたものである。Ｄ−ＦＦは上
記データを記録する手段として用いられる。
に第２実施例のシフトレジスタ回路を、また図２（Ｂ）
にその各部の信号波形をそれぞれ示した。このシフトレ
ジスタ回路は、第１の実施例において用いた３つのラッ
チに代えて、クロック入力端子Ｃが正論理でＣ入力の立
上がりで動作するＪＫフリップフロップ（ＪＫＦＦ）、
並びにクロック入力端子Ｃが負論理のＤ−ＦＦとを組み
合わせて１段分のＦＦとしたものである。Ｄ−ＦＦは上
記データを記録する手段として用いられる。
【００１３】この第２実施例のシフトレジスタ回路にお
いて、端子Ｂには、図２（Ｂ）に示したデータ波形Ｂが
入力される。このデータ波形Ｂは、ＪＫＦＦ１のＪ入力
端子とインバータ７へそれぞれ入力される。またインバ
ータ７の出力は、ＪＫＦＦ１のＫ入力端子へ入力され
る。また図２（Ｂ）のクロック波形Ａは、配線遅延１１
によるなまりで、端子Ａ′では波形Ａ′となる。一方、
ＦＦ−２のクロックは波形Ａ′により駆動されるため、
タイミングが波形Ａ′のレベルがスレッショルドをこえ
るタイミングｂまでずれる。
いて、端子Ｂには、図２（Ｂ）に示したデータ波形Ｂが
入力される。このデータ波形Ｂは、ＪＫＦＦ１のＪ入力
端子とインバータ７へそれぞれ入力される。またインバ
ータ７の出力は、ＪＫＦＦ１のＫ入力端子へ入力され
る。また図２（Ｂ）のクロック波形Ａは、配線遅延１１
によるなまりで、端子Ａ′では波形Ａ′となる。一方、
ＦＦ−２のクロックは波形Ａ′により駆動されるため、
タイミングが波形Ａ′のレベルがスレッショルドをこえ
るタイミングｂまでずれる。
【００１４】第２実施例のシフトレジスタ回路の動作は
次の通りである。即ち、波形Ａのタイミングｃの立下が
りでＤ−ＦＦ１がデータを記録する。このデータは、内
部遅延の分だけ遅れ、タイミングｄで出力される。また
波形Ａ′のタイミングｅにおいて、ＦＦ−２のＤ−ＦＦ
２にデータが記録される。このデータはＤ−ＦＦ２の遅
延分遅れ、波形Ｆのタイミングｆで、端子Ｆへ出力され
る。この第２実施例のシフトレジスタ回路では、図２
（Ｂ）において波形Ａ′のタイミングｂから波形Ｂのタ
イミングｄの間がホールドタイムとなる。そしてこのた
め、十分なマージンを得られ第１実施例と同様に誤動作
を防止できる。
次の通りである。即ち、波形Ａのタイミングｃの立下が
りでＤ−ＦＦ１がデータを記録する。このデータは、内
部遅延の分だけ遅れ、タイミングｄで出力される。また
波形Ａ′のタイミングｅにおいて、ＦＦ−２のＤ−ＦＦ
２にデータが記録される。このデータはＤ−ＦＦ２の遅
延分遅れ、波形Ｆのタイミングｆで、端子Ｆへ出力され
る。この第２実施例のシフトレジスタ回路では、図２
（Ｂ）において波形Ａ′のタイミングｂから波形Ｂのタ
イミングｄの間がホールドタイムとなる。そしてこのた
め、十分なマージンを得られ第１実施例と同様に誤動作
を防止できる。
【００１５】
【発明の効果】以上の通り、本発明によれば、クロック
回路の補償遅延用の素子が不要であり、またクロック配
線が１本で済ませることができてレイアウト上有利であ
る、シフトレジスタ回路を提供することができる。
回路の補償遅延用の素子が不要であり、またクロック配
線が１本で済ませることができてレイアウト上有利であ
る、シフトレジスタ回路を提供することができる。
【図１】（Ａ）は本発明の第１実施例のシフトレジスタ
回路のブロック図、（Ｂ）はその信号波形図である。
回路のブロック図、（Ｂ）はその信号波形図である。
【図２】（Ａ）は本発明の第２実施例のシフトレジスタ
回路のブロック図、（Ｂ）はその信号波形図である。
回路のブロック図、（Ｂ）はその信号波形図である。
【図３】（Ａ）は従来の第１例のシフトレジスタ回路の
ブロック図、（Ｂ）はその信号波形図である。
ブロック図、（Ｂ）はその信号波形図である。
【図４】（Ａ）は従来の第２例のシフトレジスタ回路の
ブロック図、（Ｂ）はその信号波形図である。
ブロック図、（Ｂ）はその信号波形図である。
１〜６ ラッチ ７ インバータ １１ 配線遅延 １２ 補償遅延 Ｄ−ＦＦ１、Ｄ−ＦＦ２、Ｄ−ＦＦ１′、Ｄ−ＦＦ２′
デイレイフリップフロップ ＪＫＦＦ１，ＪＫＦＦ２ ＪＫフリップフロップ ＦＦ−１, ＦＦ−２ フリップフロップ
デイレイフリップフロップ ＪＫＦＦ１，ＪＫＦＦ２ ＪＫフリップフロップ ＦＦ−１, ＦＦ−２ フリップフロップ
Claims (2)
- 【請求項１】 マスタラッチとスレーブラッチにより構
成したフリップフロップを直列に接続し、前記直列接続
した各段のフリップフロップのデータ出力端子へ前記マ
スタラッチと同じエッヂでデータを記録するデータ記録
手段を備えたことを特徴とするシフトレジスタ回路。 - 【請求項２】 前記データ記録手段は、ラッチあるいは
フリップフロップであることを特徴とする請求項１記載
のシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046963A JPH05250891A (ja) | 1992-03-04 | 1992-03-04 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046963A JPH05250891A (ja) | 1992-03-04 | 1992-03-04 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250891A true JPH05250891A (ja) | 1993-09-28 |
Family
ID=12761933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046963A Pending JPH05250891A (ja) | 1992-03-04 | 1992-03-04 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8000432B2 (en) | 2008-08-08 | 2011-08-16 | Kabushiki Kaisha Toshiba | Shift register |
-
1992
- 1992-03-04 JP JP4046963A patent/JPH05250891A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8000432B2 (en) | 2008-08-08 | 2011-08-16 | Kabushiki Kaisha Toshiba | Shift register |
| US8116425B2 (en) | 2008-08-08 | 2012-02-14 | Kabushiki Kaisha Toshiba | Shift register |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980715 |