JPH05128888A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPH05128888A JPH05128888A JP3285791A JP28579191A JPH05128888A JP H05128888 A JPH05128888 A JP H05128888A JP 3285791 A JP3285791 A JP 3285791A JP 28579191 A JP28579191 A JP 28579191A JP H05128888 A JPH05128888 A JP H05128888A
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- JP
- Japan
- Prior art keywords
- clock
- flip
- input
- shift register
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【目的】ゲートアレイでシフトレジスタを構成する場合
にシフトレジスタ１段毎にチップ上へ分散して配置され
るとクロックの配線長が長くなる。さらに、シフトレジ
スタの段数増加にともない、ゲート容量も増大して、ク
ロック波形のなまりからクロック遅延時間が次段のＤ入
力端子のホールドタイムをこえることで、誤動作に至
る。これを防ぐ。 【構成】シフトレジスタＡ，Ｂ各段毎に次段へ送るクロ
ック（ＣＫ）のバッファゲートＥ，Ｆを備えている。 【効果】クロックのバッファゲートＥ，Ｆを設けること
で、クロック配線につながる入力ゲートを減らすととも
にクロック波形を整形し、次段へ送るクロックの遅延を
減少させ次段のデータ入力のホールドタイムを確保でき
る。
にシフトレジスタ１段毎にチップ上へ分散して配置され
るとクロックの配線長が長くなる。さらに、シフトレジ
スタの段数増加にともない、ゲート容量も増大して、ク
ロック波形のなまりからクロック遅延時間が次段のＤ入
力端子のホールドタイムをこえることで、誤動作に至
る。これを防ぐ。 【構成】シフトレジスタＡ，Ｂ各段毎に次段へ送るクロ
ック（ＣＫ）のバッファゲートＥ，Ｆを備えている。 【効果】クロックのバッファゲートＥ，Ｆを設けること
で、クロック配線につながる入力ゲートを減らすととも
にクロック波形を整形し、次段へ送るクロックの遅延を
減少させ次段のデータ入力のホールドタイムを確保でき
る。
Description
【０００１】
【産業上の利用分野】本発明はシフトレジスタ回路に関
し、特に半導体集積回路のテスト用回路に用いるシフト
レジスタ回路に関する。
し、特に半導体集積回路のテスト用回路に用いるシフト
レジスタ回路に関する。
【０００２】
【従来の技術】従来のシフトレジスタ回路は、Ｄ型（Ｄ
−ＴＹＰＥ）フリップフロップを必要な段数分だけシリ
アルに接続して使用している。
−ＴＹＰＥ）フリップフロップを必要な段数分だけシリ
アルに接続して使用している。
【０００３】図５は、このようなシフトレジスタの回路
図で、図６は図５で示した回路により得られるタイミン
グ図である。
図で、図６は図５で示した回路により得られるタイミン
グ図である。
【０００４】図５において、２段のＤ型フリップフロッ
プ（Ｆ／Ｆ）Ａ，Ｂと、抵抗Ｒｓと配線容量Ｃｓとを介
して、１段目のフリップフロップＡのＱ出力と２段目の
フリップフロップＢのＤ入力とが接続されている。クロ
ックの入力端子４，４′間には、配線抵抗Ｒと配線容量
Ｃとが介在する。
プ（Ｆ／Ｆ）Ａ，Ｂと、抵抗Ｒｓと配線容量Ｃｓとを介
して、１段目のフリップフロップＡのＱ出力と２段目の
フリップフロップＢのＤ入力とが接続されている。クロ
ックの入力端子４，４′間には、配線抵抗Ｒと配線容量
Ｃとが介在する。
【０００５】フリップフロップＡ，Ｂは、それぞれＤ入
力，Ｑ出力，ＣＫ（クロック）入力の各端子を有し、フ
リップフロップＢのＱ出力はデータ出力端子３に接続さ
れている。
力，Ｑ出力，ＣＫ（クロック）入力の各端子を有し、フ
リップフロップＢのＱ出力はデータ出力端子３に接続さ
れている。
【０００６】図６において、フリップフロップのＤ入力
に入力端子１より入力されたデータ波形は、クロックの
立上り（波形４のａ点）でサンプルされ、フリップフロ
ップＡの内部遅延分だけ遅れた波形２のｂ点で出力され
る。第２のクロックの立上り（波形４のｄ点）で、前記
第１のクロックで出力されたデータをサンプルし、前記
フリップフロップＡと同様に内部遅延を経て、波形３の
ｅ点で出力される。
に入力端子１より入力されたデータ波形は、クロックの
立上り（波形４のａ点）でサンプルされ、フリップフロ
ップＡの内部遅延分だけ遅れた波形２のｂ点で出力され
る。第２のクロックの立上り（波形４のｄ点）で、前記
第１のクロックで出力されたデータをサンプルし、前記
フリップフロップＡと同様に内部遅延を経て、波形３の
ｅ点で出力される。
【０００７】
【発明が解決しようとする課題】従来のシフトレジスタ
回路では、クロック配線が長くなり、容量Ｃと抵抗Ｒが
増すと、波形４がなまり、波形４′の様にクロックの立
上りは、ａ点からａ′点へ遅延し、フリップフロップＡ
から出力されたデータのホールドタイム（ｂ′点）をこ
えて、正しいデータをサンプルできなくなる問題点があ
った。
回路では、クロック配線が長くなり、容量Ｃと抵抗Ｒが
増すと、波形４がなまり、波形４′の様にクロックの立
上りは、ａ点からａ′点へ遅延し、フリップフロップＡ
から出力されたデータのホールドタイム（ｂ′点）をこ
えて、正しいデータをサンプルできなくなる問題点があ
った。
【０００８】本発明の目的は、前記問題点を解決し、正
しいデータをサンプルできるようにしたシフトレジスタ
回路を提供することにある。
しいデータをサンプルできるようにしたシフトレジスタ
回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の構成は、クロッ
ク入力を有するＤ型フリップフロップをシリアルに接続
してなるシフトレジスタ回路において、各段毎にバッフ
ァゲートを介して次段の前記クロック入力とすることを
特徴とする。
ク入力を有するＤ型フリップフロップをシリアルに接続
してなるシフトレジスタ回路において、各段毎にバッフ
ァゲートを介して次段の前記クロック入力とすることを
特徴とする。
【００１０】
【実施例】図１は本発明の一実施例のシフトレジスタ回
路の回路図である。
路の回路図である。
【００１１】図２は図１の構成で得られる信号波形を示
すタイミング図である。
すタイミング図である。
【００１２】図１において、本実施例は、２段のＤ型フ
リップフロップＡ，Ｂと、配線抵抗Ｒｓ，配線容量Ｃｓ
と、配線抵抗Ｒ′，配線容量Ｃ′と、バッファゲート
Ｅ，Ｆと、入力端子１と出力端子３と、クロック入力端
子４，５とがある。
リップフロップＡ，Ｂと、配線抵抗Ｒｓ，配線容量Ｃｓ
と、配線抵抗Ｒ′，配線容量Ｃ′と、バッファゲート
Ｅ，Ｆと、入力端子１と出力端子３と、クロック入力端
子４，５とがある。
【００１３】ここで、バッファゲートＥ，Ｆが設けられ
ている点が、従来の異なる。
ている点が、従来の異なる。
【００１４】フリップフロップＡのＱ出力端子をフリッ
プフロップＢのＤ入力端子へ接続し、シフトレジスタの
クロック入力端子４は、フリップフロップＡをクロック
入力（ＣＫ）端子とバッファゲートＥの入力端子へ接続
する。バッファゲートＥの出力は、配線（抵抗Ｒ′と容
量Ｃとで表わされる）を通して、フリップフロップＢの
クロック入力（ＣＫ）端子とバッファゲートＦの入力端
子へ接続される。図２において、フリップフロップＢの
クロックは、負荷容量が少ないこととバッファゲートＥ
による波形整形とにより、段間の遅延（波形４のａ点と
波形５のａ′点の間）を波形５のａ′点が波形２のｂ点
をこえない程（配線１０ｍｍで３，１ｎＳ〜２，５ｎ
Ｓ）に改善できる。
プフロップＢのＤ入力端子へ接続し、シフトレジスタの
クロック入力端子４は、フリップフロップＡをクロック
入力（ＣＫ）端子とバッファゲートＥの入力端子へ接続
する。バッファゲートＥの出力は、配線（抵抗Ｒ′と容
量Ｃとで表わされる）を通して、フリップフロップＢの
クロック入力（ＣＫ）端子とバッファゲートＦの入力端
子へ接続される。図２において、フリップフロップＢの
クロックは、負荷容量が少ないこととバッファゲートＥ
による波形整形とにより、段間の遅延（波形４のａ点と
波形５のａ′点の間）を波形５のａ′点が波形２のｂ点
をこえない程（配線１０ｍｍで３，１ｎＳ〜２，５ｎ
Ｓ）に改善できる。
【００１５】Ｑ出力Ｄ入力２′との間の遅延時間を配線
１０ｍｍあたり１ｎＳ程度であることを考慮すると、フ
リップフロップＢのホールドタイム２ｎＳを確保でき、
誤動作を防止できる。
１０ｍｍあたり１ｎＳ程度であることを考慮すると、フ
リップフロップＢのホールドタイム２ｎＳを確保でき、
誤動作を防止できる。
【００１６】図３は本発明の他の実施例のシフトレジス
タ回路を示す回路図であり、図４は図３の構成で得られ
る各部の信号波形を示す回路図である。
タ回路を示す回路図であり、図４は図３の構成で得られ
る各部の信号波形を示す回路図である。
【００１７】図３，図４において、本実施例が図１と異
なる点は、遅延回路Ｇ，ＨがフリップフロップＡ，Ｂの
各Ｑ出力にそれぞれ付加されている点である。
なる点は、遅延回路Ｇ，ＨがフリップフロップＡ，Ｂの
各Ｑ出力にそれぞれ付加されている点である。
【００１８】本実施例は、前記一実施例に対して、さら
にホールドタイムマージンを得るために、クロックバッ
ファガードＥ，Ｆの遅延分に対して、各段のデータ出力
のＱ出力２とＤ入力２′，およびＱ出力３′と出力端子
３の間へ、それぞれの遅延回路Ｇ，Ｈを挿入し、波形２
のｂ点と波形２′のｂ′点の分の遅延不足を補償して、
前記一実施例と同様の効果を得るようになっている。
にホールドタイムマージンを得るために、クロックバッ
ファガードＥ，Ｆの遅延分に対して、各段のデータ出力
のＱ出力２とＤ入力２′，およびＱ出力３′と出力端子
３の間へ、それぞれの遅延回路Ｇ，Ｈを挿入し、波形２
のｂ点と波形２′のｂ′点の分の遅延不足を補償して、
前記一実施例と同様の効果を得るようになっている。
【００１９】尚、図２，図４，図６の各点線において、
ａ点はフリップフロップＡのクロック入力ＣＫの立上り
タイミング、ａ′点はフリップフロップＢのクロック入
力ＣＫの立上りタイミング、ｂ点はフリップフロップＢ
のデータ入力（Ｄ入力）の立上りタイミング、ｂ′点は
フリップフロップＢのデータ入力の立上りタイミング、
ｃ点はフリップフロップＢのデータ入力の立上りタイミ
ング、ｄ点はフリップフロップＡのクロック入力の第２
のクロックの立上りタイミング、ｄ′点はフリップフロ
ップＢのクロック入力の第２のクロックの立上りタイミ
ング、ｅ点はフリップフロップＢの第２のクロック入力
後のデータ出力タイミングである。
ａ点はフリップフロップＡのクロック入力ＣＫの立上り
タイミング、ａ′点はフリップフロップＢのクロック入
力ＣＫの立上りタイミング、ｂ点はフリップフロップＢ
のデータ入力（Ｄ入力）の立上りタイミング、ｂ′点は
フリップフロップＢのデータ入力の立上りタイミング、
ｃ点はフリップフロップＢのデータ入力の立上りタイミ
ング、ｄ点はフリップフロップＡのクロック入力の第２
のクロックの立上りタイミング、ｄ′点はフリップフロ
ップＢのクロック入力の第２のクロックの立上りタイミ
ング、ｅ点はフリップフロップＢの第２のクロック入力
後のデータ出力タイミングである。
【００２０】
【発明の効果】以上説明したように、本発明は、クロッ
クのバッファゲートが次段のフリップフロップへ送るク
ロックを増幅するので、クロック配線による波形のなま
りを防ぎ、クロック遅延によるホールドタイム不足でシ
フトレジスタが誤動作する事を防ぐ効果を有する。
クのバッファゲートが次段のフリップフロップへ送るク
ロックを増幅するので、クロック配線による波形のなま
りを防ぎ、クロック遅延によるホールドタイム不足でシ
フトレジスタが誤動作する事を防ぐ効果を有する。
【図１】本発明の一実施例のシフトレジスタ回路を示す
回路図である。
回路図である。
【図２】図１の構成で得られる信号波形を示すタイミン
グ図である。
グ図である。
【図３】本発明の他の実施例のシフトレジスタ回路を示
す回路図である。
す回路図である。
【図４】図３の構成で得られる信号波形を示すタイミン
グ図である。
グ図である。
【図５】従来のシフトレジスタ回路を示す回路図であ
る。
る。
【図６】図５の構成で得られる信号波形を示すタイミン
グ図である。
グ図である。
１ 入力端子 ２ Ｑ出力 ２′ Ｄ入力 ３ 出力端子 ４，５ クロック入力端子 ４′ ゲート入力 Ｗｓ，Ｒ′，Ｒ 配線抵抗 Ｃｓ，Ｃ′，Ｃ 配線容量 Ｅ，Ｆ バッファゲート Ｇ，Ｈ 遅延回路 Ａ，Ｂ Ｄ型フリップフロップ
Claims (1)
- 【請求項１】 クロック入力を有するＤ型フリップフロ
ップをシリアルに接続してなるシフトレジスタ回路にお
いて、各段毎にバッファゲートを介して次段の前記クロ
ック入力とすることを特徴とするシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285791A JPH05128888A (ja) | 1991-10-31 | 1991-10-31 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285791A JPH05128888A (ja) | 1991-10-31 | 1991-10-31 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128888A true JPH05128888A (ja) | 1993-05-25 |
Family
ID=17696122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285791A Pending JPH05128888A (ja) | 1991-10-31 | 1991-10-31 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128888A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873638A (en) * | 1986-05-09 | 1989-10-10 | Honda Giken Kogyo Kabushiki Kaisha | Traction control system for controlling slip of a driving wheel of a vehicle |
| US4873639A (en) * | 1986-03-04 | 1989-10-10 | Honda Giken Kogyo Kabushiki Kaisha | Traction control system for controlling slip of a driving wheel of a vehicle |
-
1991
- 1991-10-31 JP JP3285791A patent/JPH05128888A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873639A (en) * | 1986-03-04 | 1989-10-10 | Honda Giken Kogyo Kabushiki Kaisha | Traction control system for controlling slip of a driving wheel of a vehicle |
| US4873638A (en) * | 1986-05-09 | 1989-10-10 | Honda Giken Kogyo Kabushiki Kaisha | Traction control system for controlling slip of a driving wheel of a vehicle |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |