JP2917711B2 - 出力バッファ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路の出力バ
ッファ回路、特に遅延シミュレーション時に特に発生す
る不都合が防止される出力バッファ回路に関する。

【０００２】

【従来の技術】半導体集積回路の回路設計において、シ
ミュレーションによる回路検証を行うことは、実際の集
積回路ができる前にそれが正しく動作することを確認す
るための必要な手法である。論理シミュレーションは主
に論理的な検証を行うものであり、遅延シミュレーショ
ンは主として回路のタイミング検証を行う手法である。

【０００３】遅延シミュレーションにおいて、半導体集
積回路の各素子の遅延値は、各素子に接続されている負
荷容量により変化する。この負荷容量は実際に半導体集
積回路上で素子に接続される配線長に依存する。そのた
め遅延シミュレーションの精度を上げるために、現在は
各素子に接続される実配線長に相当する負荷容量をシミ
ュレーションモデルに付加し、遅延シミュレーションを
実施するという手法がとられている。この手法はバック
アノテーションと呼ばれ、現在では半導体集積回路の設
計時のシミュレーションで一般的に用いられている手法
である。

【０００４】このバックアノテーション手法を用いて出
力バッファ回路の遅延シミュレーションを行う場合につ
いて図４の回路図により説明する。図において、４１、
４２はそれぞれＰｃｈ・ＭＯＳトランジスタおよびＮｃ
ｈ・ＭＯＳトランジスタであり、これらでメインバッフ
ァ５０が形成されている。４９はメインバッファ５０を
駆動するためのプリバッファであり、ＮＡＮＤ回路４
３、ＮＯＲ回路４４、インバータ４５を含む。プリバッ
ファ４９とメインバッファ５０によりトライステート型
の出力バッファを形成している。

【０００５】このような出力バッファに対してバックア
ノテーションを行う場合、まず、マスクレイアウトデー
タから、ＮＡＮＤ回路４３、ＮＯＲ回路４４、インバー
タ４５に接続されている配線長から各素子に接続されて
いる負荷容量４６、４７、４８を計算する。これら負荷
容量から、ＮＡＮＤ回路４３、ＮＯＲ回路４４、インバ
ータ４５を駆動するための遅延時間を計算する。バック
アノテーション後の遅延シミュレーションにおいて、こ
のような遅延時間を各ゲートの伝達遅延時間としてシミ
ュレーションすることにより、一層実際のデバイスに近
いシミュレーションが実施できる。

【０００６】

【発明が解決しようとする課題】この従来のシミュレー
ション方式では、プリバッファ４９とメインバッファ５
０の間の信号線に遅延時間の差があると、出力データが
変化する一瞬に不安定状態が発生するという欠点があっ
た。例えば図４のＮＡＮＤ回路４３の負荷容量４６がＮ
ＯＲ回路４４の負荷容量４７より大きい場合、図５に示
す動作波形図（タイムチャート）の図５（ａ）と（ｂ）
の入力配線Ｉ１、Ｉ２の入力信号ａ、ｂに対し、図５
（ｃ）の示すＮＡＮＤ回路４３の出力ｃより、（ｄ）に
示すＮＯＲ回路４４の出力ｄの方が遅く変化し、その結
果、ＮＡＮＤ回路４３の出力が０レベルで、ＮＯＲ回路
４４の出力が１レベルとなる状態が一時的に発生し、そ
の時メインバッファ５０のトランジスタ４１、４２は共
にＯＮするため、（ｅ）に示す出力信号ｅは区間Ｔ１の
ように不安定状態であるＸ（ｕｎｋｎｏｗｎ）になって
しまう。逆に区間Ｔ２においては、メインバッファ５０
の出力が変化するときに、トランジスタ４１、４２が共
にＯＦＦする状態が発生して、メインバッファ５０の出
力ｅに一時的にＨｉ−Ｚ状態が発生してしまう。

【０００７】このように従来の出力バッファを使用した
遅延シミュレーションでは、メインバッファを駆動する
信号にスキュー（時間差）があると、出力が変化すると
きに一時的にＨｉ−Ｚ状態またはＸ（ｕｎｋｎｏｗｎ）
状態が現れてしまう。実際の半導体集積回路上でも同様
なことが発生しているが、スキュー幅が小さ場合は問題
にならず、実際の出力電圧にもＨｉ−Ｚ状態やＸ（ｕｎ
ｋｎｏｗｎ）状態のグリッチが発生することはない。し
かしながら、遅延シミュレーションを実施する場合は、
スキュー幅が小さい場合でもＨｉ−Ｚ状態またはＸ（ｕ
ｎｋｎｏｗｎ）状態のグリッチが発生し、場合によって
はこのグリッチが原因で遅延シミュレーション自体が正
常に動作しなくなるという欠点があった。

【０００８】

【課題を解決するための手段】上記課題に対して本発明
では、同一波形で時間差を有する２信号のそれぞれが印
加される二つの入力端子と、互いに反転した入力信号が
入力され、出力が共通に接続された二つのトライステー
トバッファとの間に、両入力信号が共に１レベルのとき
はリセットされ、共に０レベルのときはセットされて前
記トライステートバッファの入力に互いに反転した
“１”“０”信号を加えるトライステートバッファ駆動
回路を設け、また前記両入力端子と前記二つのトライス
テートバッファのイネーブル信号端子との間に、前記両
入力端子の信号間のスキューが所定の幅より狭い場合
に、このスキューに基づいて遅延シミュレーションの時
にだけ発生るグリッチを防止するイネーブル信号回路を
設け、実際の半導体集積回路上では問題ないが、シミュ
レーションのときだけに発生する不都合をなくしてい
る。

【０００９】

【実施例】つぎに図面を参照して本発明を説明する。図
１は本発明の１実施例の回路図である。図において、１
と２はＮＯＲ回路であり、これでＲ−Ｓラッチ回路３を
形成している。Ｒ−Ｓラッチ回路３の出力はトライステ
ートバッファ５と、インバータ４に接続され、インバー
タ４の出力はトライステートバッファ６に接続されてい
る。さらに、トライステートバッファ５と６の出力は共
通出力端子７に接続されている。Ｒ−Ｓラッチ回路３の
リセット入力端子はＡＮＤ回路８の出力に、セット入力
端子はＮＯＲ回路９の出力に接続され、ＡＮＤ回路８お
よびＮＯＲ回路９の入力は第１入力端子１０、第２入力
端子１１に接続されている。かくして、トライステート
バッファ５、６の入力端子と入力端子１０、１１との間
に在る以上の回路素子でトライステートバッファ駆動回
路２０が形成されている。

【００１０】第１入力端子１０はさらにＡＮＤ回路１２
とインバータ１３に接続され、第２入力端子１１はイン
バータ１４とＡＮＤ回路１５に接続されている。そし
て、インバータ１４の出力はＡＮＤ回路１２に、インバ
ータ１３の出力はＡＮＤ回路１５に接続されている。さ
らにまた、ＡＮＤ回路１２の出力はデレイ回路１６とＮ
ＡＮＤ回路１７に、ＡＮＤ回路１５の出力はデレイ回路
１８とＡＮＤ回路１９に接続され、デレイ回路１６の出
力はＡＮＤ回路１７に、デレイ回路１８の出力はＡＮＤ
回路１９に接続されている。なお、ＡＮＤ回路１７の出
力はトライステートバッファ５のイネーブル端子に、Ａ
ＮＤ回路１９の出力はトライステートバッファ６のイネ
ーブル端子に接続されている。かくして、以上の回路素
子により、第１入力端子１０、第２入力端子１１とトラ
イステートバッファ５、６のイネーブル端子との間に、
デレイ回路１６を含むトライステートバッファ５の側の
系列と、デレイ回路１８を含むトライステートバッファ
６の側の系列との２系列のイネーブル信号回路２１と２
２が形成されている。

【００１１】つぎにこのような本発明の出力バッファ回
路の動作について図２のタイムチャート（波形図）を参
照して説明する。まず入力端子１０、１１にそれぞれ図
２（ａ）、（ｂ）に示す同一波形でスキュー（時間差）
の小さい信号ａ、ｂが加えられた場合、ＡＮＤ回路１２
の出力ｃには図２（ｃ）に示すようなスキューに相当す
る幅のパルスが出力する。そして、このパルスはデレイ
回路１６により図（ｄ）に示すように遅延し、その結果
ＮＡＮＤ回路１７の二つの入力は重なることがなく、Ｎ
ＡＮＤ回路１７の出力ｅは図（ｅ）のように１レベルに
固定した出力となる。他方において、ＡＮＤ回路１５の
出力ｆには入力端子１０、１１の入力信号の立ち下がり
部分で、図（ｆ）のような両信号のスキューに相当する
幅のパルスが発生するが、それに続くＡＮＤ回路１９の
二つの入力は重なることがなく、ＡＮＤ回路１９の出力
ｈは図（ｈ）のように０レベル固定の出力となる。

【００１２】一方、トライステートバッファ駆動回路２
０のＲ−Ｓラッチ回路３は入力端子１０、１１の入力が
共に１レベルのときはリセット、共に０レベルのときは
セットされる。したがって、スキューがデレイ回路１
６、１８の遅延値より小さい場合、出力端子７はＨｉ−
Ｚ状態やＸ（ｕｎｋｎｏｗｎ）状態になることはなく、
よって当然幅の狭いパルス状ノイズのグリッチは発生せ
ず、出力端子７の出力は０レベルから１レベルへ、また
は、１レベルから０レベルへ変化する。

【００１３】つぎに、実際の半導体集積回路上でも問題
になるようなスキューが大きい場合について、図３のタ
イムチャートにより説明する。図３（ａ）、（ｂ）に示
すように、入力端子１０、１１に印加される入力信号
ａ、ｂのスキューがデレイ回路１６、１８の遅延値より
大きい場合、ＡＮＤ回路１２とデレイ回路１６の出力ｃ
とｄに、図３（ｃ）、（ｄ）に示すように幅の広いパル
スが出力する。そして図３のタイムチャートの区間Ｔ１
に、ＡＮＤ回路１２とデレイ回路１６の出力が共に１レ
ベルとなる。その結果、ＮＡＮＤ回路１７の出力ｅは区
間Ｔ１においては図３（ｅ）のように、トライステート
バッファ５のイネーブル信号は０レベルになる。そのた
め図３（ｉ）のように、出力端子７にＨｉ−Ｚ状態が出
力される。また、区間Ｔ２においては、図３（ｆ）、
（ｇ）のように、ＡＮＤ回路１５とデレイ回路１８の出
力ｆ、ｇが共に１レベルになるため、ＡＮＤ回路１９の
出力ｈは図３（ｈ）となり、区間Ｔ２においてトライス
テートバッファ６のイネーブル信号は１レベルとなりＯ
Ｎするため、出力端子７の値はインバータ４により互い
に逆相の信号値が衝突し、出力はＸ（ｕｎｋｎｏｗｎ）
状態となる。

【００１４】以上説明したように本発明によれば、入力
端子１０、１１に印加されている入力信号にスキューが
発生している場合、そのスキューが所定の遅延値（実際
の半導体集積回路上で問題にならない程度の小さいスキ
ュー値）以下であれば、Ｈｉ−Ｚ状態やＸ（ｕｎｋｎｏ
ｗｎ）状態は発生しない。また、遅延値がそれ以上で、
実際の半導体集積回路上でも問題となる場合、実際の半
導体集積回路上でもシミュレーションの上でも等価の結
果が得られるように、出力にＨｉ−Ｚ状態やＸ（ｕｎｋ
ｎｏｗｎ）状態で現れるのである。よって、本発明回路
を図４のメインバッファ５０の代わりに用いれば、不要
のＨｉ−Ｚ状態やＸ（ｕｎｋｎｏｗｎ）状態の発生を防
止できる。

【００１５】なお図１の実施例では、トライステートバ
ッファ駆動回路２０としては、Ｒ−Ｓラッチ回路３によ
り“１”“０”信号の反転を制御していたが、インバー
タ４を含む同等の動作を行うフリップフロップにより代
替させることができるのはいうまでもない。

【００１６】

【発明の効果】以上説明したように本発明によれば、集
積回路設計のバックアノテーション後の遅延シミュレー
ションを行う場合、従来のメインバッファを駆動する２
信号にスキュー（時間差）が発生したとしても、そのス
キュー幅が所定の値以下であれば、出力のグリッチ（幅
の狭いパルス状ノイズ）の発生を防止でき、また、実際
の半導体集積回路上でも問題になる大きなスキューに対
しては、シミュレーション上でも等価な結果が得られる
ように出力にＨｉ−Ｚ状態やＸ（ｕｎｋｎｏｗｎ）状態
が現れる。したがって、本発明の出力バッファ回路を用
いれば誤動作の発生しないシミュレーションが実施でき
るという効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】図１の出力バッファ回路のスキューの小さい場
合の動作説明の波形図である。

【図３】図１の出力バッファ回路のスキューの大きい場
合の動作説明の波形図である。

【図４】従来のトライステート型の出力バッファの回路
図である。

【図５】図４の回路動作を説明するための波形図であ
る。

【符号の説明】

１，２，９ ＮＯＲ回路 ３ Ｒ−Ｓラッチ回路 ４，１３，１４ インバータ ５，６ トライステートバッファ ７ トライステートバッファ共通出力端子 ８，１２，１５ ＡＮＤ回路 １０，１１ 第１および第２の入力端子 １６，１８ デレイ回路 ２０ トライステートバッファ駆動回路 ２１，２２ イネーブル信号回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 同一波形で時間差を有する２信号のそれ
   ぞれが印加される第１および第２の入力端子と、出力が
   共通に接続された二つのトライステートバッファと、前
   記両入力端子と二つのトライステートバッファの入力端
   子との間に設けられ、前記両入力端子の入力信号が共に
   １レベルのときはリセットまたはセットされ、共に０レ
   ベルのときはセットまたはリセットされて前記両トライ
   ステートバッファの入力端子のそれぞれに互いに反転し
   た“１”“０”信号を加えるトライステートバッファ駆
   動回路と、前記第１および第２の両入力端子と前記トラ
   イステートバッファのイネーブル信号端子との間に設け
   られ、前記両入力端子の入力信号の間の時間差に相当す
   る幅のパルスを発生し、かつ、このパルス幅が所定の幅
   より小さい場合はこのパルスが打ち消されて出力され
   ず、それより広い場合はその広い分だけの幅のパルスが
   出力され、この出力パルスにより前記トライステートバ
   ッファの出力がＨｉ−Ｚ状態またはＸ（ｕｎｋｎｏｗ
   ｎ）状態にされるイネーブル信号回路とを備えているこ
   とを特徴とする出力バッファ回路。