JP2590346B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2590346B2 JP2590346B2 JP62284173A JP28417387A JP2590346B2 JP 2590346 B2 JP2590346 B2 JP 2590346B2 JP 62284173 A JP62284173 A JP 62284173A JP 28417387 A JP28417387 A JP 28417387A JP 2590346 B2 JP2590346 B2 JP 2590346B2
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Description
【発明の詳細な説明】 〔概要〕 GHzオーダの高速度で動作するフリップフロップやラ
ッチ回路を構成する半導体装置をプローブテストするた
めの半導体装置の試験回路に関し、 プローブテストに際して低速度の立上り及び立下りを
もつクロックを用いても高速動作を行なう被試験半導体
装置を誤動作なく安定にテストし得ることを目的とし、 プローブテスト時にポローブを当てられ、比較的低速
度の立上り及び立下りをもつクロックを入力される低速
クロック入力端子と、低速クロックを比較的高速度の立
上り及び立下りをもつクロックに直して半導体装置に供
給する、ヒステリシス回路とを設けた構成とする。
ッチ回路を構成する半導体装置をプローブテストするた
めの半導体装置の試験回路に関し、 プローブテストに際して低速度の立上り及び立下りを
もつクロックを用いても高速動作を行なう被試験半導体
装置を誤動作なく安定にテストし得ることを目的とし、 プローブテスト時にポローブを当てられ、比較的低速
度の立上り及び立下りをもつクロックを入力される低速
クロック入力端子と、低速クロックを比較的高速度の立
上り及び立下りをもつクロックに直して半導体装置に供
給する、ヒステリシス回路とを設けた構成とする。
本発明は、GHzオーダの高速度で動作するフリップフ
ロップやラッチ回路を構成する内部回路をプローブテス
トできるよに構成された半導体装置に関する。
ロップやラッチ回路を構成する内部回路をプローブテス
トできるよに構成された半導体装置に関する。
近年、GHzオーダの高速度で動作するトランジスタが
開発されており、これを使用したフリップフロップやラ
ッチ回路（Gbit/secの速度で動作するデジタル回路）を
構成するICが正常に動作するか否かをICにプローブ（試
験針）を当ててテストするプローブテストを行なう必要
がある。
開発されており、これを使用したフリップフロップやラ
ッチ回路（Gbit/secの速度で動作するデジタル回路）を
構成するICが正常に動作するか否かをICにプローブ（試
験針）を当ててテストするプローブテストを行なう必要
がある。
第７図に示す如く、前記のような高速動作を行なう例
えばフリップフロップ１を通常に動作させる場合のクロ
ックとしては、立上り及び立下りが例えば300ps以下の
信号を供給する必要があり、この場合はフリップフロッ
プ１は正常に動作する。このように高速動作を行なうフ
リップフロップ１に立上り及び立下りが例えば5ns程度
の低速度クロックを供給すると、フリップフロップ１は
誤動作してしまう。
えばフリップフロップ１を通常に動作させる場合のクロ
ックとしては、立上り及び立下りが例えば300ps以下の
信号を供給する必要があり、この場合はフリップフロッ
プ１は正常に動作する。このように高速動作を行なうフ
リップフロップ１に立上り及び立下りが例えば5ns程度
の低速度クロックを供給すると、フリップフロップ１は
誤動作してしまう。
一方、従来、アナログ回路の入力段にヒステリシス回
路を設けて入力信号の立上りを急峻にする回路は知られ
ているが、第８図に示す如く、デジタル回路系における
高速動作フリップフロップ１のクロック入力段にヒステ
リシス回路２を設けて低速度クロックを高速度クロック
にする方法は現在では次の理由から使用されていない。
即ち、ヒステリシス回路２の闘値レベルがずれるために
クロックの立上りと立下りとでその遅延量がずれ、高精
度の波形信号を必要とする通常動作を行なわせる場合に
はその影響が大きく、回路設計がむずかしく、又、ECL
（エミッタ・カップルド・ロジック）回路においては、
ヒステリシス回路の闘値レベルのずれのために所定のEC
Lレベルが得られない等の理由である。
路を設けて入力信号の立上りを急峻にする回路は知られ
ているが、第８図に示す如く、デジタル回路系における
高速動作フリップフロップ１のクロック入力段にヒステ
リシス回路２を設けて低速度クロックを高速度クロック
にする方法は現在では次の理由から使用されていない。
即ち、ヒステリシス回路２の闘値レベルがずれるために
クロックの立上りと立下りとでその遅延量がずれ、高精
度の波形信号を必要とする通常動作を行なわせる場合に
はその影響が大きく、回路設計がむずかしく、又、ECL
（エミッタ・カップルド・ロジック）回路においては、
ヒステリシス回路の闘値レベルのずれのために所定のEC
Lレベルが得られない等の理由である。
ところで、プローブテストを行なう場合、高速度の立
上り及び立下りをもつクロックをプロブ（試験針）に入
れると入力ラインのインピーダンス整合がとれないため
にここで反射等を生じたり、クロックが劣化したり、
又、高速度の信号は周囲の雑音の影響を受け易いこと等
から、プローブに入れるクロックとしては低速度の立上
り及び立下りをもつものを用いる必要がある。然るに、
前述のように高速動作を行なうフリップフロップ１をプ
ローブテストするのに低速度クロックをフリップフロッ
プ１に供給するとフリップフロップ１は誤動作してしま
い、従って従来では高速動作を行なうICを安定にプロー
ブテストできない問題点があった。
上り及び立下りをもつクロックをプロブ（試験針）に入
れると入力ラインのインピーダンス整合がとれないため
にここで反射等を生じたり、クロックが劣化したり、
又、高速度の信号は周囲の雑音の影響を受け易いこと等
から、プローブに入れるクロックとしては低速度の立上
り及び立下りをもつものを用いる必要がある。然るに、
前述のように高速動作を行なうフリップフロップ１をプ
ローブテストするのに低速度クロックをフリップフロッ
プ１に供給するとフリップフロップ１は誤動作してしま
い、従って従来では高速動作を行なうICを安定にプロー
ブテストできない問題点があった。
この対策として、フリップフロップ１のマスタ側とス
レーブ側とで信号応答の闘値レベルをずらす方法も考え
られるが、この方法は闘値レベルを２つ必要とする等回
路の設計が困難である問題点があった。
レーブ側とで信号応答の闘値レベルをずらす方法も考え
られるが、この方法は闘値レベルを２つ必要とする等回
路の設計が困難である問題点があった。
又、第９図に示す如く、立上り及び立下りが5nsの低
速度クロックを入力バッファ３を用いて波形型形して高
速度にすることも考えられるが、その値は高々3ns程度
であり、300ps以下の高速度クロックにすることは不可
能である問題点があった。
速度クロックを入力バッファ３を用いて波形型形して高
速度にすることも考えられるが、その値は高々3ns程度
であり、300ps以下の高速度クロックにすることは不可
能である問題点があった。
本発明は、プローブテストに際して低速度の立上り及
び立下りをもつクロックを用いても高速動作を行なう被
試験内部回路を誤動作なく安定にテストし得る半導体装
置を提供することを目的とする。
び立下りをもつクロックを用いても高速動作を行なう被
試験内部回路を誤動作なく安定にテストし得る半導体装
置を提供することを目的とする。
第１図は本発明回路の原理回路図を示す。同図中、10
0は半導体チップよりなるIC、６はフリップフロップや
ラッチ回路等の比較的高速度の立上り及び立下りをもつ
クロックで動作する半導体装置の内部回路、４はプロー
ブテスト時にプローブを当てられ、比較的低速度の立上
り及び立下りをもつクロックを入力される低速クロック
入力端子（プローブテスト用クロック入力端子）、５は
該低速クロックを比較的高速度の立上り及び立下りをも
つクロックに直して半導体装置の内部回路６に供給する
ヒステリシス回路、７は通常時に高速クロックが入力さ
れる端子である。そして11は通常動作用クロック入力端
子７に供給された通常動作クロック信号を入力する端子
とヒステリシス回路５で変換された高速クロック信号を
入力する端子とを備え、通常動作用クロック入力端子７
に供給された通常動作用クロック信号又はヒステリシス
回路５からの高速クロック信号を一つの出力端子から出
力して内部回路に供給する入力回路である。
0は半導体チップよりなるIC、６はフリップフロップや
ラッチ回路等の比較的高速度の立上り及び立下りをもつ
クロックで動作する半導体装置の内部回路、４はプロー
ブテスト時にプローブを当てられ、比較的低速度の立上
り及び立下りをもつクロックを入力される低速クロック
入力端子（プローブテスト用クロック入力端子）、５は
該低速クロックを比較的高速度の立上り及び立下りをも
つクロックに直して半導体装置の内部回路６に供給する
ヒステリシス回路、７は通常時に高速クロックが入力さ
れる端子である。そして11は通常動作用クロック入力端
子７に供給された通常動作クロック信号を入力する端子
とヒステリシス回路５で変換された高速クロック信号を
入力する端子とを備え、通常動作用クロック入力端子７
に供給された通常動作用クロック信号又はヒステリシス
回路５からの高速クロック信号を一つの出力端子から出
力して内部回路に供給する入力回路である。
本発明では、プローブテスト時に端子４に低速クロッ
クを供給する。ヒステリシス回路５においても低速クロ
ックは高速度の立上り及び立下りをもつ高速クロックに
直される。これにより、プローブにおいて反射等を生じ
ることがなく、又、周囲の雑音の影響が少ない低速クロ
ックをプローブに入れ、しかも、高速動作を行う半導体
装置の内部回路６には高速クロックを供給できる。
クを供給する。ヒステリシス回路５においても低速クロ
ックは高速度の立上り及び立下りをもつ高速クロックに
直される。これにより、プローブにおいて反射等を生じ
ることがなく、又、周囲の雑音の影響が少ない低速クロ
ックをプローブに入れ、しかも、高速動作を行う半導体
装置の内部回路６には高速クロックを供給できる。
第２図は本発明回路の一実施例のブロック図を示す。
同図中、100はIC、４はプローブテスト用クロック入力
端子、５は例えばシュミット回路等のヒステリシス特性
を有する第３図に示す構成のヒステリシス回路、６は高
速動作を行なうフリップフロップ（ラッチ回路でもよ
い）、７は通常動作用クロック入力端子、８はデータ入
力端子、10は出力端子である。11は通常動作用クロック
入力端子７に供給された通常動作クロック信号を入力す
る端子とヒステリシス回路５で変換された高速クロック
信号を入力する端子とを備え、通常動作用クロック入力
端子７に供給された通常動作用クロック信号又はヒステ
リシス回路５から高速クロック信号を一つの出力端子か
ら出力して内部に供給する入力回路である。なお、端子
7,8,10はICチップ上及びパッケージ外にもあり、端子
４、ヒステリシス回路５はパッケージ内のICチップ上に
のみある。
同図中、100はIC、４はプローブテスト用クロック入力
端子、５は例えばシュミット回路等のヒステリシス特性
を有する第３図に示す構成のヒステリシス回路、６は高
速動作を行なうフリップフロップ（ラッチ回路でもよ
い）、７は通常動作用クロック入力端子、８はデータ入
力端子、10は出力端子である。11は通常動作用クロック
入力端子７に供給された通常動作クロック信号を入力す
る端子とヒステリシス回路５で変換された高速クロック
信号を入力する端子とを備え、通常動作用クロック入力
端子７に供給された通常動作用クロック信号又はヒステ
リシス回路５から高速クロック信号を一つの出力端子か
ら出力して内部に供給する入力回路である。なお、端子
7,8,10はICチップ上及びパッケージ外にもあり、端子
４、ヒステリシス回路５はパッケージ内のICチップ上に
のみある。
ここで、プローブテストを行なうに際し、プローブを
端子４に当て、ここの立上り及び立下りの緩やかな低速
クロック（第４図のａ）を供給する。低速クロックａが
Ｌレベルのとき第３図に示すトランジスタT1はオフで、
トランジスタT4のエミッタ出力ｂ（第４図）はＨレベル
で、トランジスタT2はオンである。低速クロックａのレ
ベルがある程度高くなるとトランジスタT1は徐々にオン
となり、それに伴って抵抗R1に電流が流れ始めてその両
端に電位差を生じ、トランジスタT4のエミッタ出力ｂは
徐々に低下する。信号ａのレベルと信号ｂのレベルとが
略等しくなった時点でトランジスタT1が完全にオンとな
り、トランジスタT4のエミッタ出力ｂは急峻にＬレベル
になっってトランジスタT2はオフとなる。
端子４に当て、ここの立上り及び立下りの緩やかな低速
クロック（第４図のａ）を供給する。低速クロックａが
Ｌレベルのとき第３図に示すトランジスタT1はオフで、
トランジスタT4のエミッタ出力ｂ（第４図）はＨレベル
で、トランジスタT2はオンである。低速クロックａのレ
ベルがある程度高くなるとトランジスタT1は徐々にオン
となり、それに伴って抵抗R1に電流が流れ始めてその両
端に電位差を生じ、トランジスタT4のエミッタ出力ｂは
徐々に低下する。信号ａのレベルと信号ｂのレベルとが
略等しくなった時点でトランジスタT1が完全にオンとな
り、トランジスタT4のエミッタ出力ｂは急峻にＬレベル
になっってトランジスタT2はオフとなる。
低速クロックａのレベルがＨレベルからＬレベルにな
る時は前記の動作と逆になり、信号ａのレベルと信号ｂ
のレベルとが略等しくなった時点でトランジスタT4のエ
ミッタ出力ｂは急峻にＨレベルとなる。従って、立上り
及び立下りが5ns程度の低速クロックａを、立上り及び
立下りが300ps以下の高速クロックｂに変換でき、これ
をフィリップフロップ６のクロックとしてフリップフロ
ップ６に供給し、出力端子10の出力信号を監視すること
によってプローブテストが行なわれる。
る時は前記の動作と逆になり、信号ａのレベルと信号ｂ
のレベルとが略等しくなった時点でトランジスタT4のエ
ミッタ出力ｂは急峻にＨレベルとなる。従って、立上り
及び立下りが5ns程度の低速クロックａを、立上り及び
立下りが300ps以下の高速クロックｂに変換でき、これ
をフィリップフロップ６のクロックとしてフリップフロ
ップ６に供給し、出力端子10の出力信号を監視すること
によってプローブテストが行なわれる。
これにより、プローブにおいて反射等を生じることが
なく、又、周囲の雑音の影響が少ない低速クロックａを
プローブに入れ、しかも、高速動作を行なうフリップフ
ロップ６には高速クロックｂを供給でき、従来のような
問題点を生じることはない。なお、この場合、プローブ
テスト時には端子７はＬレベルに固定しておく。これに
より、第５図に示すフリップフロップ６の入力回路に設
けられているトランジスタT5はオフとなり、高速クロッ
クｂに従ってオン，オフされるトランジスタT6のエミッ
タからプローブテスト用のクロックが得られる。プロー
ブテストが終了すればICはパッケージされ、パッケージ
後は端子４、ヒステリシス回路５は使用しない。
なく、又、周囲の雑音の影響が少ない低速クロックａを
プローブに入れ、しかも、高速動作を行なうフリップフ
ロップ６には高速クロックｂを供給でき、従来のような
問題点を生じることはない。なお、この場合、プローブ
テスト時には端子７はＬレベルに固定しておく。これに
より、第５図に示すフリップフロップ６の入力回路に設
けられているトランジスタT5はオフとなり、高速クロッ
クｂに従ってオン，オフされるトランジスタT6のエミッ
タからプローブテスト用のクロックが得られる。プロー
ブテストが終了すればICはパッケージされ、パッケージ
後は端子４、ヒステリシス回路５は使用しない。
なお、プローブテストでは通常動作時のように高精度
の波形信号（立上り及び立下り）を問題にしているわけ
ではないので、ヒステリシス回路の闘値レベルのずれ
（前述の第８図で説明）は問題にならない。
の波形信号（立上り及び立下り）を問題にしているわけ
ではないので、ヒステリシス回路の闘値レベルのずれ
（前述の第８図で説明）は問題にならない。
一方、通常動作の時、端子４はオープン状態にし、端
子７に立上り及び立下りが300ps以下の高速クロックを
供給する。端子４のオープンにより抵抗R5の両端電圧で
トランジスタT1がオンとなり、トランジスタT4のエミッ
タ出力はＬレベルとなる。これにより、第５図に示すト
ランジスタT6はオフとなり、通常動作では端子７に供給
される高速クロックによってトランジシタT5がオン，オ
フされ、通常の動作が行なわれる。
子７に立上り及び立下りが300ps以下の高速クロックを
供給する。端子４のオープンにより抵抗R5の両端電圧で
トランジスタT1がオンとなり、トランジスタT4のエミッ
タ出力はＬレベルとなる。これにより、第５図に示すト
ランジスタT6はオフとなり、通常動作では端子７に供給
される高速クロックによってトランジシタT5がオン，オ
フされ、通常の動作が行なわれる。
第６図は本発明回路の他の実施例のブロック図を示
す。同図中、9a〜9cはゲートで、端子７とフリップフロ
ップ６との間に設けられており、ヒステリシス回路５の
出力とゲート9aの出力がゲート9bに入力され、ゲート9b
の入力において第５図のようにOR論理がとられる。この
ものも第２図に示す回路と同様の動作により、プローブ
テスト時は端子４に入来した低速クロックをヒステリシ
ス回路５で高速クロックにしてフリップフロップ６に供
給する。
す。同図中、9a〜9cはゲートで、端子７とフリップフロ
ップ６との間に設けられており、ヒステリシス回路５の
出力とゲート9aの出力がゲート9bに入力され、ゲート9b
の入力において第５図のようにOR論理がとられる。この
ものも第２図に示す回路と同様の動作により、プローブ
テスト時は端子４に入来した低速クロックをヒステリシ
ス回路５で高速クロックにしてフリップフロップ６に供
給する。
以上説明した如く、本発明によれば、ヒステリシス回
路をクロック経路に付加するだけの簡単な構成で、GHz
オーダの高速動作を行なうフリップフロップやラッチ回
路を含むICのプローブテストを安定に実施でき、又、ヒ
ステリシス回路の入力端子をパッケージに組立てる時に
端子として取出す必要はなく、パッケージのピン数が少
なくなることもない。
路をクロック経路に付加するだけの簡単な構成で、GHz
オーダの高速動作を行なうフリップフロップやラッチ回
路を含むICのプローブテストを安定に実施でき、又、ヒ
ステリシス回路の入力端子をパッケージに組立てる時に
端子として取出す必要はなく、パッケージのピン数が少
なくなることもない。
第１図は本発明回路の原理回路図、 第２図は本発明回路の一実施例のブロック図、 第３図は本発明に用いられるヒステリシス回路の回路
図、 第４図はヒステリシス回路における信号波形図、 第５図はフリップフロップ入力回路の回路図、 第６図は本発明回路の他の実施例のブロック図、 第７図はフリップフロップとクロックとの関係を示す
図、 第８図及び第９図は従来回路の各例のブロック図であ
る。 図において、 ４はプローブテスト用クロック入力端子（低速クロック
入力端子）、５はヒステリシス回路、６はフリップフロ
ップ（半導体装置の内部回路）、７は通常動作用クロッ
ク入力端子、８はデータ入力端子、9a〜9cはゲート、10
は出力端子 を示す。
図、 第４図はヒステリシス回路における信号波形図、 第５図はフリップフロップ入力回路の回路図、 第６図は本発明回路の他の実施例のブロック図、 第７図はフリップフロップとクロックとの関係を示す
図、 第８図及び第９図は従来回路の各例のブロック図であ
る。 図において、 ４はプローブテスト用クロック入力端子（低速クロック
入力端子）、５はヒステリシス回路、６はフリップフロ
ップ（半導体装置の内部回路）、７は通常動作用クロッ
ク入力端子、８はデータ入力端子、9a〜9cはゲート、10
は出力端子 を示す。
Claims (2)
- 【請求項１】通常動作時に通常動作クロック信号が供給
される通常動作用クロック入力端子（７）と、 プローブテスト時に前記通常動作クロック信号より低速
度の立上り及び立下りをもつ低速クロック信号（ａ）が
供給されるプローブテスト用クロック入力端子（４）
と、 前記プローブテスト用クロック入力端子（４）に供給さ
れた前記低速クロック信号（ａ）を、前記低速クロック
信号（ａ）より高速度の立上り及び立下りをもつ高速ク
ロック信号（ｂ）に変換するヒステリシス回路（５）
と、 前記通常動作用クロック入力端子（７）に供給された前
記通常動作クロック信号を入力する端子と前記ヒステリ
シス回路（５）で変換された前記高速クロック信号
（ｂ）を入力する端子とを備え、前記通常動作用クロッ
ク信号又は前記高速クロック信号（ｂ）を一つの出力端
子から出力して内部回路（６）に供給する入力回路（1
1）とを備えたICチップ（100）を有することを特徴とす
る半導体装置。 - 【請求項２】前記ICチップ（100）をパッケージした後
は、前記プローブテスト用クロック入力端子（４）がパ
ッケージの外部端子と接続されず使用しえない構成とさ
れることを特徴とする特許請求の範囲第１項に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284173A JP2590346B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284173A JP2590346B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01126573A JPH01126573A (ja) | 1989-05-18 |
| JP2590346B2 true JP2590346B2 (ja) | 1997-03-12 |
Family
ID=17675125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62284173A Expired - Fee Related JP2590346B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590346B2 (ja) |
-
1987
- 1987-11-12 JP JP62284173A patent/JP2590346B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01126573A (ja) | 1989-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |