JPH038037B2 - - Google Patents
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- JPH038037B2 JPH038037B2 JP61016051A JP1605186A JPH038037B2 JP H038037 B2 JPH038037 B2 JP H038037B2 JP 61016051 A JP61016051 A JP 61016051A JP 1605186 A JP1605186 A JP 1605186A JP H038037 B2 JPH038037 B2 JP H038037B2
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、特にアドレスの変化
時にパルスを発生する回路に関する。
時にパルスを発生する回路に関する。
半導体記憶装置では、ワード線の放電の促進、
ビツト線対の短絡、チヤージアツプなどに、アド
レスの切換わり時に発生するパルスを利用し、こ
のためかゝるパルスの発生回路を内蔵したものが
ある。第4図にかゝるパルスの発生回路の一例を
示す。
ビツト線対の短絡、チヤージアツプなどに、アド
レスの切換わり時に発生するパルスを利用し、こ
のためかゝるパルスの発生回路を内蔵したものが
ある。第4図にかゝるパルスの発生回路の一例を
示す。
第4図でG1〜G3はナンドゲート、D1,D2は遅
延回路、A,はアドレス信号、Pは出力パルス
である。
延回路、A,はアドレス信号、Pは出力パルス
である。
第5図aの時点t1のようにアドレス信号AがH
(ハイ)レベル、がL(ロー)レベルであると、
ナンドゲートG2の出力cはH、G1の出力dはL、
G3の出力PはHである。時刻t2でA=L、=H
に切換わるとG1の出力dはH、G2の出力cはま
だHであるからG3の出力PはLとなる。遅延回
路D2による遅延後にD2の出力fがHになるとG2
の出力cはLとなり、つれてG3の出力PはHに
なる。こうしてアドレスがA=H、=LからA
=L、=Hに切換つたときは遅延回路D2によ
る遅延時間Dの間Lである出力Pが得られる。ア
ドレスがA=L、=HからA=H、=Lに変
つたときも同様で、今度は遅延回路D1による遅
延時間の間Lである出力が得られ、D1,D2が同
じ遅延時間なら出力Pのパルス幅は両ケース共同
じになる。
(ハイ)レベル、がL(ロー)レベルであると、
ナンドゲートG2の出力cはH、G1の出力dはL、
G3の出力PはHである。時刻t2でA=L、=H
に切換わるとG1の出力dはH、G2の出力cはま
だHであるからG3の出力PはLとなる。遅延回
路D2による遅延後にD2の出力fがHになるとG2
の出力cはLとなり、つれてG3の出力PはHに
なる。こうしてアドレスがA=H、=LからA
=L、=Hに切換つたときは遅延回路D2によ
る遅延時間Dの間Lである出力Pが得られる。ア
ドレスがA=L、=HからA=H、=Lに変
つたときも同様で、今度は遅延回路D1による遅
延時間の間Lである出力が得られ、D1,D2が同
じ遅延時間なら出力Pのパルス幅は両ケース共同
じになる。
こうして第4図の回路はアドレス変化時に一定
パルス幅のパルスPを生じるが、これは正常な場
合で、第5図bのようにアドレス変化が遅延時間
D内に発生すると出力Pのパルス幅は所定幅D以
下になる。即ち時点t1でA=H、=LならP=
H、時点t2でA=L、=HならP=Lは前述の
通りであるが、遅延回路D2のH出力fのG2への
入力以前にA=H、=Lに戻ると(時点t3)、
遅延回路D1の出力eはまだHなのでG1の出力は
直ちにLになり、出力PはHになつてしまう。
パルス幅のパルスPを生じるが、これは正常な場
合で、第5図bのようにアドレス変化が遅延時間
D内に発生すると出力Pのパルス幅は所定幅D以
下になる。即ち時点t1でA=H、=LならP=
H、時点t2でA=L、=HならP=Lは前述の
通りであるが、遅延回路D2のH出力fのG2への
入力以前にA=H、=Lに戻ると(時点t3)、
遅延回路D1の出力eはまだHなのでG1の出力は
直ちにLになり、出力PはHになつてしまう。
アドレス変化が遅回時間Dより短い時間で生じ
ることは通常はなく、第5図bのような事態はノ
イズ混入などの異常事態であるが、かゝる場合で
も出力Pのパルス幅は所定値(D)以上であることが
必要で、それより短いとメモリ動作の正常性が保
証されない。
ることは通常はなく、第5図bのような事態はノ
イズ混入などの異常事態であるが、かゝる場合で
も出力Pのパルス幅は所定値(D)以上であることが
必要で、それより短いとメモリ動作の正常性が保
証されない。
本発明はかゝる点を改善し、アドレス変化時に
は所定値以上のパルス幅を持つパルスを発生する
回路を提供しようとするものである。
は所定値以上のパルス幅を持つパルスを発生する
回路を提供しようとするものである。
本発明は、アドレス信号が一方の入力端に加え
られる第1のナンドゲートと、該アドレス信号の
反転信号が一方の入力端に加えられる第2のナン
ドゲートと、これらのゲートの出力を加えられる
第3のナンドゲートを備え、第1、第2の遅延回
路を介して第1、第2のナンドゲートの出力を第
2、第1のナンドゲートの他方の入力端に加えて
該第3のナンドゲートより、アドレス変化時にパ
ルス発生するようにした回路を有する半導体集積
回路において、第1、第2のナンドゲートの他方
の入力を与える第1、第2の遅延回路は、当該ナ
ンドゲートの一方の入力端に与えられるアドレス
信号がLレベルのときリセツトされてLレベル出
力を生じるようにしてなることを特徴とするもの
である。
られる第1のナンドゲートと、該アドレス信号の
反転信号が一方の入力端に加えられる第2のナン
ドゲートと、これらのゲートの出力を加えられる
第3のナンドゲートを備え、第1、第2の遅延回
路を介して第1、第2のナンドゲートの出力を第
2、第1のナンドゲートの他方の入力端に加えて
該第3のナンドゲートより、アドレス変化時にパ
ルス発生するようにした回路を有する半導体集積
回路において、第1、第2のナンドゲートの他方
の入力を与える第1、第2の遅延回路は、当該ナ
ンドゲートの一方の入力端に与えられるアドレス
信号がLレベルのときリセツトされてLレベル出
力を生じるようにしてなることを特徴とするもの
である。
この回路によれば、アドレス異常変化が生じて
も所定のパルス幅以上のパルス幅を持つパルスを
発生することができ、メモリ誤動作を防ぐことが
できる。
も所定のパルス幅以上のパルス幅を持つパルスを
発生することができ、メモリ誤動作を防ぐことが
できる。
第1図は本発明の実施例を示し、第4図と同じ
部分には同じ符号が付してある。第4図と比較す
れば明らかなように第1図では遅延回路D1の代
りにナンドゲートG4、リセツト可能遅延回路Da、
およびインバータI1が、また遅延回路D2の代りに
ナンドゲートG5、リセツト可能遅延回路Db、お
よびインバータI2が用いられている。この鎖線枠
内の回路の具体例は第2図に示す如くで、ナンド
ゲートG4はpチヤネルMOSトランジスタQ1,
Q2、nチヤネルMOSトランジスタQ4,Q5で、遅
延回路DaはコンデンサCと抵抗Rで、インバー
タI1はpチヤネルMOSトランジスタQ3とnチヤ
ネルMOSトランジスタQ6で構成される。G5,
Db,I2側も同様である。
部分には同じ符号が付してある。第4図と比較す
れば明らかなように第1図では遅延回路D1の代
りにナンドゲートG4、リセツト可能遅延回路Da、
およびインバータI1が、また遅延回路D2の代りに
ナンドゲートG5、リセツト可能遅延回路Db、お
よびインバータI2が用いられている。この鎖線枠
内の回路の具体例は第2図に示す如くで、ナンド
ゲートG4はpチヤネルMOSトランジスタQ1,
Q2、nチヤネルMOSトランジスタQ4,Q5で、遅
延回路DaはコンデンサCと抵抗Rで、インバー
タI1はpチヤネルMOSトランジスタQ3とnチヤ
ネルMOSトランジスタQ6で構成される。G5,
Db,I2側も同様である。
このようにすると第3図に示すように出力パル
スPは短時間にアドレス変化があつても、そのア
ドレス変化開始から始まり、最後のアドレス変化
から遅延時間D後に終るパルス幅を持つようにな
り、短いパルス幅の出力Pは発生しない。
スPは短時間にアドレス変化があつても、そのア
ドレス変化開始から始まり、最後のアドレス変化
から遅延時間D後に終るパルス幅を持つようにな
り、短いパルス幅の出力Pは発生しない。
即ち時点t1でA=H、=LならG2の出力が
H、G4の出力はL、I1の出力はH、G1の出力は
L、G3の出力PはHであり、これが時点t2でA=
L、=HになるとG1の出力はH、G3の出力は
Lになる。G1の出力がHであるとG5の出力L,
I2の出力はHになつてG2の出力はL、G3の出力
はHになるが、これは遅延回路Dbの遅延時間経
過後である。この遅延時間径過前に(時点t3で)
A=H、=Lに戻るとG2出力はH、そして第
4図ならD1の出力がHでG1の出力がL、従つて
G3の出力はHになるが、第1図の回路ではAが
LであつたときG4の出力Hにより遅延回路Daは
リセツトされ、H出力となつているのでインバー
タI1の出力はL、従つてG1の出力はH、従つて
G3の出力PはLを維持する。続いて時点t4でまた
A=L、=Hになつても、G1の出力はH、そ
して=LのときのG5のH出力で遅延回路Dbは
リセツトされ該遅延回路の出力はH、インバータ
I2の出力はLなのでG2出力はH、従つてG3の出
力PはLを維持している。こゝでアドレス変化が
とまり、A=L、=Hにとどまると、通常の動
作が行なわれる。即ち、この状態ではG1の出力
はHであるからG5の出力はLになり、遅延回路
Dbは計時を開始し、所定の遅延時間Dが経過す
るとDbの出力はL、I2の出力はH、G2の出力は
L、従つてG3の出力PはHとなり、こうして第
3図のPが得られる。
H、G4の出力はL、I1の出力はH、G1の出力は
L、G3の出力PはHであり、これが時点t2でA=
L、=HになるとG1の出力はH、G3の出力は
Lになる。G1の出力がHであるとG5の出力L,
I2の出力はHになつてG2の出力はL、G3の出力
はHになるが、これは遅延回路Dbの遅延時間経
過後である。この遅延時間径過前に(時点t3で)
A=H、=Lに戻るとG2出力はH、そして第
4図ならD1の出力がHでG1の出力がL、従つて
G3の出力はHになるが、第1図の回路ではAが
LであつたときG4の出力Hにより遅延回路Daは
リセツトされ、H出力となつているのでインバー
タI1の出力はL、従つてG1の出力はH、従つて
G3の出力PはLを維持する。続いて時点t4でまた
A=L、=Hになつても、G1の出力はH、そ
して=LのときのG5のH出力で遅延回路Dbは
リセツトされ該遅延回路の出力はH、インバータ
I2の出力はLなのでG2出力はH、従つてG3の出
力PはLを維持している。こゝでアドレス変化が
とまり、A=L、=Hにとどまると、通常の動
作が行なわれる。即ち、この状態ではG1の出力
はHであるからG5の出力はLになり、遅延回路
Dbは計時を開始し、所定の遅延時間Dが経過す
るとDbの出力はL、I2の出力はH、G2の出力は
L、従つてG3の出力PはHとなり、こうして第
3図のPが得られる。
第4図で遅延回路D2が有効で、出力Pのパル
ス幅を決定するとき、遅延回路D1は格別用をな
さず、しかもこのD1はHレベル出力を生じてい
てA=HになつたときG1出力をL、G3出力をH
にする(狭い幅の出力Pを生じる)不都合を生じ
る。即ち第4図aに点線で示すように、遅延時間
D内でアドレス変化が生じてA=H、=Lにな
ると、このときD1の出力eはまだHなのでナン
ドゲートG1の出力dがLになり、G3の出力Pを
Hにする。D1の出力eはこのとき(A=L)出
力Pのパルス幅決定には関与しないからA=Lで
e=Lにしておいても格別支障はなく、このよう
にしておけばA=Hでd=Lになることはない。
そこで本発明ではA=Lでは遅延回路Daをリセ
ツトしてHレベル出力を生じさせ、インバータI1
で反転してLレベル出力にしておく(遅延回路
Dbは=Lでリセツトし、f=Lにしておく)。
このようにすればA=HになつてもゲートG1の
出力はHであり、狭幅パルス出力Pの発生を阻止
できる。
ス幅を決定するとき、遅延回路D1は格別用をな
さず、しかもこのD1はHレベル出力を生じてい
てA=HになつたときG1出力をL、G3出力をH
にする(狭い幅の出力Pを生じる)不都合を生じ
る。即ち第4図aに点線で示すように、遅延時間
D内でアドレス変化が生じてA=H、=Lにな
ると、このときD1の出力eはまだHなのでナン
ドゲートG1の出力dがLになり、G3の出力Pを
Hにする。D1の出力eはこのとき(A=L)出
力Pのパルス幅決定には関与しないからA=Lで
e=Lにしておいても格別支障はなく、このよう
にしておけばA=Hでd=Lになることはない。
そこで本発明ではA=Lでは遅延回路Daをリセ
ツトしてHレベル出力を生じさせ、インバータI1
で反転してLレベル出力にしておく(遅延回路
Dbは=Lでリセツトし、f=Lにしておく)。
このようにすればA=HになつてもゲートG1の
出力はHであり、狭幅パルス出力Pの発生を阻止
できる。
以上説明したように本発明によればアドレス異
常変化が生じても所定のパルス幅以上のパルス幅
を持つパルスを発生するパルス発生回路を提供で
き、半導体記憶装置に用いて甚だ有効である。
常変化が生じても所定のパルス幅以上のパルス幅
を持つパルスを発生するパルス発生回路を提供で
き、半導体記憶装置に用いて甚だ有効である。
第1図は本発明の実施例を示す回路図、第2図
は第1図の鎖線枠内の遅延回路の具体例を示す
図、第3図は動作説明用の波形図、第4図は従来
例を示す回路図、第5図は動作説明用波形図であ
る。 図面でA,はアドレス信号とその反転信号、
G1,G2,G3は第1、第2、第3のナンドゲート、
G4,Da,I1およびG5,Db,I2は遅延回路である。
は第1図の鎖線枠内の遅延回路の具体例を示す
図、第3図は動作説明用の波形図、第4図は従来
例を示す回路図、第5図は動作説明用波形図であ
る。 図面でA,はアドレス信号とその反転信号、
G1,G2,G3は第1、第2、第3のナンドゲート、
G4,Da,I1およびG5,Db,I2は遅延回路である。
Claims (1)
- 【特許請求の範囲】 1 アドレス信号が一方の入力端に加えられる第
1のナンドゲートと、該アドレス信号の反転信号
が一方の入力端に加えられる第2のナンドゲート
と、これらのゲートの出力を加えられる第3のナ
ンドゲートを備え、第1、第2の遅延回路を介し
て第1、第2のナンドゲートの出力を第2、第1
のナンドゲートの他方の入力端に加えて該第3の
ナンドゲートより、アドレス変化時にパルス発生
するようにした回路を有する半導体集積回路にお
いて、 第1、第2のナンドゲートの他方の入力を与え
る第1、第2の遅延回路は、当該ナンドゲートの
一方の入力端に与えられるアドレス信号がLレベ
ルのときリセツトされてLレベル出力を生じるよ
うにしてなることを特徴とする半導体集積回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61016051A JPS62173692A (ja) | 1986-01-28 | 1986-01-28 | 半導体集積回路 |
KR1019870000311A KR910008941B1 (ko) | 1986-01-28 | 1987-01-16 | 입력신호 변화를 검출하는 회로를 지닌 반도체 집적회로 |
US07/003,898 US4717835A (en) | 1986-01-28 | 1987-01-16 | Semiconductor integrated circuit with detection circuit for address signal change |
DE8787300412T DE3765259D1 (de) | 1986-01-28 | 1987-01-19 | Integrierte halbleiterschaltung mit erkennungsschaltung fuer adressensignal-wechsel. |
EP87300412A EP0232038B1 (en) | 1986-01-28 | 1987-01-19 | Semiconductor integrated circuit with detection circuit for address signal change |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61016051A JPS62173692A (ja) | 1986-01-28 | 1986-01-28 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62173692A JPS62173692A (ja) | 1987-07-30 |
JPH038037B2 true JPH038037B2 (ja) | 1991-02-05 |
Family
ID=11905778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61016051A Granted JPS62173692A (ja) | 1986-01-28 | 1986-01-28 | 半導体集積回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4717835A (ja) |
EP (1) | EP0232038B1 (ja) |
JP (1) | JPS62173692A (ja) |
KR (1) | KR910008941B1 (ja) |
DE (1) | DE3765259D1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4973865A (en) * | 1989-12-20 | 1990-11-27 | Vlsi Technology, Inc. | Auto-delay gain circuit |
US5019724A (en) * | 1989-12-20 | 1991-05-28 | Sgs-Thomson Microelectronics, Inc. | Noise tolerant input buffer |
EP0463243B1 (en) * | 1990-06-29 | 1997-04-23 | Koninklijke Philips Electronics N.V. | Semiconductor integrated circuit including a detection circuit |
JP2781651B2 (ja) * | 1990-10-15 | 1998-07-30 | 日本電気アイシーマイコンシステム株式会社 | Icメモリ回路 |
US5124584A (en) * | 1990-10-22 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Address buffer circuit with transition-based latching |
KR940005785B1 (ko) * | 1991-12-31 | 1994-06-23 | 현대전자산업 주식회사 | 어드레스 전이 검출회로 |
US5264745A (en) * | 1992-08-28 | 1993-11-23 | Advanced Micro Devices, Inc. | Recovering phase and data from distorted duty cycles caused by ECL-to-CMOS translator |
US5289060A (en) * | 1992-09-16 | 1994-02-22 | Texas Instruments Incorporated | Programmable glitch filter |
US5294848A (en) * | 1992-10-26 | 1994-03-15 | Eastman Kodak Company | Wide variation timed delayed digital signal producing circuit |
US5418479A (en) * | 1993-12-27 | 1995-05-23 | Intel Corporation | Method and circuitry for generating a safe address transition pulse in a memory device |
EP0762649A3 (en) * | 1995-09-05 | 1998-04-01 | Texas Instruments Incorporated | A pulse detection circuit |
JP3087653B2 (ja) * | 1996-05-24 | 2000-09-11 | 日本電気株式会社 | 半導体記憶装置 |
KR19980082928A (ko) * | 1997-05-09 | 1998-12-05 | 윤종용 | 모드 선택을 위한 펄스 발생 회로를 갖는 반도체 장치 |
KR100286099B1 (ko) * | 1998-05-29 | 2001-04-16 | 윤종용 | 클럭모니터회로및이를이용한동기식반도체메모리장치 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4286174A (en) * | 1979-10-01 | 1981-08-25 | Rca Corporation | Transition detector circuit |
US4524291A (en) * | 1983-01-06 | 1985-06-18 | Motorola, Inc. | Transition detector circuit |
US4614883A (en) * | 1983-12-01 | 1986-09-30 | Motorola, Inc. | Address transition pulse circuit |
JPS60139015A (ja) * | 1983-12-27 | 1985-07-23 | Fujitsu Ltd | パルス発生回路 |
US4633102A (en) * | 1984-07-09 | 1986-12-30 | Texas Instruments Incorporated | High speed address transition detector circuit for dynamic read/write memory |
-
1986
- 1986-01-28 JP JP61016051A patent/JPS62173692A/ja active Granted
-
1987
- 1987-01-16 KR KR1019870000311A patent/KR910008941B1/ko not_active IP Right Cessation
- 1987-01-16 US US07/003,898 patent/US4717835A/en not_active Expired - Lifetime
- 1987-01-19 DE DE8787300412T patent/DE3765259D1/de not_active Expired - Fee Related
- 1987-01-19 EP EP87300412A patent/EP0232038B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0232038A2 (en) | 1987-08-12 |
JPS62173692A (ja) | 1987-07-30 |
KR870007512A (ko) | 1987-08-19 |
DE3765259D1 (de) | 1990-11-08 |
US4717835A (en) | 1988-01-05 |
EP0232038A3 (en) | 1988-08-10 |
KR910008941B1 (ko) | 1991-10-26 |
EP0232038B1 (en) | 1990-10-03 |
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