JPH038037B2 - - Google Patents
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- JPH038037B2 JPH038037B2 JP61016051A JP1605186A JPH038037B2 JP H038037 B2 JPH038037 B2 JP H038037B2 JP 61016051 A JP61016051 A JP 61016051A JP 1605186 A JP1605186 A JP 1605186A JP H038037 B2 JPH038037 B2 JP H038037B2
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
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- H03K5/01—Shaping pulses
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、特にアドレスの変化
時にパルスを発生する回路に関する。
時にパルスを発生する回路に関する。
半導体記憶装置では、ワード線の放電の促進、
ビツト線対の短絡、チヤージアツプなどに、アド
レスの切換わり時に発生するパルスを利用し、こ
のためかゝるパルスの発生回路を内蔵したものが
ある。第４図にかゝるパルスの発生回路の一例を
示す。
ビツト線対の短絡、チヤージアツプなどに、アド
レスの切換わり時に発生するパルスを利用し、こ
のためかゝるパルスの発生回路を内蔵したものが
ある。第４図にかゝるパルスの発生回路の一例を
示す。
第４図でG1〜G3はナンドゲート、D1，D2は遅
延回路、Ａ，はアドレス信号、Ｐは出力パルス
である。
延回路、Ａ，はアドレス信号、Ｐは出力パルス
である。
第５図ａの時点t1のようにアドレス信号ＡがＨ
（ハイ）レベル、がＬ（ロー）レベルであると、
ナンドゲートG2の出力ｃはＨ、G1の出力ｄはＬ、
G3の出力ＰはＨである。時刻t2でＡ＝Ｌ、＝Ｈ
に切換わるとG1の出力ｄはＨ、G2の出力ｃはま
だＨであるからG3の出力ＰはＬとなる。遅延回
路D2による遅延後にD2の出力ｆがＨになるとG2
の出力ｃはＬとなり、つれてG3の出力ＰはＨに
なる。こうしてアドレスがＡ＝Ｈ、＝ＬからＡ
＝Ｌ、＝Ｈに切換つたときは遅延回路D2によ
る遅延時間Ｄの間Ｌである出力Ｐが得られる。ア
ドレスがＡ＝Ｌ、＝ＨからＡ＝Ｈ、＝Ｌに変
つたときも同様で、今度は遅延回路D1による遅
延時間の間Ｌである出力が得られ、D1，D2が同
じ遅延時間なら出力Ｐのパルス幅は両ケース共同
じになる。
（ハイ）レベル、がＬ（ロー）レベルであると、
ナンドゲートG2の出力ｃはＨ、G1の出力ｄはＬ、
G3の出力ＰはＨである。時刻t2でＡ＝Ｌ、＝Ｈ
に切換わるとG1の出力ｄはＨ、G2の出力ｃはま
だＨであるからG3の出力ＰはＬとなる。遅延回
路D2による遅延後にD2の出力ｆがＨになるとG2
の出力ｃはＬとなり、つれてG3の出力ＰはＨに
なる。こうしてアドレスがＡ＝Ｈ、＝ＬからＡ
＝Ｌ、＝Ｈに切換つたときは遅延回路D2によ
る遅延時間Ｄの間Ｌである出力Ｐが得られる。ア
ドレスがＡ＝Ｌ、＝ＨからＡ＝Ｈ、＝Ｌに変
つたときも同様で、今度は遅延回路D1による遅
延時間の間Ｌである出力が得られ、D1，D2が同
じ遅延時間なら出力Ｐのパルス幅は両ケース共同
じになる。
こうして第４図の回路はアドレス変化時に一定
パルス幅のパルスＰを生じるが、これは正常な場
合で、第５図ｂのようにアドレス変化が遅延時間
Ｄ内に発生すると出力Ｐのパルス幅は所定幅Ｄ以
下になる。即ち時点t1でＡ＝Ｈ、＝ＬならＰ＝
Ｈ、時点t2でＡ＝Ｌ、＝ＨならＰ＝Ｌは前述の
通りであるが、遅延回路D2のＨ出力ｆのG2への
入力以前にＡ＝Ｈ、＝Ｌに戻ると（時点t3）、
遅延回路D1の出力ｅはまだＨなのでG1の出力は
直ちにＬになり、出力ＰはＨになつてしまう。
パルス幅のパルスＰを生じるが、これは正常な場
合で、第５図ｂのようにアドレス変化が遅延時間
Ｄ内に発生すると出力Ｐのパルス幅は所定幅Ｄ以
下になる。即ち時点t1でＡ＝Ｈ、＝ＬならＰ＝
Ｈ、時点t2でＡ＝Ｌ、＝ＨならＰ＝Ｌは前述の
通りであるが、遅延回路D2のＨ出力ｆのG2への
入力以前にＡ＝Ｈ、＝Ｌに戻ると（時点t3）、
遅延回路D1の出力ｅはまだＨなのでG1の出力は
直ちにＬになり、出力ＰはＨになつてしまう。
アドレス変化が遅回時間Ｄより短い時間で生じ
ることは通常はなく、第５図ｂのような事態はノ
イズ混入などの異常事態であるが、かゝる場合で
も出力Ｐのパルス幅は所定値(D)以上であることが
必要で、それより短いとメモリ動作の正常性が保
証されない。
ることは通常はなく、第５図ｂのような事態はノ
イズ混入などの異常事態であるが、かゝる場合で
も出力Ｐのパルス幅は所定値(D)以上であることが
必要で、それより短いとメモリ動作の正常性が保
証されない。
本発明はかゝる点を改善し、アドレス変化時に
は所定値以上のパルス幅を持つパルスを発生する
回路を提供しようとするものである。
は所定値以上のパルス幅を持つパルスを発生する
回路を提供しようとするものである。
本発明は、アドレス信号が一方の入力端に加え
られる第１のナンドゲートと、該アドレス信号の
反転信号が一方の入力端に加えられる第２のナン
ドゲートと、これらのゲートの出力を加えられる
第３のナンドゲートを備え、第１、第２の遅延回
路を介して第１、第２のナンドゲートの出力を第
２、第１のナンドゲートの他方の入力端に加えて
該第３のナンドゲートより、アドレス変化時にパ
ルス発生するようにした回路を有する半導体集積
回路において、第１、第２のナンドゲートの他方
の入力を与える第１、第２の遅延回路は、当該ナ
ンドゲートの一方の入力端に与えられるアドレス
信号がＬレベルのときリセツトされてＬレベル出
力を生じるようにしてなることを特徴とするもの
である。
られる第１のナンドゲートと、該アドレス信号の
反転信号が一方の入力端に加えられる第２のナン
ドゲートと、これらのゲートの出力を加えられる
第３のナンドゲートを備え、第１、第２の遅延回
路を介して第１、第２のナンドゲートの出力を第
２、第１のナンドゲートの他方の入力端に加えて
該第３のナンドゲートより、アドレス変化時にパ
ルス発生するようにした回路を有する半導体集積
回路において、第１、第２のナンドゲートの他方
の入力を与える第１、第２の遅延回路は、当該ナ
ンドゲートの一方の入力端に与えられるアドレス
信号がＬレベルのときリセツトされてＬレベル出
力を生じるようにしてなることを特徴とするもの
である。
この回路によれば、アドレス異常変化が生じて
も所定のパルス幅以上のパルス幅を持つパルスを
発生することができ、メモリ誤動作を防ぐことが
できる。
も所定のパルス幅以上のパルス幅を持つパルスを
発生することができ、メモリ誤動作を防ぐことが
できる。
第１図は本発明の実施例を示し、第４図と同じ
部分には同じ符号が付してある。第４図と比較す
れば明らかなように第１図では遅延回路D1の代
りにナンドゲートG4、リセツト可能遅延回路Da、
およびインバータI1が、また遅延回路D2の代りに
ナンドゲートG5、リセツト可能遅延回路Db、お
よびインバータI2が用いられている。この鎖線枠
内の回路の具体例は第２図に示す如くで、ナンド
ゲートG4はｐチヤネルMOSトランジスタQ1，
Q2、ｎチヤネルMOSトランジスタQ4，Q5で、遅
延回路DaはコンデンサＣと抵抗Ｒで、インバー
タI1はｐチヤネルMOSトランジスタQ3とｎチヤ
ネルMOSトランジスタQ6で構成される。G5，
Db，I2側も同様である。
部分には同じ符号が付してある。第４図と比較す
れば明らかなように第１図では遅延回路D1の代
りにナンドゲートG4、リセツト可能遅延回路Da、
およびインバータI1が、また遅延回路D2の代りに
ナンドゲートG5、リセツト可能遅延回路Db、お
よびインバータI2が用いられている。この鎖線枠
内の回路の具体例は第２図に示す如くで、ナンド
ゲートG4はｐチヤネルMOSトランジスタQ1，
Q2、ｎチヤネルMOSトランジスタQ4，Q5で、遅
延回路DaはコンデンサＣと抵抗Ｒで、インバー
タI1はｐチヤネルMOSトランジスタQ3とｎチヤ
ネルMOSトランジスタQ6で構成される。G5，
Db，I2側も同様である。
このようにすると第３図に示すように出力パル
スＰは短時間にアドレス変化があつても、そのア
ドレス変化開始から始まり、最後のアドレス変化
から遅延時間Ｄ後に終るパルス幅を持つようにな
り、短いパルス幅の出力Ｐは発生しない。
スＰは短時間にアドレス変化があつても、そのア
ドレス変化開始から始まり、最後のアドレス変化
から遅延時間Ｄ後に終るパルス幅を持つようにな
り、短いパルス幅の出力Ｐは発生しない。
即ち時点t1でＡ＝Ｈ、＝ＬならG2の出力が
Ｈ、G4の出力はＬ、I1の出力はＨ、G1の出力は
Ｌ、G3の出力ＰはＨであり、これが時点t2でＡ＝
Ｌ、＝ＨになるとG1の出力はＨ、G3の出力は
Ｌになる。G1の出力がＨであるとG5の出力Ｌ，
I2の出力はＨになつてG2の出力はＬ、G3の出力
はＨになるが、これは遅延回路Dbの遅延時間経
過後である。この遅延時間径過前に（時点t3で）
Ａ＝Ｈ、＝Ｌに戻るとG2出力はＨ、そして第
４図ならD1の出力がＨでG1の出力がＬ、従つて
G3の出力はＨになるが、第１図の回路ではＡが
ＬであつたときG4の出力Ｈにより遅延回路Daは
リセツトされ、Ｈ出力となつているのでインバー
タI1の出力はＬ、従つてG1の出力はＨ、従つて
G3の出力ＰはＬを維持する。続いて時点t4でまた
Ａ＝Ｌ、＝Ｈになつても、G1の出力はＨ、そ
して＝ＬのときのG5のＨ出力で遅延回路Dbは
リセツトされ該遅延回路の出力はＨ、インバータ
I2の出力はＬなのでG2出力はＨ、従つてG3の出
力ＰはＬを維持している。こゝでアドレス変化が
とまり、Ａ＝Ｌ、＝Ｈにとどまると、通常の動
作が行なわれる。即ち、この状態ではG1の出力
はＨであるからG5の出力はＬになり、遅延回路
Dbは計時を開始し、所定の遅延時間Ｄが経過す
るとDbの出力はＬ、I2の出力はＨ、G2の出力は
Ｌ、従つてG3の出力ＰはＨとなり、こうして第
３図のＰが得られる。
Ｈ、G4の出力はＬ、I1の出力はＨ、G1の出力は
Ｌ、G3の出力ＰはＨであり、これが時点t2でＡ＝
Ｌ、＝ＨになるとG1の出力はＨ、G3の出力は
Ｌになる。G1の出力がＨであるとG5の出力Ｌ，
I2の出力はＨになつてG2の出力はＬ、G3の出力
はＨになるが、これは遅延回路Dbの遅延時間経
過後である。この遅延時間径過前に（時点t3で）
Ａ＝Ｈ、＝Ｌに戻るとG2出力はＨ、そして第
４図ならD1の出力がＨでG1の出力がＬ、従つて
G3の出力はＨになるが、第１図の回路ではＡが
ＬであつたときG4の出力Ｈにより遅延回路Daは
リセツトされ、Ｈ出力となつているのでインバー
タI1の出力はＬ、従つてG1の出力はＨ、従つて
G3の出力ＰはＬを維持する。続いて時点t4でまた
Ａ＝Ｌ、＝Ｈになつても、G1の出力はＨ、そ
して＝ＬのときのG5のＨ出力で遅延回路Dbは
リセツトされ該遅延回路の出力はＨ、インバータ
I2の出力はＬなのでG2出力はＨ、従つてG3の出
力ＰはＬを維持している。こゝでアドレス変化が
とまり、Ａ＝Ｌ、＝Ｈにとどまると、通常の動
作が行なわれる。即ち、この状態ではG1の出力
はＨであるからG5の出力はＬになり、遅延回路
Dbは計時を開始し、所定の遅延時間Ｄが経過す
るとDbの出力はＬ、I2の出力はＨ、G2の出力は
Ｌ、従つてG3の出力ＰはＨとなり、こうして第
３図のＰが得られる。
第４図で遅延回路D2が有効で、出力Ｐのパル
ス幅を決定するとき、遅延回路D1は格別用をな
さず、しかもこのD1はＨレベル出力を生じてい
てＡ＝ＨになつたときG1出力をＬ、G3出力をＨ
にする（狭い幅の出力Ｐを生じる）不都合を生じ
る。即ち第４図ａに点線で示すように、遅延時間
Ｄ内でアドレス変化が生じてＡ＝Ｈ、＝Ｌにな
ると、このときD1の出力ｅはまだＨなのでナン
ドゲートG1の出力ｄがＬになり、G3の出力Ｐを
Ｈにする。D1の出力ｅはこのとき（Ａ＝Ｌ）出
力Ｐのパルス幅決定には関与しないからＡ＝Ｌで
ｅ＝Ｌにしておいても格別支障はなく、このよう
にしておけばＡ＝Ｈでｄ＝Ｌになることはない。
そこで本発明ではＡ＝Ｌでは遅延回路Daをリセ
ツトしてＨレベル出力を生じさせ、インバータI1
で反転してＬレベル出力にしておく（遅延回路
Dbは＝Ｌでリセツトし、ｆ＝Ｌにしておく）。
このようにすればＡ＝ＨになつてもゲートG1の
出力はＨであり、狭幅パルス出力Ｐの発生を阻止
できる。
ス幅を決定するとき、遅延回路D1は格別用をな
さず、しかもこのD1はＨレベル出力を生じてい
てＡ＝ＨになつたときG1出力をＬ、G3出力をＨ
にする（狭い幅の出力Ｐを生じる）不都合を生じ
る。即ち第４図ａに点線で示すように、遅延時間
Ｄ内でアドレス変化が生じてＡ＝Ｈ、＝Ｌにな
ると、このときD1の出力ｅはまだＨなのでナン
ドゲートG1の出力ｄがＬになり、G3の出力Ｐを
Ｈにする。D1の出力ｅはこのとき（Ａ＝Ｌ）出
力Ｐのパルス幅決定には関与しないからＡ＝Ｌで
ｅ＝Ｌにしておいても格別支障はなく、このよう
にしておけばＡ＝Ｈでｄ＝Ｌになることはない。
そこで本発明ではＡ＝Ｌでは遅延回路Daをリセ
ツトしてＨレベル出力を生じさせ、インバータI1
で反転してＬレベル出力にしておく（遅延回路
Dbは＝Ｌでリセツトし、ｆ＝Ｌにしておく）。
このようにすればＡ＝ＨになつてもゲートG1の
出力はＨであり、狭幅パルス出力Ｐの発生を阻止
できる。
以上説明したように本発明によればアドレス異
常変化が生じても所定のパルス幅以上のパルス幅
を持つパルスを発生するパルス発生回路を提供で
き、半導体記憶装置に用いて甚だ有効である。
常変化が生じても所定のパルス幅以上のパルス幅
を持つパルスを発生するパルス発生回路を提供で
き、半導体記憶装置に用いて甚だ有効である。
第１図は本発明の実施例を示す回路図、第２図
は第１図の鎖線枠内の遅延回路の具体例を示す
図、第３図は動作説明用の波形図、第４図は従来
例を示す回路図、第５図は動作説明用波形図であ
る。 図面でＡ，はアドレス信号とその反転信号、
G1，G2，G3は第１、第２、第３のナンドゲート、
G4，Da，I1およびG5，Db，I2は遅延回路である。
は第１図の鎖線枠内の遅延回路の具体例を示す
図、第３図は動作説明用の波形図、第４図は従来
例を示す回路図、第５図は動作説明用波形図であ
る。 図面でＡ，はアドレス信号とその反転信号、
G1，G2，G3は第１、第２、第３のナンドゲート、
G4，Da，I1およびG5，Db，I2は遅延回路である。
Claims (1)
- 【特許請求の範囲】 １ アドレス信号が一方の入力端に加えられる第
１のナンドゲートと、該アドレス信号の反転信号
が一方の入力端に加えられる第２のナンドゲート
と、これらのゲートの出力を加えられる第３のナ
ンドゲートを備え、第１、第２の遅延回路を介し
て第１、第２のナンドゲートの出力を第２、第１
のナンドゲートの他方の入力端に加えて該第３の
ナンドゲートより、アドレス変化時にパルス発生
するようにした回路を有する半導体集積回路にお
いて、 第１、第２のナンドゲートの他方の入力を与え
る第１、第２の遅延回路は、当該ナンドゲートの
一方の入力端に与えられるアドレス信号がＬレベ
ルのときリセツトされてＬレベル出力を生じるよ
うにしてなることを特徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61016051A JPS62173692A (ja) | 1986-01-28 | 1986-01-28 | 半導体集積回路 |
| KR1019870000311A KR910008941B1 (ko) | 1986-01-28 | 1987-01-16 | 입력신호 변화를 검출하는 회로를 지닌 반도체 집적회로 |
| US07/003,898 US4717835A (en) | 1986-01-28 | 1987-01-16 | Semiconductor integrated circuit with detection circuit for address signal change |
| DE8787300412T DE3765259D1 (de) | 1986-01-28 | 1987-01-19 | Integrierte halbleiterschaltung mit erkennungsschaltung fuer adressensignal-wechsel. |
| EP87300412A EP0232038B1 (en) | 1986-01-28 | 1987-01-19 | Semiconductor integrated circuit with detection circuit for address signal change |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61016051A JPS62173692A (ja) | 1986-01-28 | 1986-01-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62173692A JPS62173692A (ja) | 1987-07-30 |
| JPH038037B2 true JPH038037B2 (ja) | 1991-02-05 |
Family
ID=11905778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61016051A Granted JPS62173692A (ja) | 1986-01-28 | 1986-01-28 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4717835A (ja) |
| EP (1) | EP0232038B1 (ja) |
| JP (1) | JPS62173692A (ja) |
| KR (1) | KR910008941B1 (ja) |
| DE (1) | DE3765259D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973865A (en) * | 1989-12-20 | 1990-11-27 | Vlsi Technology, Inc. | Auto-delay gain circuit |
| US5019724A (en) * | 1989-12-20 | 1991-05-28 | Sgs-Thomson Microelectronics, Inc. | Noise tolerant input buffer |
| EP0463243B1 (en) * | 1990-06-29 | 1997-04-23 | Koninklijke Philips Electronics N.V. | Semiconductor integrated circuit including a detection circuit |
| JP2781651B2 (ja) * | 1990-10-15 | 1998-07-30 | 日本電気アイシーマイコンシステム株式会社 | Ｉｃメモリ回路 |
| US5124584A (en) * | 1990-10-22 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Address buffer circuit with transition-based latching |
| KR940005785B1 (ko) * | 1991-12-31 | 1994-06-23 | 현대전자산업 주식회사 | 어드레스 전이 검출회로 |
| US5264745A (en) * | 1992-08-28 | 1993-11-23 | Advanced Micro Devices, Inc. | Recovering phase and data from distorted duty cycles caused by ECL-to-CMOS translator |
| US5289060A (en) * | 1992-09-16 | 1994-02-22 | Texas Instruments Incorporated | Programmable glitch filter |
| US5294848A (en) * | 1992-10-26 | 1994-03-15 | Eastman Kodak Company | Wide variation timed delayed digital signal producing circuit |
| US5418479A (en) * | 1993-12-27 | 1995-05-23 | Intel Corporation | Method and circuitry for generating a safe address transition pulse in a memory device |
| EP0762649A3 (en) * | 1995-09-05 | 1998-04-01 | Texas Instruments Incorporated | A pulse detection circuit |
| JP3087653B2 (ja) * | 1996-05-24 | 2000-09-11 | 日本電気株式会社 | 半導体記憶装置 |
| KR19980082928A (ko) * | 1997-05-09 | 1998-12-05 | 윤종용 | 모드 선택을 위한 펄스 발생 회로를 갖는 반도체 장치 |
| KR100286099B1 (ko) * | 1998-05-29 | 2001-04-16 | 윤종용 | 클럭모니터회로및이를이용한동기식반도체메모리장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4286174A (en) * | 1979-10-01 | 1981-08-25 | Rca Corporation | Transition detector circuit |
| US4524291A (en) * | 1983-01-06 | 1985-06-18 | Motorola, Inc. | Transition detector circuit |
| US4614883A (en) * | 1983-12-01 | 1986-09-30 | Motorola, Inc. | Address transition pulse circuit |
| JPS60139015A (ja) * | 1983-12-27 | 1985-07-23 | Fujitsu Ltd | パルス発生回路 |
| US4633102A (en) * | 1984-07-09 | 1986-12-30 | Texas Instruments Incorporated | High speed address transition detector circuit for dynamic read/write memory |
-
1986
- 1986-01-28 JP JP61016051A patent/JPS62173692A/ja active Granted
-
1987
- 1987-01-16 KR KR1019870000311A patent/KR910008941B1/ko not_active IP Right Cessation
- 1987-01-16 US US07/003,898 patent/US4717835A/en not_active Expired - Lifetime
- 1987-01-19 DE DE8787300412T patent/DE3765259D1/de not_active Expired - Fee Related
- 1987-01-19 EP EP87300412A patent/EP0232038B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0232038A2 (en) | 1987-08-12 |
| JPS62173692A (ja) | 1987-07-30 |
| KR870007512A (ko) | 1987-08-19 |
| DE3765259D1 (de) | 1990-11-08 |
| US4717835A (en) | 1988-01-05 |
| EP0232038A3 (en) | 1988-08-10 |
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