KR20010004660A - 스큐 딜레이회로 - Google Patents

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Abstract

본 발명은 반도체장치에서 사용하는 스큐 딜레이회로에 관한 것으로, 특히 입력단으로 전달받은 데이타 신호값에 따라 딜레이부의 딜레이 실현여부를 제어함에 의해 노이즈성 신호의 입력시 상기 딜레이부의 출력신호가 천이되는 것을 방지하여 입력 노이즈를 상쇄시키도록 제어하는 딜레이 제어부를 구비하므로써, 입력단에서의 노이즈 발생에 대한 저항성을 높혀 소자 동작상의 안정성을 확보한 스큐 딜레이회로에 관한 것이다.

Description

스큐 딜레이회로{Skew delay circuit}
본 발명은 반도체장치에서 사용하는 스큐 딜레이회로에 관한 것으로, 보다 상세하게는 입력 노이즈의 발생시 딜레이부의 동작제어로 인해 출력 구동부에서의 노이즈를 상쇄시키므로써, 노이즈 발생에 대한 저항성을 높혀 소자 동작상의 안정성을 확보케 한 스큐 딜레이회로에 관한 것이다.
일반적으로, 반도체 회로에서는 소자동작의 안정성을 위해 '로직하이' 또는 '로직로우' 신호에 대해 어느 한쪽의 딜레이를 더 크게 제어하는 스큐 딜레이회로를 자주 사용하게 되는데, 종래에 사용된 스큐 딜레이 회로에서는 노이즈 발생에 대해 동작특성이 취약해져 동작이 안정되지 못한 문제점이 발생하였다.
도 1 은 종래에 사용된 스큐 딜레이회로의 블럭 구성도를 나타낸 것으로, 소자 외부로부터 전달받은 데이타 신호(d_in)를 적정 전위수준으로 버퍼링하여 출력하는 입력 버퍼링부(100)와, 상기 입력 버퍼링부(100)로부터 출력되는 데이타 신호를 입력받아 소정의 시간동안 딜레이시켜 전달하는 딜레이부(200)와, 상기 입력 버퍼링부(100)의 출력단(N1) 신호와 상기 딜레이부(200)의 출력단(N2) 신호를 입력받아 이들신호의 조합에 의해 데이타 펄스를 발생시키는 출력 구동부(300)로 구성된다.
도 2 는 도 1 에 도시된 스큐 딜레이회로의 제1 실시예를 나타낸 회로 구성도로, '로직하이' 레벨의 데이타 입력신호에 대한 딜레이를 상대적으로 크게 제어하는 스큐 딜레이회로의 구성을 도시하고 있다.
동 도면의 경우, 상기 입력 버퍼링부(100)는 상호 직렬연결된 다수의 인버터(여기서는, 간단히 2개의 인버터로 도시함)로 이루어진다.
상기 딜레이부(200)는 상호 직렬 연결된 다수의 인버터 및 상기 인버터 각각의 출력단과 전원단 사이에 접속된 다수의 캐패시터로 이루어진다.
또한, 상기 출력 구동부(310)는 앤드조합 논리게이트로 이루어지며, 동 도면에서는 직렬연결된 낸드게이트(NAND1)와 인버터(IV1)로 도시하고 있다.
상기 구성에 의해, '로직로우'의 신호가 입력되면, 상기 입력 버퍼링부(100)의 출력단(N1) 신호는 '로직로우'가 되어 상기 출력 구동부(310)를 이루는 낸드게이트(NAND1)의 일 입력단 신호도 '로직로우'가 되기 때문에, 노드(N2)를 통해 입력되는 타입력신호에 상관없이 즉시 '로직로우' 의 신호를 출력신호(d_out_1)로 발생시킨다.
그 후, 입력단으로 '로직하이'의 신호가 입력되면, 상기 출력 구동부(310)내 낸드 게이트(NAND1)의 일측 입력단(N1)으로는 '로직하이'의 신호가 즉시 입력되지만, 타측 입력단(N2)으로는 상기 딜레이부(200)에서 이루어지는 소정의 딜레이시간(예를들어, 1μs로 가정함)동안은 이전의 '로직로우' 신호가 그대로 입력되다가 상기 딜레이시간인 1μs 이후에야 '로직하이'로 천이된 신호가 입력되기 때문에, 상기 딜레이시간(1μs) 이후에야 상기 낸드게이트(NAND1)의 두 입력단(N1, N2) 신호는 '로직하이'로 되어 결국 출력신호(d_out_1)는 '로직하이'로 천이되어 발생된다.
그런데, 상기 '로직하이'의 신호가 정해진 딜레이시간 이상 입력되다가 입력신호(d_in)에 노이즈가 끼게 되면, 즉 '로직로우' 와 '로직하이'의 신호가 짧은 주기를 갖고 번갈아 입력될 경우 상기 출력 구동부(310)내 낸드게이트(NAND1)의 두 입력단(N1, N2) 중 딜레이부의 출력단(N2) 신호는 계속해서 '로직하이'를 유지하게 되며, 다른 입력단(N1) 신호는 상기 노이즈성의 입력신호가 그대로 전달되면서, 출력단(d_out_1) 신호 또한 노이즈에 그대로 노출되게 된다.
이에따라, '로직하이'의 신호를 일정시간 딜레이시키는 동작을 제대로 수행할 수 없게 되는 문제점이 발생한다.
도 3 은 도 1 에 도시된 스큐 딜레이회로의 제2 실시예를 나타낸 회로 구성도로, '로직로우' 레벨의 데이타 입력신호에 대한 딜레이를 상대적으로 크게 제어하는 스큐 딜레이회로의 구성을 도시하고 있다.
동 도면의 경우, 도 2 에 도시된 제1 실시예에서의 입력 버퍼링부(100)와 딜레이부(200)가 동일한 구성으로 이루어지며, 단지 출력 구동부(320)를 오아조합 논리게이트로 구성하는 차이만이 있을 뿐이다.
동 도면에서는, 상기 출력 구동부(320)를 상호 직렬연결된 노아게이트(NOR1)와 인버터(IV1)로 구성하고 있다.
상기 구성에 의해, '로직하이'의 신호가 입력되면, 상기 입력 버퍼링부(100)의 출력단(N1) 신호는 '로직하이'가 되어 상기 출력 구동부(320)를 이루는 노아게이트(NOR1)의 일 입력단(N1) 신호도 '로직하이'가 되기 때문에, 노드(N2)를 통해 입력되는 타입력신호에 상관없이 즉시 '로직하이' 의 신호를 출력단(d_out_1) 신호로 발생시킨다.
그 후, 입력단으로 '로직로우'의 신호가 입력되면, 상기 출력 구동부(320)내 노아게이트(NOR1)의 일측 입력단(N1)으로는 '로직로우'의 신호가 즉시 입력되지만, 타측 입력단(N2)으로는 상기 딜레이부(200)에서 이루어지는 소정의 딜레이시간(예를들어, 1μs로 가정함)동안은 이전의 '로직하이' 신호가 그대로 입력되다가 상기 딜레이시간인 1μs 이후에야 '로직로우'로 천이된 신호가 입력되기 때문에, 상기 딜레이시간(1μs) 이후에야 상기 노아게이트(NOR1)의 두 입력단(N1, N2) 신호는 '로직로우'로 되어 결국 출력신호(d_out_1)는 '로직로우'로 천이되어 발생된다.
그런데, 상기 '로직로우'의 신호가 정해진 딜레이시간 이상 입력되다가 입력신호(d_in)에 노이즈가 끼게 되면, 즉 '로직하이' 와 '로직로우'의 신호가 짧은 주기를 갖고 번갈아 입력될 경우 상기 출력 구동부(320)내 노아게이트(NOR1)의 두 입력단(N1, N2) 중 딜레이부(200)의 출력단(N2) 신호는 계속해서 '로직로우'를 유지하게 되며, 다른 입력단(N1) 신호는 상기 노이즈성의 입력신호가 그대로 전달되면서, 출력단(d_out_1) 신호 또한 노이즈에 그대로 노출되어 전위가 변화되면서 출력되게 된다.
이에따라, '로직로우'의 신호를 일정시간 딜레이시키는 동작을 제대로 수행할 수 없게 되면서 회로동작이 안정되지 않는 문제점이 발생한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 입력 노이즈에 대한 면역성을 높여 회로동작의 안정성을 확보하도록 한 스큐 딜레이회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 스큐 딜레이회로는 소자 외부로부터 전달받은 데이타 신호를 적정 전위수준으로 버퍼링하여 출력하는 입력 버퍼링부와,
상기 입력 버퍼링부로부터 출력되는 데이타 신호를 입력받아 소정의 시간동안 딜레이시켜 전달하는 딜레이부와,
상기 입력 버퍼링부로부터 출력되는 데이타 신호와 상기 딜레이부를 거쳐 소정의 시간 딜레이되어 전달되는 데이타 신호를 조합하여 데이타 펄스를 발생시키는 출력 구동부와,
상기 입력 버퍼링부의 출력단과 상기 딜레이부의 입력단 사이에 연결되며, 상기 입력 버퍼링부로부터 출력되는 데이타 신호값에 따라 상기 딜레이부의 딜레이 실현여부를 제어하여 노이즈성 신호의 입력시 상기 딜레이부의 출력단신호가 천이되는 것을 방지하여 입력 노이즈를 상쇄시키도록 제어하는 딜레이 제어부를 구비하는 것을 특징으로 한다.
도 1 은 종래에 사용된 스큐 딜레이회로의 블럭 구성도
도 2 는 도 1 에 도시된 스큐 딜레이회로의 제1 실시예를 나타낸 회로 구성도
도 3 은 도 1 에 도시된 스큐 딜레이회로의 제2 실시예를 나타낸 회로 구성도
도 4 는 본 발명에 따른 스큐 딜레이회로의 블럭 구성도
도 5 는 도 4 에 도시된 스큐 딜레이회로의 제1 실시예를 나타낸 회로 구성도
도 6 은 도 4 에 도시된 스큐 딜레이회로의 제2 실시예를 나타낸 회로 구성도
도 7 은 종래 및 본 발명에 따른 스큐 딜레이회로의 동작특성을 비교하는 시뮬레이션 결과도
〈도면의 주요부분에 대한 부호의 설명〉
100: 입력 버퍼링부 200: 딜레이부
300, 310, 320: 출력 구동부 400, 410, 420: 딜레이 제어부
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4 는 본 발명에 따른 스큐 딜레이회로의 블럭 구성도를 도시한 것으로, 소자 외부로부터 전달받은 데이타 신호(d_in)를 적정 전위수준으로 버퍼링하여 출력하는 입력 버퍼링부(100)와, 상기 입력 버퍼링부(100)로부터 출력되는 데이타 신호를 입력받아 소정의 시간동안 딜레이시켜 전달하는 딜레이부(200)와, 상기 입력 버퍼링부(100)로부터 출력되는 데이타 신호와 상기 딜레이부(200)를 거쳐 소정의 시간 딜레이되어 전달되는 데이타 신호를 조합하여 데이타 펄스를 발생시키는 출력 구동부(300) 및, 상기 입력 버퍼링부(100)의 출력단과 상기 딜레이부(200)의 입력단 사이에 연결되며 상기 입력 버퍼링부(100)로부터 출력되는 데이타 신호값에 따라 상기 딜레이부(200)의 딜레이 실현여부를 제어하여 노이즈성 신호의 입력시 상기 딜레이부(200)의 출력단(N2) 신호가 천이되는 것을 방지하여 입력 노이즈를 상쇄시키도록 제어하는 딜레이 제어부(400)를 구비하여 구성된다.
도 5 와 도 6 은 도 4 에 도시된 스큐 딜레이회로의 제1 및 제2 실시예를 나타낸 각각의 회로 구성도로, 각각의 입력 버퍼링부(100)와 딜레이부(200) 및 출력 구동부(310, 320)는 도 2 와 도 3 에 도시된 스큐 딜레이회로에서와 동일하므로 이들 회로부의 동작 및 구성설명은 생략하기로 하며, 이하 각각의 스큐 딜레이회로에 추가된 딜레이 제어부(410, 420)에 초점을 맞추어 설명을 진행하기로 한다.
우선, 도 5 는 '로직하이' 신호의 딜레이를 상대적으로 크게 제어하기 위한 스큐 딜레이회로가 되며, 동 도면에서의 딜레이 제어부(410)는 상기 입력 버퍼링부(100)의 출력단(N1) 신호가 각각의 게이트단으로 인가되며, 상기 딜레이부(200)를 이루는 다수의 딜레이소자중 2n-1(홀수)번째 딜레이소자의 출력단과 전원전압(Vcc) 인가단 사이에 각각 연결된 다수의 PMOS 트랜지스터와; 상기 입력 버퍼링부(100)의 출력단(N1) 신호가 인버터를 거쳐 반전된 신호가 각각의 게이트단으로 인가되며, 상기 딜레이부(200)를 이루는 다수의 딜레이소자중 2n(짝수)번째 딜레이소자의 출력단과 접지단(Vss) 사이에 각각 연결된 다수의 NMOS 트랜지스터를 구비하여 구성된다.
이하, 상기 구성을 갖는 스큐 딜레이회로의 동작을 살펴보기로 한다.
우선, '로직로우'의 신호가 입력되면 상기 입력 버퍼링부(100)의 출력단(N1) 신호는 '로직로우'가 되어 상기 출력 구동부(310)를 이루는 낸드게이트(NAND1)의 일 입력단 신호도 '로직로우'가 되기 때문에, 노드(N2)를 통해 입력되는 타입력신호에 상관없이 즉시 '로직로우' 의 신호를 출력신호(d_out_2)로 발생시킨다.
그 후, 입력단으로 '로직하이'의 신호가 입력되면, 상기 출력 구동부(310)내 낸드 게이트(NAND1)의 일측 입력단(N1)으로는 '로직하이'의 신호가 즉시 입력되지만, 타측 입력단(N2)으로는 상기 딜레이부(200)에서 이루어지는 소정의 딜레이시간(예를들어, 1μs로 가정함)동안은 이전의 '로직로우' 신호가 그대로 입력되다가 상기 딜레이시간인 1μs 이후에야 '로직하이'로 천이된 신호가 입력되기 때문에, 상기 딜레이시간(1μs) 이후에야 상기 낸드게이트(NAND1)의 두 입력단(N1, N2) 신호는 '로직하이'로 되어 결국 출력신호(d_out_2)는 '로직하이'로 천이되어 발생된다.
여기까지의 동작은 도 2 에 도시된 종래의 스큐 딜레이회로에서와 동일하게 수행된다. 즉, 입력신호(d_in)가 '로직로우'이면 상기 딜레이 제어부(410)내 다수의 PMOS 트랜지스터 및 NMOS 트랜지스터가 모두 턴-온되어 상기 출력 구동부(310)의 일측 입력단(N2) 신호를 '로직로우'로 만들기 때문에, 결국 출력신호(d_out_2)는 '로직로우'가 된다. 또한, 입력신호(d_in)가 '로직하이'일 경우, 노드(N1)은 즉시 '로직하이'의 신호가 되지만, 상기 딜레이 제어부(410)내 다수의 PMOS 트랜지스터 및 NMOS 트랜지스터가 모두 턴-오프되기 때문에, 상기 딜레이부(200)에서 이루어지는 소정의 딜레이를 거친 후 노드(N2)를 '로직하이'로 천이시키면서 출력신호(d_out_2)를 '로직하이'로 발생시키게 된다.
그런데, 상기 '로직하이'의 신호가 정해진 소정의 딜레이시간 이상 입력되다가 입력신호가 노이즈를 타게 되면 즉, '로직로우'와 '로직하이'의 신호가 매우 짧은 주기를 갖고 번갈아 입력될 경우, 상기 딜레이 제어부(410)가 동작하게 된다.
즉, 충분히 '로직하이'의 신호가 전달된 후에는 상기 두 노드(N1, N2)가 모두 '로직하이'로 되어 있기 때문에 출력신호(d_0ut_2)는 '로직하이'로 발생된다. 그 후, '로직로우'의 신호가 입력되면 즉시 '로직로우'로 천이된 출력신호(d_out_2)를 발생시키게 되는데, 이와 동시에 상기 딜레이 제어부(410)내 다수의 PMOS 트랜지스터와 NMOS 트랜지스터는 모두 턴-온되어 상기 노드(N2)의 전위를 '로직로우'로 만들게 된다.
그 후, 노이즈성 신호인 '로직하이' 신호가 입력신호(d_in)로 들어오면, 노드(N1)의 전위는 '로직하이'로 즉시 천이되지만, 상기 딜레이 제어부(410)를 이루는 다수의 PMOS 트랜지스터와 NMOS 트랜지스터가 모두 턴-오프되기 때문에 타 노드(N2)의 전위는 이전의 '로직로우' 레벨을 일정시간 유지하게 된다. 이후, 계속해서 노이즈성의 '로직로우' 와 '로직하이' … 의 신호가 번갈아 입력되어도 출력신호(d_out_2)는 그대로 변화없이 '로직로우'를 유지하면서 노이즈성 입력신호를 상쇄시키도록 제어한다. 다만, 노이즈성 입력신호가 아닌 정해진 딜레이만큼의 '로직하이' 의 신호가 입력될 경우에는 상기 출력 구동부(310)내 낸드게이트(NAND1)의 두 입력단(N1, N2) 신호가 모두 '로직하이'로 되어 결국 출력신호(d_out_2)는 '로직하이'의 신호가 출력되게 된다.
도 6 은 '로직로우' 신호의 딜레이를 상대적으로 크게 제어하기 위한 스큐 딜레이회로가 되며, 동 도면에서의 딜레이 제어부(420)는 상기 입력 버퍼링부(100)의 출력단(N1) 신호가 각각의 게이트단으로 인가되며, 상기 딜레이부(200)를 이루는 다수의 딜레이소자중 2n-1(홀수)번째 딜레이소자의 출력단과 접지단(Vss) 사이에 각각 연결된 다수의 NMOS 트랜지스터와; 상기 입력 버퍼링부(100)의 출력단(N1) 신호의 반전신호가 각각의 게이트단으로 인가되며, 상기 딜레이부(200)를 이루는 다수의 딜레이소자중 2n(짝수)번째 딜레이소자의 출력단과 전원전압(Vcc) 인가단 사이에 각각 연결된 다수의 PMOS 트랜지스터를 구비하여 구성된다.
이하, 상기 구성을 갖는 스큐 딜레이회로의 동작을 살펴보기로 한다.
우선, '로직하이'의 신호가 입력되면 상기 입력 버퍼링부(100)의 출력단(N1) 신호는 '로직하이'가 되어 상기 출력 구동부(320)를 이루는 노아게이트(NOR1)의 일 입력단(N1) 신호도 '로직하이'가 되기 때문에, 노드(N2)를 통해 입력되는 타입력신호에 상관없이 즉시 '로직하이' 의 신호를 출력신호(d_out_2)로 발생시킨다.
그 후, 입력단(d_in)으로 '로직로우'의 신호가 입력되면, 상기 출력 구동부(320)내 노아게이트(NOR1)의 일측 입력단(N1)으로는 '로직로우'의 신호가 즉시 입력되지만, 타측 입력단(N2)으로는 상기 딜레이부(200)에서 이루어지는 소정의 딜레이시간(예를들어, 1μs로 가정함)동안은 이전의 '로직하이' 신호가 그대로 입력되다가 상기 딜레이시간인 1μs 이후에야 '로직로우'로 천이된 신호가 입력되기 때문에, 상기 딜레이시간(1μs) 이후에야 상기 노아게이트(NOR1)의 두 입력단(N1, N2) 신호는 모두 '로직로우'로 되어 결국 출력신호(d_out_2)는 '로직로우'로 천이되어 발생된다.
여기까지의 동작은 도 3 에 도시된 종래의 스큐 딜레이회로에서와 동일하게 수행된다. 즉, 입력신호(d_in)가 '로직하이'이면 상기 딜레이 제어부(420)내 다수의 PMOS 트랜지스터 및 NMOS 트랜지스터가 모두 턴-온되어 상기 출력 구동부(320)의 일측 입력단(N2) 신호를 '로직하이'로 만들기 때문에, 결국 출력신호(d_out_2)는 '로직하이'가 된다. 또한, 입력신호(d_in)가 '로직로우'일 경우, 노드(N1)은 즉시 '로직로우'의 신호가 되지만, 상기 딜레이 제어부(420)내 다수의 PMOS 트랜지스터 및 NMOS 트랜지스터가 모두 턴-오프되기 때문에, 상기 딜레이부(200)에서 이루어지는 소정의 딜레이를 거친 후 노드(N2)를 '로직로우'로 천이시키면서 출력신호(d_out_2)를 '로직로우'로 발생시키게 된다.
그런데, 상기 '로직로우'의 신호가 정해진 소정의 딜레이시간 이상 입력되다가 입력신호가 노이즈를 타게 되면 즉, '로직하이'와 '로직로우'의 신호가 매우 짧은 주기를 갖고 번갈아 입력될 경우, 상기 딜레이 제어부(420)가 동작하게 된다.
즉, 충분히 '로직로우'의 신호가 전달된 후에는 상기 두 노드(N1, N2)가 모두 '로직로우'로 되어있기 때문에 출력신호(d_out_2)는 '로직로우'로 발생된다. 그 후, '로직하이'의 신호가 입력되면 즉시 '로직하이'로 천이된 출력신호(d_out_2)를 발생시키게 되는데, 이와 동시에 상기 딜레이 제어부(420)내 다수의 PMOS 트랜지스터와 NMOS 트랜지스터는 모두 턴-온되어 상기 노드(N2)의 전위를 '로직하이'로 만들게 된다.
그 후, 노이즈성 신호인 '로직로우' 신호가 입력신호(d_in)로 들어오면, 노드(N1)의 전위는 '로직로우'로 즉시 천이되지만, 상기 딜레이 제어부(420)를 이루는 다수의 PMOS 트랜지스터와 NMOS 트랜지스터가 모두 턴-오프되기 때문에 타 노드(N2)의 전위는 이전의 '로직하이' 레벨을 일정시간 유지하게 된다. 이후, 계속해서 노이즈성의 '로직하이' 와 '로직로우' … 의 신호가 번갈아 입력되어도 출력신호(d_out_2)는 그대로 변화없이 '로직하이'를 유지하면서 노이즈성 입력신호를 상쇄시키도록 제어한다. 다만, 노이즈성 입력신호가 아닌 정해진 딜레이만큼의 '로직로우' 의 신호가 입력될 경우에는 상기 출력 구동부(320)내 노아게이트(NOR1)의 두 입력단(N1, N2) 신호가 모두 '로직로우'로 되어 결국 출력신호(d_out_2)는 '로직로우'의 신호가 출력되게 된다.
도 7 은 종래 및 본 발명에 따른 스큐 딜레이회로의 동작특성을 비교하는 시뮬레이션 결과도를 나타낸 것으로, (a)에 도시된 바와 같이 노이즈성 입력신호(d_in)에 대해 종래의 스큐 딜레이 회로에서는 (b)에 도시된 바와 같이 그대로 노이즈에 노출된 출력신호(d_out_1)를 발생시키게 되지만, 본 발명에 따른 스큐 딜레이회로에서는 (c)에 도시된 바와 같이 노이즈가 완전히 상쇄된 출력신호(d_out_2)를 발생시키는 것을 동도면을 통해 알 수 있다.
이상에서 설명한 바와같이 본 발명에 따른 스큐 딜레이회로에 의하면, 노이즈성 입력신호가 전달되더라도 이를 완전히 상쇄시켜 출력 구동부에 전달시키도록 제어하므로써, 외부 노이즈에 대한 저항성을 높혀 회로 동작상의 안정성을 확보할 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
예컨대, 본 발명의 실시예에서는 딜레이 제어부를 구현함에 있어서 피모스 트랜지스터와 엔보스 트랜지스터를 교대로 번갈아가며 사용하고 있으나, 로직 조정에 의해 피모스 트랜지스터나 엔모스 트랜지스터 중 단일종류의 모스 트랜지스터만을 사용하여 구현할 수도 있겠다.

Claims (5)

  1. 소자 외부로부터 전달받은 데이타 신호를 적정 전위수준으로 버퍼링하여 출력하는 입력 버퍼링부와,
    상기 입력 버퍼링부로부터 출력되는 데이타 신호를 입력받아 소정의 시간동안 딜레이시켜 전달하는 딜레이부와,
    상기 입력 버퍼링부로부터 출력되는 데이타 신호와 상기 딜레이부를 거쳐 소정의 시간 딜레이되어 전달되는 데이타 신호를 조합하여 데이타 펄스를 발생시키는 출력 구동부와,
    상기 입력 버퍼링부의 출력단과 상기 딜레이부의 입력단 사이에 연결되며, 상기 입력 버퍼링부로부터 출력되는 데이타 신호값에 따라 상기 딜레이부의 딜레이 실현여부를 제어하여 노이즈성 신호의 입력시 상기 딜레이부의 출력단신호가 천이되는 것을 방지하여 입력 노이즈를 상쇄시키도록 제어하는 딜레이 제어부를 구비하는 것을 특징으로 하는 스큐 딜레이회로.
  2. 제 1 항에 있어서,
    상기 출력 구동부는 앤드조합 논리 게이트로 이루어지는 것을 특징으로 하는 스큐 딜레이회로.
  3. 제 2 항에 있어서,
    상기 딜레이 제어부는 상기 입력 버퍼링부의 출력신호가 각각의 게이트단으로 인가되며, 상기 딜레이부를 이루는 다수의 딜레이소자중 2n-1번째 딜레이소자의 출력단과 전원전압 인가단 사이에 각각 연결된 다수의 PMOS 트랜지스터와,
    상기 입력 버퍼링부의 출력신호의 반전신호가 각각의 게이트단으로 인가되며, 상기 딜레이부를 이루는 다수의 딜레이소자중 2n번째 딜레이소자의 출력단과 접지단 사이에 각각 연결된 다수의 NMOS 트랜지스터를 구비하며;
    상기 n은 자연수인 것을 특징으로 하는 스큐 딜레이회로.
  4. 제 1 항에 있어서,
    상기 출력 구동부는 오아조합 논리 게이트로 이루어지는 것을 특징으로 하는 스큐 딜레이회로.
  5. 제 4 항에 있어서,
    상기 딜레이 제어부는 상기 입력 버퍼링부의 출력신호가 각각의 게이트단으로 인가되며, 상기 딜레이부를 이루는 다수의 딜레이소자중 2n-1번째 딜레이소자의 출력단과 접지단 사이에 각각 연결된 다수의 NMOS 트랜지스터와,
    상기 입력 버퍼링부의 출력신호의 반전신호가 각각의 게이트단으로 인가되며, 상기 딜레이부를 이루는 다수의 딜레이소자중 2n번째 딜레이소자의 출력단과 전원전압 인가단 사이에 각각 연결된 다수의 PMOS 트랜지스터를 구비하며;
    상기 n은 자연수인 것을 특징으로 하는 스큐 딜레이회로.
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