JPH05304446A

JPH05304446A - クロックスキュー補正装置

Info

Publication number: JPH05304446A
Application number: JP4129745A
Authority: JP
Inventors: Takamori Terada; 孝守寺田; Mikio Uesugi; 美喜夫上杉; Ryosuke Takeuchi; 良祐武内; Toshihiro Yoshida; 利弘吉田; Sei Tomikawa; 聖冨川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-04-24
Filing date: 1992-04-24
Publication date: 1993-11-16

Abstract

(57)【要約】【目的】外部からスキューを調整できるクロックスキ
ュー補正装置を得る。【構成】ＬＳＩの内部回路１に遅延回路２８を追加す
る。遅延回路２８は、遅延素子４４〜４６とスイッチ４
７〜５２とで構成され、外部制御信号により、スイッチ
制御回路３４を介して各スイッチ４７〜５２をＯＮ，Ｏ
ＦＦさせて、信号が遅延素子４４〜４６を通る回数を制
御することにより、遅延時間を調整できる。【効果】遅延素子を外部から制御することにより、Ｌ
ＳＩの出力信号のディレイが調整されて、同時に次段の
ＬＳＩに信号が入る。このためＬＳＩが高速化してもス
キューによる出力の変動が起らない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、基板に実装された複
数のＬＳＩ等の回路間に発生するクロックスキューを補
正するクロックスキュー補正装置に関するものである。

【０００２】

【従来の技術】図１５は従来の複数のＬＳＩを基板に設
けた半導体集積回路装置を示す構成図であり、図におい
て、１，２，３はＬＳＩで、ＬＳＩ１とＬＳＩ２とは、
全く同一のものである。４はＬＳＩ１，２，３を実装し
ている基板、５はこの回路の入力端子、６はＬＳＩ１の
入力端子、７はＬＳＩ２の入力端子、８はＬＳＩ１の出
力端子、９はＬＳＩ２の出力端子、１０，１１はＬＳＩ
３の入力端子、１２はＬＳＩ３の出力端子、１３はこの
回路の出力端子である。また１４ａ，１４ｂ，１４ｃは
端子５と端子６，７とを接続する配線、１５は端子８，
１０を接続する配線、１６は端子９，１１を接続する配
線、１７は端子１２，１３を接続する配線である。

【０００３】次に動作について説明する。上記の構成に
おいて、端子５にクロック信号を入力するものとする
と、この信号は配線１４ａを通して配線１４ｂ，１４ｃ
に分岐して伝播する。そして端子６，７に到着してＬＳ
Ｉ１，２が動作を開始する。ここでＬＳＩ１，２は同じ
ものであるので、ＬＳＩ内部の遅延時間が同じである。
このため同時に端子８，９より信号を出力する。ＬＳＩ
３は１０，１１より理想的には図１６（ａ）のようにＬ
ＳＩ１，２の信号を同時に受け取り、内部でそれらの信
号を処理して端子１２より信号を出力する。

【０００４】図１７は例えば、株式会社サイエンスフォ
ーラム１９８９年５月発行の「ＡＳＩＣデザインハ
ンドブック」Ｐ．２１６に示された従来のクロックス
キュー補正を行うようにしたクロック系回路のブロック
図であり、図において、１８はクロック発生回路、１
９，２０，２１ａ〜２１ｂ，２２ａ〜２２ｄは上記クロ
ック発生回路１８から入力されるクロック信号を分配す
るためのツリー状配線を構成する増幅回路であり、２３
ａ〜２３ｄはクロック信号が供給されるＬＳＩ等の回路
ブロックである。

【０００５】次に動作について説明する。クロック発生
回路１８から入力されるクロック信号が増幅回路１９，
２０，２１ａ〜２１ｂ，２２ａ〜２２ｄを通じて各回路
ブロック２３ａ〜２３ｄにツリー状に分配されることに
より、複数の回路ブロック２３ａ〜２３ｄがあるような
場合のクロック間のスキュー（skew) を小さくすること
で、タイミングの大きなずれによる順序動作する各回路
ブロックの誤動作を防止している。

【０００６】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、図１５で示した配
線１４ｂ，１４ｃの長さを等しくすることが困難である
ため、配線１４ｂを通して端子６にクロック信号が到着
し、ＬＳＩ１が動作を始めた時、厳密にはまだ配線１４
ｃを通して端子７にクロック信号が到着していない。こ
のためＬＳＩ２は動作を開始していないことになる。ま
たＬＳＩ１，２は同一の回路なので、ＬＳＩ１が端子８
より信号を出力しても、ＬＳＩ２はまだ信号が出力され
ていない。このため、端子１０，１１に信号を到着する
時に図１６（ｂ）のようにわずかであるが位相差（スキ
ュー）が生じてしまう。このスキューはＬＳＩが低速で
あれば位相余有が十分にあるため、ＬＳＩ３の出力信号
には影響はない。しかしＬＳＩが高速になるに従って位
相余有が少なくなっていき、端子１０，１１の信号の位
相差が直接、ＬＳＩ３の出力信号に影響を与えてしま
う。

【０００７】この対策として、図１７のようにクロック
信号をツリー状に等距離で各回路ブロック２３ａ〜２３
ｄに供給する回路方式があるが、この図１７に示した従
来のクロック系回路では、設計時に遅延時間が固定され
てしまうので、システムとして調整する場合に、設計時
に予想されたクロック間スキューによるタイミングのず
れより大きくなり順序回路が誤動作してしまったような
場合には、もう一度設計をやり直さなければならないと
いう問題点があった。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、外部から遅延時間を調整し、ク
ロック間スキューによる回路の誤動作を防止することが
できるクロックスキュー補正装置を得ることを目的とす
る。

【０００９】

【課題を解決するための手段】請求項１の発明に係るク
ロックスキュー補正装置は、複数の遅延素子をスイッチ
を介して接続して成る遅延回路を設け、各スイッチを制
御して遅延時間を変え、入力信号を遅延することによ
り、各ＬＳＩ間のスキューを調整するものである。

【００１０】請求項２の発明に係るクロックスキュー補
正装置は、入力信号に対して任意の遅延時間を設定でき
る遅延回路を設けるとともに、その遅延回路の出力に応
じて遅延時間を制御する遅延制御回路を設けたものであ
る。

【００１１】

【作用】請求項１の発明におけるクロックスキュー補正
装置は、遅延回路の遅延時間が外部制御信号により制御
されることにより、入力から出力までの伝播遅延時間が
決定される。

【００１２】請求項２の発明におけるクロックスキュー
補正装置は、各回路ブロックに最適な遅延時間を初期段
階で設定し、その後、誤動作を起こさないようなタイミ
ングで入力信号を取り込むことが可能となる。

【００１３】

【実施例】実施例１．以下、請求項１の発明の一実施例
を図について説明する。図１において、１〜１７は図１
５と全く同一のものである。２８，２９は外部からの制
御によって遅延時間を調整できる遅延回路である。ま
た、３０〜３３は外部入力を受け付ける端子で、端子３
０，３１はＬＳＩ１に、端子３２，３３はＬＳＩ２にそ
れぞれ配線２４〜２７を通して接続されている。

【００１４】図２に遅延回路２８，２９の内部構成を示
す。この回路において、４４〜４６は遅延素子、４７〜
５２はスイッチ、３７ａ〜４３は遅延素子４４〜４６、
スイッチ４７〜５２を継ぐ配線である。３４はスイッチ
４７〜５２を制御するスイッチ制御回路である。この図
２は実質的にクロックスキュー補正装置を示す。

【００１５】配線３７ａは、制御すべき信号を通し、配
線３７ｂ，３７ｃへ分岐してスイッチ４７、遅延素子４
４と接続している。配線３８は遅延素子４４の出力とス
イッチ５０とを接続している。配線３９はスイッチ４
８，５０と遅延素子４５とに接続している。配線４０は
遅延素子４５の出力とスイッチ５１とを接続している。
配線４１はスイッチ５１，４９と遅延素子４６の入力と
に接続している。配線４２は遅延素子４６の出力とスイ
ッチ５２とを接続している。また配線４３はこの遅延回
路２８（２９）の出力信号が通る配線で、スイッチ４
７，４８，４９，５２を接続する配線である。なお、遅
延素子４４〜４６は同一のもので、信号が入力してから
出力するまでの間、一定時間遅延する。

【００１６】次に動作について説明する。図２のように
構成された遅延回路２８，２９においては、外部より制
御できるスイッチ４７〜５２によって遅延時間を調整で
きる。この回路は遅延素子４４〜４６を何段通すかによ
って遅延時間を調整するものである。

【００１７】まず、スイッチ４７をＯＮにし、その他の
スイッチ４８〜５２をＯＦＦにした場合について述べ
る。この場合、信号は配線３７ａ，３７ｃを通してスイ
ッチ４７を通りそのまま出力される。これは遅延素子４
４〜４６を通らないので、入力と同じ波形を出力するこ
とになる。

【００１８】次にスイッチ５０，４８をＯＮにし、その
他のスイッチ４７，４９，５１，５２をＯＦＦにした場
合は、信号は配線３７ａ，３７ｂを通し遅延素子４４に
流れある一定時間遅延する。遅延素子４４を通った信号
は、スイッチ５０，４８を通して出力される。これによ
り信号は遅延素子４４を１回通ることになり、入力より
も単位時間分だけ送れた波形を出力する。

【００１９】また、スイッチ５０，５１，４９をＯＮに
し、その他のスイッチ４７，４８，５２をＯＦＦにした
場合は、信号は配線３７ａ，３７ｂを通し遅延素子４４
に入る。ここで単位時間だけ遅延され、配線３８、スイ
ッチ５０、配線３９を通して遅延素子４５に入る。ここ
でさらに単位時間だけ遅延された後、配線４０、スイッ
チ５１、配線４１、スイッチ４９を通して出力される。
従ってこの場合、遅延回路２８，２９に入力された信号
は遅延素子４４，４５を２回通って出力されることにな
る。

【００２０】以上のようにして、スイッチ４７〜５２を
外部よりスイッチ制御回路３４を介して制御すること
で、遅延素子４４〜４６を通る回数を調整することによ
って、遅延素子を通った回数に比例させて希望の遅延時
間を作ることができる。図３に端子８，９における波形
の従来の装置（図３（ａ））と遅延回路２８，２９を導
入した場合（図３（ｂ））との比較を示す。

【００２１】実施例２．上記実施例では、遅延回路２
８，２９を構成するのに遅延素子４４〜４６を設けた
が、ＲＣラダーで構成してもよい。図４はＲＣラダーで
構成した遅延回路２８（２９）を示す。図４において、
６６〜６８は抵抗、６９〜７１はコンデンサ、７２〜７
５はスイッチである。また５４〜６５は、抵抗６６〜６
８、コンデンサ６９〜７１、スイッチ７２〜７５を接続
する配線である。

【００２２】配線５４は制御すべき信号をスイッチ７２
に接続している。配線５５はスイッチ７２のｂ接点と抵
抗６６とを接続している。配線５６は抵抗６６とスイッ
チ７３のａ接点とコンデンサ６９とを接続している。配
線５７はコンデンサ６９とアースとを接続し、配線５８
はスイッチ７３と抵抗６７とを接続している。配線５９
は抵抗６７とスイッチ７４のａ接点とコンデンサ７０、
配線６０はコンデンサ７０とアースとをそれぞれ接続し
ている。また配線６１はスイッチ７４と抵抗６８とを、
配線６２は抵抗６８とスイッチ７５のａ接点とコンデン
サ７１とをそれぞれ接続している。配線６３はコンデン
サ７１とアースとを接続し、配線６４はスイッチ７２の
ａ接点とスイッチ７３〜７５のｂ接点とを接続してい
る。配線６５はスイッチ７５と接続しており、この遅延
回路２８（２９）の出力信号が通る配線である。以上の
ように接続すると、抵抗６６とコンデンサ６９、抵抗６
７とコンデンサ７０、抵抗６８とコンデンサ７１はそれ
ぞれ遅延素子としての積分回路の構成となっている。

【００２３】動作について説明する。まずスイッチ７２
をａ側、スイッチ７５をｂ側に倒した場合、信号は、配
線５４，６４，６５の順に流れる。この場合入力信号が
そのまま出力される。次にスイッチ７２をａ側、スイッ
チ７４をｂ側、スイッチ７５をａ側に倒し、スイッチ７
３をＯＦＦにした場合、信号は配線５４、スイッチ７
２、配線６４、スイッチ７４、配線６１、抵抗６８、配
線６２、スイッチ７５、配線６５を通る。すなわち積分
回路を１段通ることになる。積分回路を通ることによっ
て一定時間遅延することになり、入力信号を単位時間だ
け遅延させて出力することができる。すなわちスイッチ
７２〜７５で積分回路を通る段数を０〜３段まで制御を
行うことによって遅延時間を調整できる。

【００２４】実施例３．また、トランジスタのドライブ
能力を可変することによって遅延を制御する方法でもよ
い。図５にその構成図を示す。図５において、７６〜７
９はスイッチ、８０〜８３は遅延素子である。スイッチ
と単位遅延素子は直列接続となっており、それらを１組
として４つのパラレル接続となっている。例えばスイッ
チ７６，７７をＯＮ、スイッチ７８，７９をＯＦＦとす
ると、２ケのパラレル接続となり、遅延素子８０，８１
のドライブ能力は２倍となるので遅延時間を短縮でき
る。すなわちバッファの数に反比例して遅延時間を作る
ことができる。

【００２５】実施例４．図６は請求項２の発明の一実施
例を示すブロック図であり、９１は遅延回路であり、入
力データａに遅延を与え遅延データｂとして出力する。
９２は遅延回路９１から出力された遅延データｂを保持
するラッチ回路としてのフリップフロップであり、クロ
ック信号ｅによりラッチされデータｃとして保持され
る。９３はこのラッチされたデータｃから遅延回路９１
の遅延時間を制御する制御信号ｄを生成する遅延制御回
路である。

【００２６】図７は図６の遅延回路９１の内部構成図で
ある。９４は選択回路であり、複数の遅延データから任
意のデータを制御信号ｄにより選択してデータｂのｉと
して出力する。９５ａ〜９５ｅは遅延素子であり、入力
データａから上記複数の遅延データを作る。

【００２７】次に動作について説明する。図６のように
構成されたクロックスキュー補正装置は、図８に示すよ
うなフローチャートに従って動作させる。図８は遅延制
御回路９３の動作を示している。先ず、システム起動
時、ステップＳＴ１により入力データａに“１”，
“０”を繰返し入力し、ステップＳＴ２で遅延制御回路
９３により遅延回路９１の遅延値ｇを０に設定する。つ
まり、図７における制御信号ｄにより入力データａをそ
のまま選択回路９４で選択してステップＳＴ３でデータ
ｂのｉとして出力する。これをフリップフロップ９２で
ラッチし出力データｃをステップＳＴ４で監視する。

【００２８】次に、ステップＳＴ５，ＳＴ６で上記デー
タｃが１つ前に保持していた値と反転したと判定される
まで、ステップＳＴ７で遅延値ｇを１ずつ加算して繰り
返す。つまり、遅延回路９１において、制御信号ｄの遅
延値ｇが１ずつ加算されることにより、入力データａが
遅延素子９５ａの出力、９５ｂの出力、……というよう
に遅延値ｇの大きいものへと順に変化していき、出力デ
ータｂのｉとしてフリップフロップ９２にラッチされ
る。そしてステップＳＴ５でデータｃの１回目の反転が
起ったときのｇをステップＳＴ８で保持し、また同じ動
作を繰り返す。

【００２９】そして、ステップＳＴ６で２回目の反転が
起ったならば、ステップＳＴ９で前に保持していたｇと
の中間値αをとり、これをステップＳＴ１０でｇに設定
する。こうすることにより、入力データの真中どりがで
き、順序回路の誤動作を防止することができる。

【００３０】以上の一連の動きのタイムチャートを図９
に示す。図９においては、データｂがｂ₂となったとき
１回目の反転があり、次にｂ₆となったときに２回目の
反転があった場合を示し、これらの中間の値（ここでは
ｂ₄）がとられることになる。

【００３１】実施例５．この実施例５は上記実施例４と
基本的に同じであるが、遅延制御回路の構成を変えたも
のである。即ち、図１０に示すように、遅延回路９１
と、入力データａをラッチするフリップフロップ９２の
構成は同じであるが、遅延制御回路９６は図１１に示す
ような構成となる。

【００３２】図１１では、実施例４で説明したように、
まず遅延値０の“１”，“０”交番パターンがデータｂ
として図１２のように入力され、クロック信号ｅと位相
比較回路９７で比較されることにより、図１２に示すＰ
という信号ができる。この信号Ｐを積分回路９８により
積分し、ＶＩという電圧を得る。さらにその電圧ＶＩを
Ａ／Ｄコンバータ９９によりデジタル信号ｊに変換し、
この信号ｊにより遅延制御回路９６へフィードバックを
かけ、次の遅延値を設定する。そしてあらかじめ設定し
た基準に信号ｂとｅとの位相差が近づくまで、この操作
を繰返し行う。そして、そのときの信号ｊを保持回路１
００に保持し、信号ｉにより選択切換回路１０１の遅延
値の設定を行う。

【００３３】実施例６．上記実施例４に示した図６のク
ロックスキュー補正装置は遅延回路９１に入力データａ
を入れたものであるが、図１３のように遅延回路９１に
クロック信号ｅを入れた場合も実施例４と同じ効果があ
る。

【００３４】実施例７．上記実施例５に示した図１０の
クロックスキュー補正装置は遅延回路９１に入力データ
ａを入れたものであるが、図１４のように遅延回路９１
にクロック信号ｅを入れた場合も実施例５と同じ効果が
ある。

【００３５】

【発明の効果】以上のように、請求項１の発明によれ
ば、遅延回路の遅延時間を外部から制御できるように構
成したので、ＬＳＩ等の回路の速度に応じてスキューを
補正できる効果がある。

【００３６】請求項２の発明によれば、遅延回路の遅延
時間をその遅延出力に基いて調整できるように構成した
ので、システム調整時にタイミングの微調整ができ、ま
た誤動作による設計のやり直しを行わなくて済むという
効果がある。

【図面の簡単な説明】

【図１】請求項１の発明の実施例１によるクロックスキ
ュー補正装置を用いた半導体集積回路装置の構成図であ
る。

【図２】上記クロックスキュー補正装置のブロック図で
ある。

【図３】同装置と従来装置とを比較するタイミングチャ
ートである。

【図４】実施例２による遅延回路の回路図である。

【図５】実施例３による遅延回路の構成図である。

【図６】請求項２の発明の実施例４によるクロックスキ
ュー補正装置のブロック図である。

【図７】同装置の遅延回路の内部構成を示すブロック図
である。

【図８】同装置の動作を示すフローチャートである。

【図９】同装置の動作を示すタイミングチャートであ
る。

【図１０】実施例５による同装置のブロック図である。

【図１１】同装置の遅延制御回路のブロック図である。

【図１２】同遅延制御回路の動作を示すタイミングチャ
ートである。

【図１３】実施例６による同装置のブロック図である。

【図１４】実施例７による同装置のブロック図である。

【図１５】従来の半導体集積回路装置の構成図である。

【図１６】同装置の動作を示すタイミングチャートであ
る。

【図１７】従来のクロック系回路のブロック図である。

【符号の説明】

２８，２９遅延回路３４スイッチ制御回路４４〜４６，８０〜８３，９５ａ〜９５ｅ遅延素子４７〜５２，７２〜７９スイッチ６６〜６８抵抗（遅延素子）６９〜７１コンデンサ（遅延素子）９１遅延回路９２フリップフロップ（ラッチ回路）９３，９６遅延制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉田利弘尼崎市塚口本町８丁目１番１号三菱電機株式会社通信機製作所内 (72)発明者冨川聖尼崎市塚口本町８丁目１番１号三菱電機株式会社通信機製作所内

Claims

【特許請求の範囲】

【請求項１】複数の遅延素子、各遅延素子の入力及び
／又は出力を互いに接続する複数のスイッチとから成り
入力信号を遅延させる遅延回路と、上記複数のスイッチ
を外部制御信号に応じて制御することにより遅延時間を
制御するスイッチ制御回路とを備えたクロックスキュー
補正装置。
【請求項２】入力信号を遅延させる遅延回路と、上記
遅延回路の出力を保持するラッチ回路と、上記ラッチ回
路の出力に応じて上記遅延回路の遅延時間を制御する遅
延制御回路とを備えたクロックスキュー補正装置。