KR100366629B1 - 클럭신호들 간의 스큐를 줄이기 위한 레더형 클럭회로망 - Google Patents

Abstract

본 발명은 클럭신호들 간의 스큐를 줄이기 위한 레더(ladder)형 클럭회로망에 대하여 기술된다. 클럭회로망은 클럭신호를 입력하는 제1 버퍼와, 제1 버퍼의 출력을 소정시간씩 지연시키는 제1 지연단들과, 제1 지연단들 각각의 출력에 연결되는 제2 버퍼들과, 제2 버퍼들의 출력들 사이에 각각 연결되는 제2 지연단들을 구비한다. 제1 지연단들 및 제2 지연단들은 클럭신호가 실리는 라인들의 저항 및 커패시터로 구성된다. 본 발명의 클럭회로망에 의하면, 발생되는 내부클럭신호들 간의 스큐를 줄일 수 있으며, 반도체 공정변화, 온도변화 및 전원변화에도 안정적인 듀티를 갖는 내부클럭신호들이 발생된다.

Description

클럭신호들 간의 스큐를 줄이기 위한 레더형 클럭회로망{Ladder type clock network for reducing skew of clock signals}

본 발명은 반도체 집적회로에 관한 것으로서, 특히 클럭신호들 간의 스큐를 줄이기 위한 클럭회로망(clock network)에 관한 것이다.

반도체 집적회로에서 하나의 핀으로 입력된 외부클럭신호는 다수개의 내부클럭신호로 전환되어 디바이스(device) 전체에 분배된다. 내부클럭신호들은 동일한 슬루레이트와 듀티를 가지며 스큐가 없어야 이상적이다. 그러나, 입력 핀으로부터 비교적 멀리 떨어진 부분에 도달하는 내부클럭신호는 입력 핀에 바로 인접한 부분의 내부클럭신호에 대하여 상당히 지연될 수 있다. 이는 반도체 집적회로의 고속동작에 있어서 중요한 이슈(issue)가 되고 있으며, 이를 해결하기 위한 방안으로 위상 블렌딩 방법(phase blending)이 개발되고 있다.

도 1은 종래의 위상 블렌딩 방법을 사용한 클럭 회로망을 나타내는 도면이다. 클럭 회로망(100)은 U자 타입의 클럭 회로망으로써, 입력클럭신호(CLK_in)를 수신하여 다수개의 내부클럭신호들(ICLKi,i=1~9)을 발생한다. 입력클럭신호(CLK_in)는 버퍼(101)를 통하여 직렬 연결된 다수개의 제1 지연소자들(110a ~ 110f)에 연결되고, 지연소자들(110a ~ 110e)의 출력들은 위상블렌더들(140a ~ 140e)에 각각 연결된다. 마지막 지연소자(110f)는 버퍼(120f)를 통해 직렬 연결된 다수개의 제2 지연소자들(130a ~ 130f)에 연결된다. 제1 지연소자들(110a ~ 110f)와 제2 지연소자들(130a ~ 130f)은 일종의 라인, 예컨대 메탈라인이 갖는 지연요소를 의미한다. 제1 지연소자들(110a ~ 110e)과 제2 지연소자들(130a ~ 130e)의 출력들은 위상블렌더(140a ~ 140e)로 입력된다. 위상블렌더들(140a ~ 140e)의 출력은 내부클럭신호들(ICLKi, i=1~9)로 발생된다.

제1 내부클럭신호(ICLK1)는 제1 업노드(UP1)와 제1 업노드(UP1)로부터 제1 지연소자들(110b ~ 110f), 버퍼(120f), 및 제2 지연소자들(130a ~ 130e)을 거친 제1 다운노드(DN1) 신호를 입력하는 위상블렌더(140a)에 의하여 그들 사이의 중간 파형으로 결정된다. 이와 같은 방법으로 제2 내지 제9 내부클럭신호(ICLKi,i=2~9)가 발생된다.

위상블렌더(140a ~ 140e)는 논문(IEEE, Journal of Solid state circuit,1999년 5월, "Portable digital DLL for high speed interface" B.W.Garlepp)에 기술되어 있다. 이 논문의 위상블렌더는 그 동작상 수신되는 두 클럭신호들의 슬롭(slope)이 다소 누워져 있는 상태에서 안정적이다. 그런데, 클럭신호의 슬롭이 눕게 되면 이에 따라 클럭신호 상에 지터(jitter)가 발생되는 문제점이 있다.

아울러, 제1 지연소자들(110a ~110f)과 제2 지연소자들(130a ~ 130f)은 서로 부하 환경이 다르기 때문에, 위상블렌더(140a ~140e)로 입력되는 클럭신호들의 지연도 선형적이지 못하다. 그리고, 위상블렌더(140a ~ 140e) 또한 비선형적으로 동작하기 때문에 클럭신호들의 지연은 더욱 선형적이지 못하게 된다. 이에 따라, 발생되는 내부클럭신호들(ICLKi,i=1~9) 간에는 스큐가 불가피하게 존재한다. 그리고, 위상블렌더(140a ~ 140e)에서 블렌딩되는 비율이 전원, 온도, 공정변화에 따라 민감하게 변하므로 스큐의 값 또한 넓은 분포를 갖게 된다.

그러므로, 내부클럭신호들(ICLKi,i=1~9) 간의 스큐를 줄일 수 있는 클럭회로망이 요구된다.

본 발명의 목적은 클럭신호들 간의 스큐를 줄일 수 있는 클럭회로망을 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 위상블렌딩 방식을 사용한 U자형 클럭회로망을 나타내는 도면이다.

도 2는 본 발명의 일실시예에 따른 레더형 클럭회로망을 나타내는 도면이다.

도 3은 도 2에서 제1 내부클럭신호의 흐름을 나타내는 도면이다.

상기 목적을 달성하기 위한 본 발명의 일면에 따른 클럭회로망은 클럭신호를 입력하여 소정시간씩 지연시키는 제1 지연단들; 상기 제1 지연단들의 각 출력에 연결되어 상기 제1 지연단들의 출력 신호들을 각각 버퍼링하는 버퍼들; 및 상기 버퍼들의 출력들 사이에 각각 연결되며, 양방향 출력특성을 갖는 제2 지연단들을 구비한다.상기 목적을 달성하기 위한 본 발명의 다른 일면에 따른 클럭회로망은 클럭 신호를 소정시간씩 지연시키는 제1 지연단들; 내부 클럭 신호들의 출력 노드들 사이에 각각 연결되며, 입력되는 신호를 지연하여 양방향으로 출력하는 제2 지연단들; 및 상기 제1 지연단들의 각 출력과 상기 내부 클럭 신호들의 각 출력 노드들을 전기적으로 연결하는 패스들을 구비하며, 상기 내부 클럭 신호들 각각은 상기 제1 지연단들, 상기 패스들 및 상기 제2 지연단들을 포함하는 다수의 경로들을 통해 전달되는 상기 클럭신호들을 블렌딩한 신호인 것을 특징으로 한다.바람직하기로는, 제1 지연단들 및 제2 지연단들은 클럭신호가 실리는 라인들의 저항 및 커패시터로 구성된다.

이와 같은 본 발명의 클럭회로망에 의하면, 발생되는 내부클럭신호들 간의 스큐를 줄일 수 있다. 그리고 반도체 공정변화, 온도변화 및 전원변화에도 안정적인 듀티를 갖는 내부클럭신호들이 발생된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 2는 본 발명의 일실시예에 따른 클럭회로망을 나타내는 도면이다. 클럭회로망(200)은 클럭신호(CLK_in)를 수신하여 내부클럭신호들(ICLKi,i=1~9)을 발생시킨다. 클럭회로망(200)은 제1 버퍼(201), 제1 지연단들(210a,201b,…,210i), 제2 버퍼들(220a,220b,…,220i), 제2 지연단들(230a,230b,…,230i)을 포함한다.

제1 버퍼(201)는 클럭신호(CLK_in)를 수신하여 제1 지연단(210a)으로 전달한다. 제1 지연단들(210a,210b,…,210i)은 일종의 라인부하를 나타내는 것으로써, 예컨대 소정의 쉬이트(sheet) 저항값을 갖는 메탈라인이 일정 길이로 배치됨으로 인해 존재하는 라인저항과 라인커패시터로 표시된다. 제1 지연단들(210a,210b,…,210i)의 각 출력노드들(UP1,UP2,…,UP9)은 제2 버퍼들(220a,220b,…,220i)에 각각 연결된다.

제2 버퍼들(220a,220b,…,220i)의 출력노드들(DN1,DN2,…,DN9) 사이에는 제2 지연단들(230a,230b,…,230i)이 연결된다. 제2 버퍼들(220a,220b,…,220i)은 제2지연단들(230a,230b,…,230i)에 내부적으로 포함될 수도 있다. 제2 지연단들(230a,230b,…,230i)은 제1 지연단들(210a,210b,…,210i)과 거의 동일하고 양방향 출력특성을 갖는다. 제2 버퍼들(220a,220b,…,220i)의 출력노드들(DN1,DN2,…,DN9) 각각은 내부클럭신호들(ICLKi,i=1~9)이 된다. 한편, 제2 버퍼들(220a,220b,…,220i)의 출력들은 버퍼들에 각각 연결되어 버퍼들의 출력이 내부클럭신호들(ICLKi,i=1~9)로 발생될 수 있다.

이러한 클럭회로망(200)을 레더(ladder)-타입의 클럭회로망이라 칭하고, 그 동작을 도 3을 참조하여 설명하고자 한다. 제1 내부클럭신호(ICLK1)의 발생에 관련되는 신호 흐름에 대하여 구체적으로 설명한다. 제1 내부클럭신호(ICLK1)로 제공되는 신호 경로로는 9개가 있다. 즉, 제1 지연단(210a)의 출력노드(UP1)에서 버퍼(220a)를 통하는 경로, 출력노드(UP1)에서 1개의 제1 지연단(210b), 버퍼(220b) 및 1개의 제2 지연단(230b)를 통하는 경로, 출력노드(UP1)에서 2개의 제1 지연단들(210b,210c), 버퍼(220c) 및 2개의 제2 지연단들(230c,230b)를 통하는 경로 …, 그리고, 출력노드(UP1)에서 8개의 제1 지연단들(210b,210c,…,210i), 버퍼(220i) 및 8개의 제2 지연단들(230i,230h,230g,…,230b)를 통하는 경로로 이루어지는 9개의 경로이다. 그래서 출력노드(DN1)에서는 이들 9개의 경로를 통해 전달되는 클럭신호들을 블렌딩하여 그 결과로 제1 내부클럭신호(ICLK1)를 발생한다.

한편, 제9 내부클럭신호(ICLK9), 도 3에 도시되어 있지 않지만, 또한 9개의 경로에 의하여 제공되는 데, 이들 경로들은 제1 지연단(210a)의 출력노드(UP1)에서 8개의 제1 지연단들(210b,210c,…,210i) 및 버퍼(220i)를 통하는 경로,출력노드(UP1)에서 7개의 제1 지연단들(210b,210c,…,210h), 버퍼(220h) 및 1개의 제2 지연단(230i)을 통하는 경로 …, 그리고 출력노드(UP1)에서 버퍼(220a) 및 8개의 제2 지연단(230b,230c,,…,230i)을 통하는 경로로 이루어진다. 그리하여 출력노드(DN9)에서는 이들 9개의 경로를 통해 전달되는 클럭신호들을 블렌딩하여 그 결과로 제9 내부클럭신호(ICLK9)를 발생한다.

제1 내부클럭신호(ICLK1)와 제9 내부클럭신호(ICLK9)이외의 나머지 내부클럭신호들(ICLK2~ICLK8)도 9개의 경로들을 통해 전달되는 클럭신호들을 블렌딩하는 방법으로 발생된다. 그리하여 종래 기술인 도 1에서 내부클럭신호(ICLK1)는 블렌딩되는 두 위상의 거리가 멀어 출력파형에 턱이지고 지터가 증가할 수 있으나, 본 발명에서는 촘촘히 배치되는 여러 위상이 같이 블렌딩되므로 종래의 문제점을 해결한다.

이와 같이 내부클럭신호들(ICLK1 ~ ICLK9)은 그 발생되는 경로가 갖는 환경이 평균적으로 거의 동일하다. 그러므로, 발생되는 내부클럭신호들(ICLK1 ~ ICLK9) 간에는 스큐가 없다.

또한, 반도체 제조공정의 변화, 온도변화 및 전원전압의 변화에 의하여 발생하는 파라미터들의 변동이 내부클럭신호들(ICLK1 ~ ICLK9)의 발생 경로들에 의해 평균되는 효과가 있으므로, 내부클럭신호들(ICLK1 ~ ICLK9)의 듀티(duty) 및 스큐의 변화도 작아진다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명의 클럭회로망에 의하면, 발생되는 내부클럭신호들 간의 스큐를 줄일 수 있다. 그리고 반도체 공정변화, 온도변화 및 전원변화에도 안정적인 듀티를 갖는 내부클럭신호들이 발생된다.

Claims (10)

1. 클럭신호를 입력하여 소정시간씩 지연시키는 제1 지연단들;

   상기 제1 지연단들의 각 출력에 연결되어상기 제1 지연단들의 출력 신호들을 각각 버퍼링하는버퍼들; 및

   상기 버퍼들의 출력들 사이에 각각 연결되며,양방향 출력특성을 갖는제2 지연단들을 구비하는 것을 특징으로 하는 클럭회로망.
2. 제1항에 있어서, 상기 제1 지연단들 및 제2 지연단들은

   상기 클럭신호가 실리는 라인들의 저항 및 커패시터인 것을 특징으로 하는 클럭회로망.
3. 클럭 신호를소정시간씩 지연시키는 제1 지연단들;

   내부 클럭 신호들의 출력 노드들 사이에 각각 연결되며, 입력되는 신호를 지연하여 양방향으로 출력하는 제2 지연단들; 및

   상기 제1 지연단들의 각 출력과 상기 내부 클럭 신호들의 각 출력 노드들을 전기적으로 연결하는 패스들을 구비하며,

   상기 내부 클럭 신호들 각각은

   상기 제1 지연단들, 상기 패스들 및 상기 제2 지연단들을 포함하는 다수의 경로들을 통해 전달되는 상기 클럭신호들을 블렌딩한 신호인것을 특징으로 하는 클럭회로망.
4. 제3항에 있어서, 상기 클럭회로망은

   상기 내부 클럭 신호들의 상기 각 출력 노드에 연결되여, 상기 내부 클럭 신호들을 버퍼링하는 버퍼들을 더 구비하는 것을 특징으로 하는 클럭회로망.
5. 제3항에 있어서, 상기 제1 지연단들 및 제2 지연단들은

   상기 클럭신호가 실리는 라인들의 저항 및 커패시터인 것을 특징으로 하는 클럭회로망.
6. 제3항에 있어서,상기 패스들은

   상기 제1 지연단들의 각 출력을 버퍼링하는 버퍼들을 포함하는 것을 특징으로 하는 클럭회로망.
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