JPH09186682A - クロック信号調整回路 - Google Patents
クロック信号調整回路Info
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- JPH09186682A JPH09186682A JP7342966A JP34296695A JPH09186682A JP H09186682 A JPH09186682 A JP H09186682A JP 7342966 A JP7342966 A JP 7342966A JP 34296695 A JP34296695 A JP 34296695A JP H09186682 A JPH09186682 A JP H09186682A
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- circuit
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- clock signal
- clock
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- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】
【課題】 半導体装置内のクロックスキューを自動的に
補正でき、また調整後でも再調整ができるクロック信号
調整回路を提供する。 【解決手段】 ２つの回路に入力される一方の信号Ｖ３
を基準信号とし、また他方の信号Ｖ１１を基準信号に対
して夫々異なる遅延量で遅延させる複数の遅延経路を設
ける。ｎ−１セレクタ回路１０は複数の遅延経路の１つ
を選択して４入力ＡＮＤゲート回路１２に出力する。４
入力ＡＮＤゲート回路１２は、信号Ｖ３と信号Ｖ１１と
の位相差に応じたパルス信号である信号Ｖ１２を１／ｎ
カウンタ回路１３に出力し、１／ｎカウンタ回路１３
は、パルスＶ１２を受けてセレクタ１０から他の遅延し
た信号を出力するように制御する選択制御信号Ｓｎを出
力する。
補正でき、また調整後でも再調整ができるクロック信号
調整回路を提供する。 【解決手段】 ２つの回路に入力される一方の信号Ｖ３
を基準信号とし、また他方の信号Ｖ１１を基準信号に対
して夫々異なる遅延量で遅延させる複数の遅延経路を設
ける。ｎ−１セレクタ回路１０は複数の遅延経路の１つ
を選択して４入力ＡＮＤゲート回路１２に出力する。４
入力ＡＮＤゲート回路１２は、信号Ｖ３と信号Ｖ１１と
の位相差に応じたパルス信号である信号Ｖ１２を１／ｎ
カウンタ回路１３に出力し、１／ｎカウンタ回路１３
は、パルスＶ１２を受けてセレクタ１０から他の遅延し
た信号を出力するように制御する選択制御信号Ｓｎを出
力する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号調整
回路に関し、特に、例えばＬＳＩなどの半導体装置内に
おいてフリップフロップなどの回路に入力されるクロッ
ク信号間の位相差によるスキューを調整する（クロック
スキューを補正する）ためのクロック信号調整回路に関
するものである。
回路に関し、特に、例えばＬＳＩなどの半導体装置内に
おいてフリップフロップなどの回路に入力されるクロッ
ク信号間の位相差によるスキューを調整する（クロック
スキューを補正する）ためのクロック信号調整回路に関
するものである。
【０００２】
【従来の技術】半導体装置におけるクロックスキューを
補正して半導体装置内のフリップフロップなどの回路間
の誤動作を防止するための従来技術としては、例えば、
特開平５−１１０３９７号に記載されたものがある。こ
の従来例には、所望のタイミングで入力される信号に基
づいて動作する回路の入力端に、縦列接続された複数の
遅延素子と、各遅延素子に並列接続された複数のヒュー
ズ素子とを接続し、半導体装置の製造後にヒューズ素子
を選択的に溶断することで入力されるタイミング信号の
遅延量を変化させ、これにより回路間の位相差を調整し
動作タイミングを調整する技術が開示されている。
補正して半導体装置内のフリップフロップなどの回路間
の誤動作を防止するための従来技術としては、例えば、
特開平５−１１０３９７号に記載されたものがある。こ
の従来例には、所望のタイミングで入力される信号に基
づいて動作する回路の入力端に、縦列接続された複数の
遅延素子と、各遅延素子に並列接続された複数のヒュー
ズ素子とを接続し、半導体装置の製造後にヒューズ素子
を選択的に溶断することで入力されるタイミング信号の
遅延量を変化させ、これにより回路間の位相差を調整し
動作タイミングを調整する技術が開示されている。
【０００３】そして、半導体装置の設計に際してタイミ
ング設計を予め前後に余裕を持たせて設計しておき、ま
た半導体装置の製造後において作業員がヒューズ素子を
順次に溶断しながら半導体装置を動作させる。これによ
り、フリップフロップのクロック端子に入力されるクロ
ック信号が溶断されたヒューズ素子に対応する遅延素子
を通過するので、フリップフロップの入力タイミングが
徐々にずれてフリップフロップの動作タイミングを調整
することができる。つまり、クロックスキューをマニュ
アル補正してフリップフロップ間の誤動作を防止するこ
とができる。
ング設計を予め前後に余裕を持たせて設計しておき、ま
た半導体装置の製造後において作業員がヒューズ素子を
順次に溶断しながら半導体装置を動作させる。これによ
り、フリップフロップのクロック端子に入力されるクロ
ック信号が溶断されたヒューズ素子に対応する遅延素子
を通過するので、フリップフロップの入力タイミングが
徐々にずれてフリップフロップの動作タイミングを調整
することができる。つまり、クロックスキューをマニュ
アル補正してフリップフロップ間の誤動作を防止するこ
とができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、クロックスキューをマニュアルで補正するこ
とから、半導体装置の製造後にスキュー調整を作業員が
行うことが必要であり、またこのため、スキューがなく
なったか否かを判断することが困難であるという問題が
ある。さらに、ヒューズ素子は一旦溶断してしまうと再
度接続し直すことができないことから、外部条件等によ
ってスキューが変わった場合には対応できない。その
他、回路の入力端に複数の遅延素子を縦列接続し、また
遅延素子にヒューズ素子を並列接続するという複雑な構
造であるため、コスト高になるという問題もある。
来例では、クロックスキューをマニュアルで補正するこ
とから、半導体装置の製造後にスキュー調整を作業員が
行うことが必要であり、またこのため、スキューがなく
なったか否かを判断することが困難であるという問題が
ある。さらに、ヒューズ素子は一旦溶断してしまうと再
度接続し直すことができないことから、外部条件等によ
ってスキューが変わった場合には対応できない。その
他、回路の入力端に複数の遅延素子を縦列接続し、また
遅延素子にヒューズ素子を並列接続するという複雑な構
造であるため、コスト高になるという問題もある。
【０００５】本発明の課題は、半導体装置内のクロック
スキューを自動的に補正することができ、また調整後で
も再調整が可能である、クロック信号調整回路を提供す
ることにある。
スキューを自動的に補正することができ、また調整後で
も再調整が可能である、クロック信号調整回路を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明のクロック信号調
整回路は、複数の回路に供給されるクロック信号間の位
相差を調整するためのクロック信号調整回路において、
一方の回路に供給されるクロック信号をそれぞれ異なる
遅延量で出力する複数の遅延経路と、前記複数の遅延経
路の１つを選択し、前記選択された遅延経路を経たクロ
ック信号を出力する選択手段と、他方の回路に供給され
るクロック信号と前記選択された遅延経路を経て出力さ
れたクロック信号との位相差に応じたパルス信号を出力
するパルス信号発生手段と、前記パルス信号発生手段が
パルス信号を出力したときには前記遅延経路を他の遅延
経路に変更するように前記選択手段を制御する制御手段
とを有することを特徴とする。
整回路は、複数の回路に供給されるクロック信号間の位
相差を調整するためのクロック信号調整回路において、
一方の回路に供給されるクロック信号をそれぞれ異なる
遅延量で出力する複数の遅延経路と、前記複数の遅延経
路の１つを選択し、前記選択された遅延経路を経たクロ
ック信号を出力する選択手段と、他方の回路に供給され
るクロック信号と前記選択された遅延経路を経て出力さ
れたクロック信号との位相差に応じたパルス信号を出力
するパルス信号発生手段と、前記パルス信号発生手段が
パルス信号を出力したときには前記遅延経路を他の遅延
経路に変更するように前記選択手段を制御する制御手段
とを有することを特徴とする。
【０００７】また、本発明は、前記パルス信号が所定の
基準パルス幅以内である場合に前記制御手段の動作を停
止させるパルス幅判定手段をさらに有する構成としたこ
とを特徴とするものである。
基準パルス幅以内である場合に前記制御手段の動作を停
止させるパルス幅判定手段をさらに有する構成としたこ
とを特徴とするものである。
【０００８】つまり、本発明では、半導体装置内に遅延
量の異なる複数の遅延経路を設け、また複数の回路にそ
れぞれ入力されるクロック信号間の位相差に応じたパル
ス信号によって遅延経路の変更を行うことで、クロック
信号間の位相差を調整して、半導体装置の製造後におけ
るクロックキューを自動的に容易に補正することができ
る。この場合において、上記のようなパルス幅判定手段
を設けることで、クロック信号間の位相差をある程度の
誤差を持たせて調整することができる。
量の異なる複数の遅延経路を設け、また複数の回路にそ
れぞれ入力されるクロック信号間の位相差に応じたパル
ス信号によって遅延経路の変更を行うことで、クロック
信号間の位相差を調整して、半導体装置の製造後におけ
るクロックキューを自動的に容易に補正することができ
る。この場合において、上記のようなパルス幅判定手段
を設けることで、クロック信号間の位相差をある程度の
誤差を持たせて調整することができる。
【０００９】
【発明の実施の形態】以下に、本発明の実施の形態を添
付図面を参照して説明する。この実施の形態のクロック
信号調整回路は、インバータ回路１、３、４〜９、１
１、遅延回路２、ｎ−１セレクタ回路（ｎ−１ ＳＥ
Ｌ）１０、４入力ＡＮＤゲート回路１２、１／ｎカウン
タ回路（１／ｎ ＣＮＴ）１３、パルス幅判定回路１４
などから構成される。そして、ＣＬＫ入力端子からのク
ロック信号は、一方において、インバータ回路１、遅延
回路２、インバータ回路３が順次直列に接続された第１
の信号路を経て、信号Ｖ３として、半導体装置の図示し
ない内部回路のフリップフロップに入力される。
付図面を参照して説明する。この実施の形態のクロック
信号調整回路は、インバータ回路１、３、４〜９、１
１、遅延回路２、ｎ−１セレクタ回路（ｎ−１ ＳＥ
Ｌ）１０、４入力ＡＮＤゲート回路１２、１／ｎカウン
タ回路（１／ｎ ＣＮＴ）１３、パルス幅判定回路１４
などから構成される。そして、ＣＬＫ入力端子からのク
ロック信号は、一方において、インバータ回路１、遅延
回路２、インバータ回路３が順次直列に接続された第１
の信号路を経て、信号Ｖ３として、半導体装置の図示し
ない内部回路のフリップフロップに入力される。
【００１０】また、ＣＬＫ入力端子からのクロック信号
は、インバータ回路４による第１の遅延経路、インバー
タ回路４〜７の直列接続による第２の遅延経路、…イン
バータ回路８や９などによる第ｎの遅延経路からなる複
数の遅延経路からの入力Ｄ０、Ｄ１、…Ｄｎを有するｎ
−１セレクタ回路１０およびインバータ回路１１を接続
してなる第２の信号路を経て、信号Ｖ１１として、半導
体装置の図示しない内部回路のフリップフロップ（上記
のフリップフロップとは異なるフリップフロップ）に入
力される。
は、インバータ回路４による第１の遅延経路、インバー
タ回路４〜７の直列接続による第２の遅延経路、…イン
バータ回路８や９などによる第ｎの遅延経路からなる複
数の遅延経路からの入力Ｄ０、Ｄ１、…Ｄｎを有するｎ
−１セレクタ回路１０およびインバータ回路１１を接続
してなる第２の信号路を経て、信号Ｖ１１として、半導
体装置の図示しない内部回路のフリップフロップ（上記
のフリップフロップとは異なるフリップフロップ）に入
力される。
【００１１】ここで、上記の信号Ｖ３とＶ１１は、クロ
ックスキューを生じさせたくない２つの信号である。そ
して、以下に説明するように、本実施の形態では、信号
Ｖ３を基準信号とし、また信号Ｖ１１に加える遅延量を
調整することで、信号Ｖ３と信号Ｖ１１とのクロックス
キューを補正するようにしている。
ックスキューを生じさせたくない２つの信号である。そ
して、以下に説明するように、本実施の形態では、信号
Ｖ３を基準信号とし、また信号Ｖ１１に加える遅延量を
調整することで、信号Ｖ３と信号Ｖ１１とのクロックス
キューを補正するようにしている。
【００１２】インバータ回路３からの信号Ｖ３は、４入
力ＡＮＤゲート回路１２に反転入力される。インバータ
回路１１からの信号Ｖ１１も４入力ＡＮＤゲート回路１
２に入力される。４入力ＡＮＤゲート回路１２には、さ
らに、ＣＮＴ−ＥＮ（カウンタイネーブル）入力端子か
らのイネーブル信号が入力され、またパルス幅判定回路
１４からの出力信号Ｖ１４が反転入力される。そして、
４入力ＡＮＤゲート回路１２から出力される信号Ｖ１２
は、パルス幅判定回路１２と１／ｎカウンタ回路１３に
それぞれ出力される。また、１／ｎカウンタ回路１３か
ら出力される信号Ｖ１３は、ＣＮＴ ＯＵＴ出力端子か
ら出力され、またｎ−１セレクタ回路１０にその選択制
御信号Ｓｎとして入力される。ｎ−１セレクタ回路１０
は、その遅延経路として現在とは異なる遅延経路を選択
する。
力ＡＮＤゲート回路１２に反転入力される。インバータ
回路１１からの信号Ｖ１１も４入力ＡＮＤゲート回路１
２に入力される。４入力ＡＮＤゲート回路１２には、さ
らに、ＣＮＴ−ＥＮ（カウンタイネーブル）入力端子か
らのイネーブル信号が入力され、またパルス幅判定回路
１４からの出力信号Ｖ１４が反転入力される。そして、
４入力ＡＮＤゲート回路１２から出力される信号Ｖ１２
は、パルス幅判定回路１２と１／ｎカウンタ回路１３に
それぞれ出力される。また、１／ｎカウンタ回路１３か
ら出力される信号Ｖ１３は、ＣＮＴ ＯＵＴ出力端子か
ら出力され、またｎ−１セレクタ回路１０にその選択制
御信号Ｓｎとして入力される。ｎ−１セレクタ回路１０
は、その遅延経路として現在とは異なる遅延経路を選択
する。
【００１３】次に、この実施の形態のクロック信号調整
回路の動作を図２を参照して説明する。（ｎ−１）セレ
クタ回路１０の入力端子Ｄ０〜Ｄｎには、ＣＬＫ入力端
子からのクロック信号がインバータ回路４〜９によって
順次遅延しながら、それぞれ入力される。そして、（ｎ
−１）セレクタ回路１０は、初期の状態では、その入力
側の遅延経路として、入力Ｄ０に入力される遅延経路を
選択している。この状態において、クロック入力端子Ｃ
ＬＫにおいてクロック信号の立上がり波形が入力される
と、このクロック信号は、インバータ回路１、遅延回路
２、並びにインバータ回路３により、これらの分だけ遅
れた波形を有する信号Ｖ３として、インバータ回路３か
ら出力される。またインバータ回路４、（ｎ−１）セレ
クタ回路１０、並びにインバータ回路１１を経て、これ
らの分だけ遅れた波形として信号Ｖ１１が出力される。
回路の動作を図２を参照して説明する。（ｎ−１）セレ
クタ回路１０の入力端子Ｄ０〜Ｄｎには、ＣＬＫ入力端
子からのクロック信号がインバータ回路４〜９によって
順次遅延しながら、それぞれ入力される。そして、（ｎ
−１）セレクタ回路１０は、初期の状態では、その入力
側の遅延経路として、入力Ｄ０に入力される遅延経路を
選択している。この状態において、クロック入力端子Ｃ
ＬＫにおいてクロック信号の立上がり波形が入力される
と、このクロック信号は、インバータ回路１、遅延回路
２、並びにインバータ回路３により、これらの分だけ遅
れた波形を有する信号Ｖ３として、インバータ回路３か
ら出力される。またインバータ回路４、（ｎ−１）セレ
クタ回路１０、並びにインバータ回路１１を経て、これ
らの分だけ遅れた波形として信号Ｖ１１が出力される。
【００１４】これらの信号Ｖ３、Ｖ１１は、半導体装置
の内部回路内のフリップフロップに入力され、また４入
力ＡＮＤゲート１２に入力される。４入力ＡＮＤゲート
１２は、信号Ｖ３と信号Ｖ１１との位相差のパルス幅を
有する信号Ｖ１２を出力し、この信号Ｖ１２により１／
ｎカウンタ１３はインクリメントされる。このため、１
／ｎカウンタ１３からの信号Ｖ１３が、（ｎ−１）セレ
クタ回路１０に選択制御信号Ｓｎとして入力される。こ
の結果、（ｎ−１）セレクタ回路１０は、その入力側の
遅延経路として、次の入力Ｄ１に入力される遅延経路を
選択する。
の内部回路内のフリップフロップに入力され、また４入
力ＡＮＤゲート１２に入力される。４入力ＡＮＤゲート
１２は、信号Ｖ３と信号Ｖ１１との位相差のパルス幅を
有する信号Ｖ１２を出力し、この信号Ｖ１２により１／
ｎカウンタ１３はインクリメントされる。このため、１
／ｎカウンタ１３からの信号Ｖ１３が、（ｎ−１）セレ
クタ回路１０に選択制御信号Ｓｎとして入力される。こ
の結果、（ｎ−１）セレクタ回路１０は、その入力側の
遅延経路として、次の入力Ｄ１に入力される遅延経路を
選択する。
【００１５】このため、クロック入力端子ＣＬＫに次の
クロック信号が入力された場合には、上記の信号Ｖ１１
は、インバータ回路５〜７、（ｎ−１）セレクタ回路１
０およびインバータ回路１１によって、さらに遅延して
出力される。この場合、４入力ＡＮＤゲート１２から出
力される信号Ｖ１２におけるパルス幅は、先に出力され
たものよりも幅が小さくなる。この信号Ｖ１２により１
／ｎカウンタ１３が再度インクリメントされ、信号Ｖ１
３が選択制御信号Ｓｎとして（ｎ−１）セレクタ回路１
０に入力される結果、（ｎ−１）セレクタ回路１０は、
次の入力（図示は省略したが入力Ｄ２）に入力される遅
延経路を選択する。
クロック信号が入力された場合には、上記の信号Ｖ１１
は、インバータ回路５〜７、（ｎ−１）セレクタ回路１
０およびインバータ回路１１によって、さらに遅延して
出力される。この場合、４入力ＡＮＤゲート１２から出
力される信号Ｖ１２におけるパルス幅は、先に出力され
たものよりも幅が小さくなる。この信号Ｖ１２により１
／ｎカウンタ１３が再度インクリメントされ、信号Ｖ１
３が選択制御信号Ｓｎとして（ｎ−１）セレクタ回路１
０に入力される結果、（ｎ−１）セレクタ回路１０は、
次の入力（図示は省略したが入力Ｄ２）に入力される遅
延経路を選択する。
【００１６】上記のような動作が繰り返され、信号Ｖ３
と信号Ｖ１１との位相差がほぼ揃う時点になった場合に
は、ＣＬＫ入力端子からクロック信号が入力された場合
でも、４入力ＡＮＤゲート１２からは信号Ｖ１２が出力
されることはなくなり、１／ｎカウンタ１３はインクリ
メントされない状態となる。そして、この状態は、信号
Ｖ３と信号Ｖ１１との間に位相差がなく、これらの位相
が揃った状態、つまりクロックスキューが調整された状
態である。
と信号Ｖ１１との位相差がほぼ揃う時点になった場合に
は、ＣＬＫ入力端子からクロック信号が入力された場合
でも、４入力ＡＮＤゲート１２からは信号Ｖ１２が出力
されることはなくなり、１／ｎカウンタ１３はインクリ
メントされない状態となる。そして、この状態は、信号
Ｖ３と信号Ｖ１１との間に位相差がなく、これらの位相
が揃った状態、つまりクロックスキューが調整された状
態である。
【００１７】次に、ＣＮＴ−ＥＮ入力端子とパルス幅判
定回路１４について説明する。これらは、実施の形態の
クロック信号調整回路を安定して動作させるために、必
要に応じて追加される。すなわち、ＣＮＴ−ＥＮ入力端
子は、ＣＬＫ入力端子に入力されるクロック信号の立ち
上がり時点以外に、信号Ｖ１２のグリッチノイズが入力
されることによる、１／ｎカウンタ１３の誤動作を防ぐ
ために用いられる。このようなノイズは、例えば、クロ
ック入力端子ＣＬＫからクロック信号が入力されたと
き、パルス信号Ｖ３とパルス信号Ｖ１１との波形のデュ
ーティのくずれにより発生する可能性がある。
定回路１４について説明する。これらは、実施の形態の
クロック信号調整回路を安定して動作させるために、必
要に応じて追加される。すなわち、ＣＮＴ−ＥＮ入力端
子は、ＣＬＫ入力端子に入力されるクロック信号の立ち
上がり時点以外に、信号Ｖ１２のグリッチノイズが入力
されることによる、１／ｎカウンタ１３の誤動作を防ぐ
ために用いられる。このようなノイズは、例えば、クロ
ック入力端子ＣＬＫからクロック信号が入力されたと
き、パルス信号Ｖ３とパルス信号Ｖ１１との波形のデュ
ーティのくずれにより発生する可能性がある。
【００１８】そして、このＣＮＴ−ＥＮ入力端子に入力
される信号を、クロック信号の立ち上がりの前後のみを
「１」にすることで、４入力ＡＮＤゲート回路１０の動
作をクロック信号の立上がり前後のみ有効とすることが
できる。また、例えば、信号Ｖ３と信号Ｖ１１との位相
がほぼ揃い、上記のような位相の調整が完了した後にお
いて、ＣＮＴ−ＥＮ入力端子への入力信号を常に「０」
とすることで、クロック入力端子ＣＬＫからのクロック
信号の立ち上がり波形の入力などに拘らず、１／ｎカウ
ンタ回路１３の動作を停止することができる。
される信号を、クロック信号の立ち上がりの前後のみを
「１」にすることで、４入力ＡＮＤゲート回路１０の動
作をクロック信号の立上がり前後のみ有効とすることが
できる。また、例えば、信号Ｖ３と信号Ｖ１１との位相
がほぼ揃い、上記のような位相の調整が完了した後にお
いて、ＣＮＴ−ＥＮ入力端子への入力信号を常に「０」
とすることで、クロック入力端子ＣＬＫからのクロック
信号の立ち上がり波形の入力などに拘らず、１／ｎカウ
ンタ回路１３の動作を停止することができる。
【００１９】また、パルス幅判定回路１４は、４入力Ａ
ＮＤゲート回路１２から出力される信号Ｖ１２のパルス
幅を監視しており、このパルス幅が予め設定された所定
の幅の基準パルス幅より大きい場合には、クロック信号
の立ち下がりの前後以外でその出力である信号Ｖ１４が
「０」となる。また、パルス幅が基準パルス幅以内にな
った場合には、信号Ｖ１４は「１」の状態を保持する。
これにより、４入力ＡＮＤゲート回路１２からの信号Ｖ
１２が「０」のままとなるので、１／ｎカウンタ回路１
３の動作が自動的に停止される。
ＮＤゲート回路１２から出力される信号Ｖ１２のパルス
幅を監視しており、このパルス幅が予め設定された所定
の幅の基準パルス幅より大きい場合には、クロック信号
の立ち下がりの前後以外でその出力である信号Ｖ１４が
「０」となる。また、パルス幅が基準パルス幅以内にな
った場合には、信号Ｖ１４は「１」の状態を保持する。
これにより、４入力ＡＮＤゲート回路１２からの信号Ｖ
１２が「０」のままとなるので、１／ｎカウンタ回路１
３の動作が自動的に停止される。
【００２０】よって、実施の形態のクロック信号調整回
路では、パルス幅判定回路１４を使用しない場合には、
１／ｎカウンタ回路１３がインクリメントしなくなった
ときに、信号Ｖ３と信号Ｖ１１の位相がほぼ揃うことに
なる。また、パルス幅判定回路１４を使用した場合に
は、信号Ｖ３と信号Ｖ１１との位相差がパルス判定回路
１４に設定された基準パルスの幅以内である場合に、１
／ｎカウンタ回路１３の動作が停止することから、この
基準パルスの幅に対応する誤差だけの信号Ｖ３と信号Ｖ
１１との間の位相差が許容されることになる。
路では、パルス幅判定回路１４を使用しない場合には、
１／ｎカウンタ回路１３がインクリメントしなくなった
ときに、信号Ｖ３と信号Ｖ１１の位相がほぼ揃うことに
なる。また、パルス幅判定回路１４を使用した場合に
は、信号Ｖ３と信号Ｖ１１との位相差がパルス判定回路
１４に設定された基準パルスの幅以内である場合に、１
／ｎカウンタ回路１３の動作が停止することから、この
基準パルスの幅に対応する誤差だけの信号Ｖ３と信号Ｖ
１１との間の位相差が許容されることになる。
【００２１】以上の通り、本実施の形態のクロック信号
調整回路では、基準信号である信号Ｖ３と他方の信号Ｖ
１１とにクロックスキューを自動的に補正することがで
き、また調整後にクロックスキューがでた場合でも再調
整が可能であるし、また簡易な構成のデジタル回路とし
て半導体装置内に低コストで組み込むことができるもの
である。
調整回路では、基準信号である信号Ｖ３と他方の信号Ｖ
１１とにクロックスキューを自動的に補正することがで
き、また調整後にクロックスキューがでた場合でも再調
整が可能であるし、また簡易な構成のデジタル回路とし
て半導体装置内に低コストで組み込むことができるもの
である。
【００２２】
【発明の効果】以上のように、本発明のクロック信号調
整回路によれば、半導体装置内におけるクロックスキュ
ーを、自動的に補正し、また調整後でも再調整すること
ができる。
整回路によれば、半導体装置内におけるクロックスキュ
ーを、自動的に補正し、また調整後でも再調整すること
ができる。
【図１】本発明の実施の形態のクロック信号調整回路の
回路図。
回路図。
【図２】図１のクロック信号調整回路内の信号のタイム
チャート。
チャート。
１〜９、１１ インバータ回路 １０ （ｎ−１）セレクタ回路 １２ ４入力ＡＮＤゲート回路 １３ １／ｎカウンタ回路 １４ パルス幅判定回路
Claims (2)
- 【請求項１】 複数の回路に供給されるクロック信号間
の位相差を調整するためのクロック信号調整回路におい
て、 一方の回路に供給されるクロック信号をそれぞれ異なる
遅延量で出力する複数の遅延経路と、 前記複数の遅延経路の１つを選択し、前記選択された遅
延経路を経たクロック信号を出力する選択手段と、 他方の回路に供給されるクロック信号と前記選択された
遅延経路を経て出力されたクロック信号との位相差に応
じたパルス信号を出力するパルス信号発生手段と、 前記パルス信号発生手段がパルス信号を出力したときに
は前記遅延経路を他の遅延経路に変更するように前記選
択手段を制御する制御手段と、 を有することを特徴とするクロック信号調整回路。 - 【請求項２】 前記パルス信号が所定の基準パルス幅以
内である場合に前記制御手段の動作を停止させるパルス
幅判定手段をさらに備えたことを特徴とする請求項１に
記載のクロック信号調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7342966A JPH09186682A (ja) | 1995-12-28 | 1995-12-28 | クロック信号調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7342966A JPH09186682A (ja) | 1995-12-28 | 1995-12-28 | クロック信号調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186682A true JPH09186682A (ja) | 1997-07-15 |
Family
ID=18357896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7342966A Pending JPH09186682A (ja) | 1995-12-28 | 1995-12-28 | クロック信号調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186682A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008032701A1 (en) * | 2006-09-13 | 2008-03-20 | Nec Corporation | Clock adjusting circuit and semiconductor integrated circuit device |
| WO2009001652A1 (ja) * | 2007-06-18 | 2008-12-31 | Nagasaki University, National University Corporation | タイミング発生回路および位相シフト回路 |
-
1995
- 1995-12-28 JP JP7342966A patent/JPH09186682A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008032701A1 (en) * | 2006-09-13 | 2008-03-20 | Nec Corporation | Clock adjusting circuit and semiconductor integrated circuit device |
| US8072253B2 (en) | 2006-09-13 | 2011-12-06 | Nec Corporation | Clock adjusting circuit and semiconductor integrated circuit device |
| WO2009001652A1 (ja) * | 2007-06-18 | 2008-12-31 | Nagasaki University, National University Corporation | タイミング発生回路および位相シフト回路 |
| US8248131B2 (en) | 2007-06-18 | 2012-08-21 | Nagasaki University, National University Corporation | Timing generating circuit and phase shift circuit |
| JP5303761B2 (ja) * | 2007-06-18 | 2013-10-02 | 国立大学法人 長崎大学 | タイミング発生回路および位相シフト回路 |
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