JP3512151B2 - スキュー補正装置 - Google Patents
スキュー補正装置Info
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- signal
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Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号に対
するデータ信号のスキューを補正するためのスキュー補
正装置に関するものである。
するデータ信号のスキューを補正するためのスキュー補
正装置に関するものである。
【０００２】
【従来の技術】Ｄラッチ等の種々のデータ受信要素は、
クロック信号のクロックエッジよりセットアップ時間と
呼ばれる一定時間以上前にデータ信号が確定しているこ
とを要求する。クロック信号に対して所定のセットアッ
プ時間が確保されるようにデータ信号が生成されたとし
ても、クロック信号の伝搬遅延時間とデータ信号の伝搬
遅延時間とが異なる場合には、クロック信号とデータ信
号との間にスキュー（時間的な「ずれ」）が生じる。そ
の結果、データ受信要素が受け取るクロック信号とデー
タ信号との位相関係に問題が生じ得る。特に、高速デー
タ伝送の場合には誤データの受信につながりやすい。
クロック信号のクロックエッジよりセットアップ時間と
呼ばれる一定時間以上前にデータ信号が確定しているこ
とを要求する。クロック信号に対して所定のセットアッ
プ時間が確保されるようにデータ信号が生成されたとし
ても、クロック信号の伝搬遅延時間とデータ信号の伝搬
遅延時間とが異なる場合には、クロック信号とデータ信
号との間にスキュー（時間的な「ずれ」）が生じる。そ
の結果、データ受信要素が受け取るクロック信号とデー
タ信号との位相関係に問題が生じ得る。特に、高速デー
タ伝送の場合には誤データの受信につながりやすい。
【０００３】T.Hamamoto et al.,"400MHz Random Colum
n Operating SDRAM Techniques with Self Skew Compen
sation", 1997 Symposium on VLSI Circuits, Digest o
f Technical Papers, pp.105-106に開示されたスキュー
補正装置は、入力データ信号を固定の遅延量だけ遅延さ
せた遅延データ信号を生成するための固定ディレイライ
ンと、入力クロック信号を可変の遅延量だけ遅延させた
遅延クロック信号を生成するための可変ディレイライン
と、前記遅延データ信号の遷移を前記遅延クロック信号
の位相と比較して、前記遅延データ信号の遷移が前記遅
延クロック信号のクロックエッジと実質的に同相になる
ように可変ディレイラインの遅延量を制御するためのフ
ェーズコンパレータとを備え、前記入力データ信号をラ
ッチするためのクロック信号として前記遅延クロック信
号を出力するものである。この技術によれば、固定ディ
レイラインの遅延量に等しいデータセットアップ時間が
確保される。
n Operating SDRAM Techniques with Self Skew Compen
sation", 1997 Symposium on VLSI Circuits, Digest o
f Technical Papers, pp.105-106に開示されたスキュー
補正装置は、入力データ信号を固定の遅延量だけ遅延さ
せた遅延データ信号を生成するための固定ディレイライ
ンと、入力クロック信号を可変の遅延量だけ遅延させた
遅延クロック信号を生成するための可変ディレイライン
と、前記遅延データ信号の遷移を前記遅延クロック信号
の位相と比較して、前記遅延データ信号の遷移が前記遅
延クロック信号のクロックエッジと実質的に同相になる
ように可変ディレイラインの遅延量を制御するためのフ
ェーズコンパレータとを備え、前記入力データ信号をラ
ッチするためのクロック信号として前記遅延クロック信
号を出力するものである。この技術によれば、固定ディ
レイラインの遅延量に等しいデータセットアップ時間が
確保される。
【０００４】
【発明が解決しようとする課題】上記従来のスキュー補
正装置は、電源立ち上げ時のセットアップモードでのみ
動作し、通常動作モードでは休眠するものであった。し
たがって、通常動作モードにおける温度上昇等の環境変
化に応じたスキュー補正を行うことはできなかった。こ
のスキュー補正装置を常に動作させることとすると、入
力データ信号及び遅延データ信号が遷移せずに一定の論
理レベルを保持する場合には、フェーズコンパレータが
誤動作するからである。
正装置は、電源立ち上げ時のセットアップモードでのみ
動作し、通常動作モードでは休眠するものであった。し
たがって、通常動作モードにおける温度上昇等の環境変
化に応じたスキュー補正を行うことはできなかった。こ
のスキュー補正装置を常に動作させることとすると、入
力データ信号及び遅延データ信号が遷移せずに一定の論
理レベルを保持する場合には、フェーズコンパレータが
誤動作するからである。
【０００５】本発明の目的は、セットアップモードのみ
ならず通常動作モードでもクロック信号とデータ信号と
の間のスキューを補正できるようにすることにある。
ならず通常動作モードでもクロック信号とデータ信号と
の間のスキューを補正できるようにすることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力データ信号の遷移があった場合にの
みフェーズコンパレータによる可変ディレイラインの制
御を有効化することとしたものである。しかも、入力デ
ータ信号の遷移検出と並行して遅延データ信号の生成を
行い、該生成された遅延データ信号と、与えられたクロ
ック信号とをスキュー補正装置から出力することとし
た。本発明によれば、可変ディレイライン及びフェーズ
コンパレータは、遅延クロック信号ではなく遅延データ
信号を所望の位相に調整する。
に、本発明は、入力データ信号の遷移があった場合にの
みフェーズコンパレータによる可変ディレイラインの制
御を有効化することとしたものである。しかも、入力デ
ータ信号の遷移検出と並行して遅延データ信号の生成を
行い、該生成された遅延データ信号と、与えられたクロ
ック信号とをスキュー補正装置から出力することとし
た。本発明によれば、可変ディレイライン及びフェーズ
コンパレータは、遅延クロック信号ではなく遅延データ
信号を所望の位相に調整する。
【０００７】具体的に説明すると、本発明に係る第１の
スキュー補正装置は、クロック信号に対する入力データ
信号のスキューを補正するための装置であって、前記入
力データ信号の遷移を検出しかつ該検出を表すパルス信
号を供給するための遷移検出器と、前記入力データ信号
を可変の遅延量だけ遅延させた第１の遅延データ信号を
生成するための可変ディレイラインと、前記第１の遅延
データ信号を固定の遅延量だけ更に遅延させた第２の遅
延データ信号を生成するための固定ディレイラインと、
前記第２の遅延データ信号の遷移を前記クロック信号の
位相と比較するためのフェーズコンパレータとを備えた
構成を採用したものである。しかも、フェーズコンパレ
ータは、前記第２の遅延データ信号の遷移が前記クロッ
ク信号のクロックエッジに対して進んでいるときには可
変ディレイラインの遅延量を増大させるように第１の制
御信号を、前記第２の遅延データ信号の遷移が前記クロ
ック信号のクロックエッジに対して遅れているときには
可変ディレイラインの遅延量を減少させるように第２の
制御信号をそれぞれ可変ディレイラインへ供給する。た
だし、遷移検出器のパルス信号は第２の遅延データ信号
より先にフェーズコンパレータに入力され、このパルス
信号の入力があった場合に、該パルス信号より遅れて入
力される第２の遅延データ信号と前記クロック信号との
位相比較を実施するように構成する。そして、前記第１
の遅延データ信号が当該第１のスキュー補正装置から出
力される。
スキュー補正装置は、クロック信号に対する入力データ
信号のスキューを補正するための装置であって、前記入
力データ信号の遷移を検出しかつ該検出を表すパルス信
号を供給するための遷移検出器と、前記入力データ信号
を可変の遅延量だけ遅延させた第１の遅延データ信号を
生成するための可変ディレイラインと、前記第１の遅延
データ信号を固定の遅延量だけ更に遅延させた第２の遅
延データ信号を生成するための固定ディレイラインと、
前記第２の遅延データ信号の遷移を前記クロック信号の
位相と比較するためのフェーズコンパレータとを備えた
構成を採用したものである。しかも、フェーズコンパレ
ータは、前記第２の遅延データ信号の遷移が前記クロッ
ク信号のクロックエッジに対して進んでいるときには可
変ディレイラインの遅延量を増大させるように第１の制
御信号を、前記第２の遅延データ信号の遷移が前記クロ
ック信号のクロックエッジに対して遅れているときには
可変ディレイラインの遅延量を減少させるように第２の
制御信号をそれぞれ可変ディレイラインへ供給する。た
だし、遷移検出器のパルス信号は第２の遅延データ信号
より先にフェーズコンパレータに入力され、このパルス
信号の入力があった場合に、該パルス信号より遅れて入
力される第２の遅延データ信号と前記クロック信号との
位相比較を実施するように構成する。そして、前記第１
の遅延データ信号が当該第１のスキュー補正装置から出
力される。
【０００８】上記第１のスキュー補正装置によれば、入
力データ信号の遷移があった場合にのみフェーズコンパ
レータによる可変ディレイラインの制御が有効化される
ので、セットアップモードのみならず通常動作モードで
もフェーズコンパレータが誤動作することはない。フェ
ーズコンパレータは、入力データ信号の遷移がある限
り、前記第２の遅延データ信号の遷移が前記クロック信
号のクロックエッジと実質的に同相になるように可変デ
ィレイラインの遅延量を正しく制御する。しかも、固定
ディレイラインの遅延量に等しいデータセットアップ時
間が確保される。
力データ信号の遷移があった場合にのみフェーズコンパ
レータによる可変ディレイラインの制御が有効化される
ので、セットアップモードのみならず通常動作モードで
もフェーズコンパレータが誤動作することはない。フェ
ーズコンパレータは、入力データ信号の遷移がある限
り、前記第２の遅延データ信号の遷移が前記クロック信
号のクロックエッジと実質的に同相になるように可変デ
ィレイラインの遅延量を正しく制御する。しかも、固定
ディレイラインの遅延量に等しいデータセットアップ時
間が確保される。
【０００９】また、本発明に係る第２のスキュー補正装
置は、クロック信号に対する入力データ信号のスキュー
を補正するための装置であって、前記入力データ信号の
遷移を検出しかつ該検出を表すパルス信号を供給するた
めの遷移検出器と、前記入力データ信号を可変の遅延量
だけ遅延させた第１の遅延データ信号を生成するための
第１の可変ディレイラインと、前記第１の遅延データ信
号の遷移を前記クロック信号の位相と比較するための第
１のフェーズコンパレータと、前記第１の遅延データ信
号を可変の遅延量だけ更に遅延させた第２の遅延データ
信号を生成するための第２の可変ディレイラインと、前
記第２の遅延データ信号の遷移を前記クロック信号の位
相と比較するための第２のフェーズコンパレータとを備
えた構成を採用したものである。第１のフェーズコンパ
レータは、前記第１の遅延データ信号の遷移が前記クロ
ック信号の第１のクロックエッジ（例えば立ち下がりエ
ッジ）に対して進んでいるときには第１の可変ディレイ
ラインの遅延量を増大させるように第１の制御信号を、
前記第１の遅延データ信号の遷移が前記クロック信号の
第１のクロックエッジに対して遅れているときには第１
の可変ディレイラインの遅延量を減少させるように第２
の制御信号をそれぞれ第１の可変ディレイラインへ供給
する。第２のフェーズコンパレータは、前記第２の遅延
データ信号の遷移が前記クロック信号の第２のクロック
エッジ（例えば立ち上がりエッジ）に対して進んでいる
ときには第２の可変ディレイラインの遅延量を増大させ
るように第３の制御信号を、前記第２の遅延データ信号
の遷移が前記クロック信号の第２のクロックエッジに対
して遅れているときには第２の可変ディレイラインの遅
延量を減少させるように第４の制御信号をそれぞれ第２
の可変ディレイラインへ供給する。ただし、遷移検出器
のパルス信号は第１の遅延データ信号より先に第１のフ
ェーズコンパレータに、第２の遅延データ信号より先に
第２のフェーズコンパレータにそれぞれ入力され、この
パルス信号の入力があった場合に、該パルス信号より遅
れて入力される第１の遅延データ信号と前記クロック信
号との位相比較と、該パルス信号より遅れて入力される
第２の遅延データ信号と前記クロック信号との位相比較
とを実施するように構成する。そして、第２の可変ディ
レイラインの中の中間点における遅延データ信号が当該
第２のスキュー補正装置から出力される。
置は、クロック信号に対する入力データ信号のスキュー
を補正するための装置であって、前記入力データ信号の
遷移を検出しかつ該検出を表すパルス信号を供給するた
めの遷移検出器と、前記入力データ信号を可変の遅延量
だけ遅延させた第１の遅延データ信号を生成するための
第１の可変ディレイラインと、前記第１の遅延データ信
号の遷移を前記クロック信号の位相と比較するための第
１のフェーズコンパレータと、前記第１の遅延データ信
号を可変の遅延量だけ更に遅延させた第２の遅延データ
信号を生成するための第２の可変ディレイラインと、前
記第２の遅延データ信号の遷移を前記クロック信号の位
相と比較するための第２のフェーズコンパレータとを備
えた構成を採用したものである。第１のフェーズコンパ
レータは、前記第１の遅延データ信号の遷移が前記クロ
ック信号の第１のクロックエッジ（例えば立ち下がりエ
ッジ）に対して進んでいるときには第１の可変ディレイ
ラインの遅延量を増大させるように第１の制御信号を、
前記第１の遅延データ信号の遷移が前記クロック信号の
第１のクロックエッジに対して遅れているときには第１
の可変ディレイラインの遅延量を減少させるように第２
の制御信号をそれぞれ第１の可変ディレイラインへ供給
する。第２のフェーズコンパレータは、前記第２の遅延
データ信号の遷移が前記クロック信号の第２のクロック
エッジ（例えば立ち上がりエッジ）に対して進んでいる
ときには第２の可変ディレイラインの遅延量を増大させ
るように第３の制御信号を、前記第２の遅延データ信号
の遷移が前記クロック信号の第２のクロックエッジに対
して遅れているときには第２の可変ディレイラインの遅
延量を減少させるように第４の制御信号をそれぞれ第２
の可変ディレイラインへ供給する。ただし、遷移検出器
のパルス信号は第１の遅延データ信号より先に第１のフ
ェーズコンパレータに、第２の遅延データ信号より先に
第２のフェーズコンパレータにそれぞれ入力され、この
パルス信号の入力があった場合に、該パルス信号より遅
れて入力される第１の遅延データ信号と前記クロック信
号との位相比較と、該パルス信号より遅れて入力される
第２の遅延データ信号と前記クロック信号との位相比較
とを実施するように構成する。そして、第２の可変ディ
レイラインの中の中間点における遅延データ信号が当該
第２のスキュー補正装置から出力される。
【００１０】上記第２のスキュー補正装置によれば、入
力データ信号の遷移があった場合にのみ第１のフェーズ
コンパレータによる第１の可変ディレイラインの制御と
第２のフェーズコンパレータによる第２の可変ディレイ
ラインの制御とが有効化されるので、セットアップモー
ドのみならず通常動作モードでも第１及び第２のフェー
ズコンパレータが誤動作することはない。第１のフェー
ズコンパレータは、入力データ信号の遷移がある限り、
前記第１の遅延データ信号の遷移が前記クロック信号の
第１のクロックエッジと実質的に同相になるように第１
の可変ディレイラインの遅延量を正しく制御する。ま
た、第２のフェーズコンパレータは、入力データ信号の
遷移がある限り、前記第２の遅延データ信号の遷移が前
記クロック信号の第２のクロックエッジと実質的に同相
になるように第２の可変ディレイラインの遅延量を正し
く制御する。しかも、前記クロック信号の第２のクロッ
クエッジに対して、第２の可変ディレイラインの中の中
間点の位置に応じたデータセットアップ時間が確保され
る。第２の可変ディレイラインの中の中央の位置から遅
延データ信号を出力することとすれば、データのセット
アップ時間及びホールド時間が確保されて都合がよい。
力データ信号の遷移があった場合にのみ第１のフェーズ
コンパレータによる第１の可変ディレイラインの制御と
第２のフェーズコンパレータによる第２の可変ディレイ
ラインの制御とが有効化されるので、セットアップモー
ドのみならず通常動作モードでも第１及び第２のフェー
ズコンパレータが誤動作することはない。第１のフェー
ズコンパレータは、入力データ信号の遷移がある限り、
前記第１の遅延データ信号の遷移が前記クロック信号の
第１のクロックエッジと実質的に同相になるように第１
の可変ディレイラインの遅延量を正しく制御する。ま
た、第２のフェーズコンパレータは、入力データ信号の
遷移がある限り、前記第２の遅延データ信号の遷移が前
記クロック信号の第２のクロックエッジと実質的に同相
になるように第２の可変ディレイラインの遅延量を正し
く制御する。しかも、前記クロック信号の第２のクロッ
クエッジに対して、第２の可変ディレイラインの中の中
間点の位置に応じたデータセットアップ時間が確保され
る。第２の可変ディレイラインの中の中央の位置から遅
延データ信号を出力することとすれば、データのセット
アップ時間及びホールド時間が確保されて都合がよい。
【００１１】
【発明の実施の形態】図１は、本発明に係るスキュー補
正装置の構成例を示している。図１中のスキュー補正装
置１は、クロック信号ＣＫに対する入力データ信号ＤＩ
のスキューを補正するための装置であって、データ受信
要素の一例であるＤラッチ５へ遅延データ信号ＤＤを供
給する機能を持つものである。Ｄラッチ５は、データ入
力端子Ｄに遅延データ信号ＤＤを、クロック入力端子Ｃ
にクロック信号ＣＫをそれぞれ受け取り、クロック信号
ＣＫの立ち上がりエッジに同期して遅延データ信号ＤＤ
をラッチし、出力端子Ｑから出力データ信号ＤＯを供給
するものである。スキュー補正装置１とＤラッチ５と
は、１つの入力バッファを構成する。
正装置の構成例を示している。図１中のスキュー補正装
置１は、クロック信号ＣＫに対する入力データ信号ＤＩ
のスキューを補正するための装置であって、データ受信
要素の一例であるＤラッチ５へ遅延データ信号ＤＤを供
給する機能を持つものである。Ｄラッチ５は、データ入
力端子Ｄに遅延データ信号ＤＤを、クロック入力端子Ｃ
にクロック信号ＣＫをそれぞれ受け取り、クロック信号
ＣＫの立ち上がりエッジに同期して遅延データ信号ＤＤ
をラッチし、出力端子Ｑから出力データ信号ＤＯを供給
するものである。スキュー補正装置１とＤラッチ５と
は、１つの入力バッファを構成する。
【００１２】図１中のスキュー補正装置１は、入力デー
タ信号ＤＩの立ち上がり遷移を検出しかつ該検出を表す
パルス信号ＣＥを供給するための遷移検出器１０と、入
力データ信号ＤＩを可変の遅延量ＶＤだけ遅延させた遅
延データ信号ＤＤを生成するための可変ディレイライン
２０と、遅延データ信号ＤＤを固定の遅延量ＦＤだけ更
に遅延させた遅延データ信号ＭＤを生成するための固定
ディレイライン３０と、遅延データ信号ＭＤの立ち上が
り遷移をクロック信号ＣＫの位相と比較するためのフェ
ーズコンパレータ４０とで構成されている。フェーズコ
ンパレータ４０は、遷移検出器１０からパルス信号ＣＥ
が供給されたことを条件として、遅延データ信号ＭＤの
立ち上がり遷移がクロック信号ＣＫの立ち上がりエッジ
に対して進んでいるときには可変ディレイライン２０の
遅延量ＶＤを増大させるように第１の制御信号ＳＬを、
遅延データ信号ＭＤの立ち上がり遷移がクロック信号Ｃ
Ｋの立ち上がりエッジに対して遅れているときには可変
ディレイライン２０の遅延量ＶＤを減少させるように第
２の制御信号ＳＲをそれぞれ可変ディレイライン２０へ
供給する。
タ信号ＤＩの立ち上がり遷移を検出しかつ該検出を表す
パルス信号ＣＥを供給するための遷移検出器１０と、入
力データ信号ＤＩを可変の遅延量ＶＤだけ遅延させた遅
延データ信号ＤＤを生成するための可変ディレイライン
２０と、遅延データ信号ＤＤを固定の遅延量ＦＤだけ更
に遅延させた遅延データ信号ＭＤを生成するための固定
ディレイライン３０と、遅延データ信号ＭＤの立ち上が
り遷移をクロック信号ＣＫの位相と比較するためのフェ
ーズコンパレータ４０とで構成されている。フェーズコ
ンパレータ４０は、遷移検出器１０からパルス信号ＣＥ
が供給されたことを条件として、遅延データ信号ＭＤの
立ち上がり遷移がクロック信号ＣＫの立ち上がりエッジ
に対して進んでいるときには可変ディレイライン２０の
遅延量ＶＤを増大させるように第１の制御信号ＳＬを、
遅延データ信号ＭＤの立ち上がり遷移がクロック信号Ｃ
Ｋの立ち上がりエッジに対して遅れているときには可変
ディレイライン２０の遅延量ＶＤを減少させるように第
２の制御信号ＳＲをそれぞれ可変ディレイライン２０へ
供給する。
【００１３】図２は、図１中の遷移検出器１０の内部構
成例を示している。図２の遷移検出器１０は、奇数段
（同図では５段）構成のインバータチェーン１１と、１
個のＡＮＤゲート１２とで構成され、入力データ信号Ｄ
ＩのＬ（ロー）レベルからＨ（ハイ）レベルへの遷移時
点からＨ期間が始まるパルス信号ＣＥ（そのパルス幅は
インバータチェーン１１の段数により決まる）を供給す
るものである。
成例を示している。図２の遷移検出器１０は、奇数段
（同図では５段）構成のインバータチェーン１１と、１
個のＡＮＤゲート１２とで構成され、入力データ信号Ｄ
ＩのＬ（ロー）レベルからＨ（ハイ）レベルへの遷移時
点からＨ期間が始まるパルス信号ＣＥ（そのパルス幅は
インバータチェーン１１の段数により決まる）を供給す
るものである。
【００１４】図３は、図１中の可変ディレイライン２０
の内部構成例を示している。図３の可変ディレイライン
２０は、ｎ（ｎは整数）段構成のディレイライン２１
と、同じくｎ段構成のシフトレジスタ２２とを備えてい
る。ディレイライン２１はｎ個の単位ディレイ要素ＵＤ
ｋ（ｋ＝１〜ｎ）からなり、各単位ディレイ要素は２個
のＮＡＮＤゲート２５，２６と１個のインバータ２７と
で構成される。シフトレジスタ２２はｎ個のレジスタ要
素Ｒｋ（ｋ＝１〜ｎ）からなり、該ｎ個のレジスタ要素
のうちの１個にＨレベルの信号を、他の全てのレジスタ
要素にＬレベルの信号をそれぞれ保持するものである。
このシフトレジスタ２２の中に保持されたＨレベルの信
号は、第１の制御信号（左シフト信号）ＳＬとして１個
のパルスが供給されると左へ１段だけシフトされ、第２
の制御信号（右シフト信号）ＳＲとして１個のパルスが
供給されると右へ１段だけシフトされるようになってい
る。図３に示すようにｋ番目のレジスタ要素ＲｋがＨレ
ベルの信号を保持している場合には、該レジスタ要素Ｒ
ｋに対応する単位ディレイ要素ＵＤｋの中のＮＡＮＤゲ
ート２５が活性化される結果、図３中に矢印で示すよう
に、（ｎ−ｋ＋１）個の単位ディレイ要素によって入力
データ信号ＤＩから遅延データ信号ＤＤが生成される。
つまり、これら（ｎ−ｋ＋１）個の単位ディレイ要素に
よって遅延量ＶＤが決まる。この遅延量ＶＤは可変であ
って、第１の制御信号ＳＬとして１個のパルスが供給さ
れると１ステップだけ大きくなり、第２の制御信号ＳＲ
として１個のパルスが供給されると１ステップだけ小さ
くなるのである。なお、図１中の固定ディレイライン３
０の内部構成の説明は省略する。
の内部構成例を示している。図３の可変ディレイライン
２０は、ｎ（ｎは整数）段構成のディレイライン２１
と、同じくｎ段構成のシフトレジスタ２２とを備えてい
る。ディレイライン２１はｎ個の単位ディレイ要素ＵＤ
ｋ（ｋ＝１〜ｎ）からなり、各単位ディレイ要素は２個
のＮＡＮＤゲート２５，２６と１個のインバータ２７と
で構成される。シフトレジスタ２２はｎ個のレジスタ要
素Ｒｋ（ｋ＝１〜ｎ）からなり、該ｎ個のレジスタ要素
のうちの１個にＨレベルの信号を、他の全てのレジスタ
要素にＬレベルの信号をそれぞれ保持するものである。
このシフトレジスタ２２の中に保持されたＨレベルの信
号は、第１の制御信号（左シフト信号）ＳＬとして１個
のパルスが供給されると左へ１段だけシフトされ、第２
の制御信号（右シフト信号）ＳＲとして１個のパルスが
供給されると右へ１段だけシフトされるようになってい
る。図３に示すようにｋ番目のレジスタ要素ＲｋがＨレ
ベルの信号を保持している場合には、該レジスタ要素Ｒ
ｋに対応する単位ディレイ要素ＵＤｋの中のＮＡＮＤゲ
ート２５が活性化される結果、図３中に矢印で示すよう
に、（ｎ−ｋ＋１）個の単位ディレイ要素によって入力
データ信号ＤＩから遅延データ信号ＤＤが生成される。
つまり、これら（ｎ−ｋ＋１）個の単位ディレイ要素に
よって遅延量ＶＤが決まる。この遅延量ＶＤは可変であ
って、第１の制御信号ＳＬとして１個のパルスが供給さ
れると１ステップだけ大きくなり、第２の制御信号ＳＲ
として１個のパルスが供給されると１ステップだけ小さ
くなるのである。なお、図１中の固定ディレイライン３
０の内部構成の説明は省略する。
【００１５】図４は、図１中のフェーズコンパレータ４
０の内部構成例を示している。図４のフェーズコンパレ
ータ４０は、１個の単位ディレイ回路４１と、２個のＤ
ラッチ４２，４３と、１個のＲＳラッチ４４と、３個の
論理ゲート４５，４６，４７と、４個のＡＮＤゲート４
８，４９，５０，５１と、１個のＯＲゲート５２とで構
成されている。単位ディレイ回路４１は、固定ディレイ
ライン３０から供給された遅延データ信号ＭＤをある単
位遅延量ＵＤだけ更に遅延させた遅延データ信号ＰＤを
生成するための回路であって、１個のＮＡＮＤゲート５
５と１個のインバータ５６とで構成される。Ｄラッチ４
２は、データ入力端子Ｄに遅延データ信号ＭＤを、クロ
ック入力端子Ｃにクロック信号ＣＫをそれぞれ受け取
り、クロック信号ＣＫの立ち上がりエッジに同期して遅
延データ信号ＭＤをラッチする。Ｄラッチ４３は、デー
タ入力端子Ｄに遅延データ信号ＰＤを、クロック入力端
子Ｃにクロック信号ＣＫをそれぞれ受け取り、クロック
信号ＣＫの立ち上がりエッジに同期して遅延データ信号
ＰＤをラッチする。論理ゲート４５は、Ｄラッチ４２の
Ｑ出力がＨレベルであり、かつＤラッチ４３のＱ出力が
Ｈレベルである場合に、ＡＮＤゲート４９の一方の入力
へＨレベルの信号を供給する。論理ゲート４６は、Ｄラ
ッチ４２のＱ出力がＬレベルであり、かつＤラッチ４３
のＱ出力がＬレベルである場合に、ＡＮＤゲート５０の
一方の入力へＨレベルの信号を供給する。論理ゲート４
７は、Ｄラッチ４２のＱ出力がＨレベルであり、かつＤ
ラッチ４３のＱ出力がＬレベルである場合に、ＡＮＤゲ
ート５１の一方の入力へＨレベルの信号を供給する。Ａ
ＮＤゲート４８は、クロック信号ＣＫとＲＳラッチ４４
のＱ出力との論理積信号を３個のＡＮＤゲート４９，５
０，５１の各々の他方の入力へ供給する。ＡＮＤゲート
４９の出力が第１の制御信号（左シフト信号）ＳＬであ
り、ＡＮＤゲート５０の出力が第２の制御信号（右シフ
ト信号）ＳＲである。ＡＮＤゲート５１の出力は、シフ
トレジスタ２２におけるＨレベル信号のシフトを要しな
いことを示す信号（非シフト信号）ＮＳである。ＯＲゲ
ート５２は、３信号ＳＬ、ＳＲ及びＮＳの論理和信号Ｃ
ＤをＲＳラッチ４４のリセット端子Ｒへ供給する。遷移
検出器１０から供給されたパルス信号ＣＥは、ＲＳラッ
チ４４のセット端子Ｓに与えられる。つまり、ＲＳラッ
チ４４のＱ出力は、遷移検出器１０から供給されたパル
ス信号（比較イネーブル信号）ＣＥによりＨレベルにセ
ットされる。３信号ＳＬ、ＳＲ及びＮＳのうちのいずれ
かはＲＳラッチ４４のＱ出力がセットされているときに
アサートされ、該３信号ＳＬ、ＳＲ及びＮＳのうちのい
ずれかがアサートされた時点で論理和信号（比較ディセ
ーブル信号）ＣＤによりＲＳラッチ４４のＱ出力がＬレ
ベルにリセットされるようになっている。したがって、
３信号ＳＬ、ＳＲ及びＮＳはいずれも、比較イネーブル
信号ＣＥが供給される毎に生成されるパルス信号であ
る。
０の内部構成例を示している。図４のフェーズコンパレ
ータ４０は、１個の単位ディレイ回路４１と、２個のＤ
ラッチ４２，４３と、１個のＲＳラッチ４４と、３個の
論理ゲート４５，４６，４７と、４個のＡＮＤゲート４
８，４９，５０，５１と、１個のＯＲゲート５２とで構
成されている。単位ディレイ回路４１は、固定ディレイ
ライン３０から供給された遅延データ信号ＭＤをある単
位遅延量ＵＤだけ更に遅延させた遅延データ信号ＰＤを
生成するための回路であって、１個のＮＡＮＤゲート５
５と１個のインバータ５６とで構成される。Ｄラッチ４
２は、データ入力端子Ｄに遅延データ信号ＭＤを、クロ
ック入力端子Ｃにクロック信号ＣＫをそれぞれ受け取
り、クロック信号ＣＫの立ち上がりエッジに同期して遅
延データ信号ＭＤをラッチする。Ｄラッチ４３は、デー
タ入力端子Ｄに遅延データ信号ＰＤを、クロック入力端
子Ｃにクロック信号ＣＫをそれぞれ受け取り、クロック
信号ＣＫの立ち上がりエッジに同期して遅延データ信号
ＰＤをラッチする。論理ゲート４５は、Ｄラッチ４２の
Ｑ出力がＨレベルであり、かつＤラッチ４３のＱ出力が
Ｈレベルである場合に、ＡＮＤゲート４９の一方の入力
へＨレベルの信号を供給する。論理ゲート４６は、Ｄラ
ッチ４２のＱ出力がＬレベルであり、かつＤラッチ４３
のＱ出力がＬレベルである場合に、ＡＮＤゲート５０の
一方の入力へＨレベルの信号を供給する。論理ゲート４
７は、Ｄラッチ４２のＱ出力がＨレベルであり、かつＤ
ラッチ４３のＱ出力がＬレベルである場合に、ＡＮＤゲ
ート５１の一方の入力へＨレベルの信号を供給する。Ａ
ＮＤゲート４８は、クロック信号ＣＫとＲＳラッチ４４
のＱ出力との論理積信号を３個のＡＮＤゲート４９，５
０，５１の各々の他方の入力へ供給する。ＡＮＤゲート
４９の出力が第１の制御信号（左シフト信号）ＳＬであ
り、ＡＮＤゲート５０の出力が第２の制御信号（右シフ
ト信号）ＳＲである。ＡＮＤゲート５１の出力は、シフ
トレジスタ２２におけるＨレベル信号のシフトを要しな
いことを示す信号（非シフト信号）ＮＳである。ＯＲゲ
ート５２は、３信号ＳＬ、ＳＲ及びＮＳの論理和信号Ｃ
ＤをＲＳラッチ４４のリセット端子Ｒへ供給する。遷移
検出器１０から供給されたパルス信号ＣＥは、ＲＳラッ
チ４４のセット端子Ｓに与えられる。つまり、ＲＳラッ
チ４４のＱ出力は、遷移検出器１０から供給されたパル
ス信号（比較イネーブル信号）ＣＥによりＨレベルにセ
ットされる。３信号ＳＬ、ＳＲ及びＮＳのうちのいずれ
かはＲＳラッチ４４のＱ出力がセットされているときに
アサートされ、該３信号ＳＬ、ＳＲ及びＮＳのうちのい
ずれかがアサートされた時点で論理和信号（比較ディセ
ーブル信号）ＣＤによりＲＳラッチ４４のＱ出力がＬレ
ベルにリセットされるようになっている。したがって、
３信号ＳＬ、ＳＲ及びＮＳはいずれも、比較イネーブル
信号ＣＥが供給される毎に生成されるパルス信号であ
る。
【００１６】図５は、図４中の３信号ＣＫ、ＭＤ及びＰ
Ｄの位相関係を表すタイミング図であって、遅延データ
信号ＭＤの立ち上がり遷移がクロック信号ＣＫの立ち上
がりエッジに対して進んでいる場合を示している。この
場合には、図４中の２個のＤラッチ４２，４３のＱ出力
がいずれもＨレベルになるので論理ゲート４５の出力信
号がアサートされる結果、比較イネーブル信号ＣＥが供
給されたことを条件として、可変ディレイライン２０の
遅延量ＶＤが１ステップだけ大きくなるように左シフト
信号ＳＬのパルスが生成される。
Ｄの位相関係を表すタイミング図であって、遅延データ
信号ＭＤの立ち上がり遷移がクロック信号ＣＫの立ち上
がりエッジに対して進んでいる場合を示している。この
場合には、図４中の２個のＤラッチ４２，４３のＱ出力
がいずれもＨレベルになるので論理ゲート４５の出力信
号がアサートされる結果、比較イネーブル信号ＣＥが供
給されたことを条件として、可変ディレイライン２０の
遅延量ＶＤが１ステップだけ大きくなるように左シフト
信号ＳＬのパルスが生成される。
【００１７】図６は、遅延データ信号ＭＤの立ち上がり
遷移がクロック信号ＣＫの立ち上がりエッジと実質的に
同相である場合を示している。この場合には、図４中の
一方のＤラッチ４２のＱ出力がＨレベルになり、かつ他
方のＤラッチ４３のＱ出力がＬレベルになるので論理ゲ
ート４７の出力信号がアサートされる結果、比較イネー
ブル信号ＣＥが供給されたことを条件として、非シフト
信号ＮＳのパルスが生成される。この際、左右のシフト
信号ＳＬ，ＳＲのパルスが生成されることはない。な
お、非シフト信号ＮＳは、不図示の他の回路において利
用することができる。
遷移がクロック信号ＣＫの立ち上がりエッジと実質的に
同相である場合を示している。この場合には、図４中の
一方のＤラッチ４２のＱ出力がＨレベルになり、かつ他
方のＤラッチ４３のＱ出力がＬレベルになるので論理ゲ
ート４７の出力信号がアサートされる結果、比較イネー
ブル信号ＣＥが供給されたことを条件として、非シフト
信号ＮＳのパルスが生成される。この際、左右のシフト
信号ＳＬ，ＳＲのパルスが生成されることはない。な
お、非シフト信号ＮＳは、不図示の他の回路において利
用することができる。
【００１８】図７は、遅延データ信号ＭＤの立ち上がり
遷移がクロック信号ＣＫの立ち上がりエッジに対して遅
れている場合を示している。この場合には、図４中の２
個のＤラッチ４２，４３のＱ出力がいずれもＬレベルに
なるので論理ゲート４６の出力信号がアサートされる結
果、比較イネーブル信号ＣＥが供給されたことを条件と
して、可変ディレイライン２０の遅延量ＶＤが１ステッ
プだけ小さくなるように右シフト信号ＳＲのパルスが生
成される。
遷移がクロック信号ＣＫの立ち上がりエッジに対して遅
れている場合を示している。この場合には、図４中の２
個のＤラッチ４２，４３のＱ出力がいずれもＬレベルに
なるので論理ゲート４６の出力信号がアサートされる結
果、比較イネーブル信号ＣＥが供給されたことを条件と
して、可変ディレイライン２０の遅延量ＶＤが１ステッ
プだけ小さくなるように右シフト信号ＳＲのパルスが生
成される。
【００１９】図８は、スキュー補正が完了した時点の図
１中の５信号ＤＩ、ＤＤ、ＣＥ、ＭＤ及びＣＫの位相関
係を表している。時刻Ｔ１において入力データ信号ＤＩ
がＬレベルからＨレベルへ遷移すると、遷移検出器１０
は、この遷移を検出して所定パルス幅ＰＷのパルス信号
ＣＥをフェーズコンパレータ４０へ供給する。これによ
り、フェーズコンパレータ４０がイネーブル状態とな
る。一方、可変ディレイライン２０は入力データ信号Ｄ
Ｉを可変の遅延量ＶＤだけ遅延させた遅延データ信号Ｄ
Ｄを、固定ディレイライン３０は遅延データ信号ＤＤを
固定の遅延量ＦＤだけ更に遅延させた遅延データ信号Ｍ
Ｄをそれぞれ生成する。この際、フェーズコンパレータ
４０は、遅延データ信号ＭＤの立ち上がり遷移が時刻Ｔ
２におけるクロック信号ＣＫの立ち上がりエッジと実質
的に同相になるように、クロック信号ＣＫの立ち下がり
時刻Ｔ３までに可変ディレイライン２０の遅延量ＶＤを
制御する。したがって、図１中のＤラッチ５のために、
クロック信号ＣＫの立ち上がりエッジに対する遅延デー
タ信号ＤＤのセットアップ時間として、固定ディレイラ
イン３０の遅延量ＦＤに等しい時間が確保される。
１中の５信号ＤＩ、ＤＤ、ＣＥ、ＭＤ及びＣＫの位相関
係を表している。時刻Ｔ１において入力データ信号ＤＩ
がＬレベルからＨレベルへ遷移すると、遷移検出器１０
は、この遷移を検出して所定パルス幅ＰＷのパルス信号
ＣＥをフェーズコンパレータ４０へ供給する。これによ
り、フェーズコンパレータ４０がイネーブル状態とな
る。一方、可変ディレイライン２０は入力データ信号Ｄ
Ｉを可変の遅延量ＶＤだけ遅延させた遅延データ信号Ｄ
Ｄを、固定ディレイライン３０は遅延データ信号ＤＤを
固定の遅延量ＦＤだけ更に遅延させた遅延データ信号Ｍ
Ｄをそれぞれ生成する。この際、フェーズコンパレータ
４０は、遅延データ信号ＭＤの立ち上がり遷移が時刻Ｔ
２におけるクロック信号ＣＫの立ち上がりエッジと実質
的に同相になるように、クロック信号ＣＫの立ち下がり
時刻Ｔ３までに可変ディレイライン２０の遅延量ＶＤを
制御する。したがって、図１中のＤラッチ５のために、
クロック信号ＣＫの立ち上がりエッジに対する遅延デー
タ信号ＤＤのセットアップ時間として、固定ディレイラ
イン３０の遅延量ＦＤに等しい時間が確保される。
【００２０】可変ディレイライン２０の遅延量ＶＤの初
期設定、すなわちシフトレジスタ２２の初期設定は、電
源立ち上げ時のセットアップモードで行われる。このモ
ードでは初期設定が早く完了するように、入力データ信
号ＤＩをクロック信号ＣＫと同一の周期で遷移させれば
よい。通常動作モードでも、図１のスキュー補正装置１
は温度上昇等の環境変化に応じてスキュー補正を行うこ
とができる。入力データ信号ＤＩが遷移せずに一定の論
理レベルを保持する場合にはフェーズコンパレータ４０
がディセーブル状態を保持するので、シフトレジスタ２
２の設定が闇雲に変更されることはない。
期設定、すなわちシフトレジスタ２２の初期設定は、電
源立ち上げ時のセットアップモードで行われる。このモ
ードでは初期設定が早く完了するように、入力データ信
号ＤＩをクロック信号ＣＫと同一の周期で遷移させれば
よい。通常動作モードでも、図１のスキュー補正装置１
は温度上昇等の環境変化に応じてスキュー補正を行うこ
とができる。入力データ信号ＤＩが遷移せずに一定の論
理レベルを保持する場合にはフェーズコンパレータ４０
がディセーブル状態を保持するので、シフトレジスタ２
２の設定が闇雲に変更されることはない。
【００２１】図９は、本発明に係るスキュー補正装置の
他の構成例を示している。図９中のスキュー補正装置２
は、クロック信号ＣＫに対する入力データ信号ＤＩのス
キューを補正するための装置であって、データ受信要素
の一例であるＤラッチ５へ遅延データ信号ＤＤを供給す
る機能を持つものである。Ｄラッチ５は、データ入力端
子Ｄに遅延データ信号ＤＤを、クロック入力端子Ｃにク
ロック信号ＣＫをそれぞれ受け取り、クロック信号ＣＫ
の立ち上がりエッジに同期して遅延データ信号ＤＤをラ
ッチし、出力端子Ｑから出力データ信号ＤＯを供給する
ものである。スキュー補正装置２とＤラッチ５とは、１
つの入力バッファを構成する。
他の構成例を示している。図９中のスキュー補正装置２
は、クロック信号ＣＫに対する入力データ信号ＤＩのス
キューを補正するための装置であって、データ受信要素
の一例であるＤラッチ５へ遅延データ信号ＤＤを供給す
る機能を持つものである。Ｄラッチ５は、データ入力端
子Ｄに遅延データ信号ＤＤを、クロック入力端子Ｃにク
ロック信号ＣＫをそれぞれ受け取り、クロック信号ＣＫ
の立ち上がりエッジに同期して遅延データ信号ＤＤをラ
ッチし、出力端子Ｑから出力データ信号ＤＯを供給する
ものである。スキュー補正装置２とＤラッチ５とは、１
つの入力バッファを構成する。
【００２２】図９中のスキュー補正装置２は、入力デー
タ信号ＤＩの立ち上がり遷移を検出しかつ該検出を表す
パルス信号ＣＥを供給するための遷移検出器１０と、第
１ステージ１００と、第２ステージ２００とで構成され
ている。
タ信号ＤＩの立ち上がり遷移を検出しかつ該検出を表す
パルス信号ＣＥを供給するための遷移検出器１０と、第
１ステージ１００と、第２ステージ２００とで構成され
ている。
【００２３】第１ステージ１００は、入力データ信号Ｄ
Ｉを可変の遅延量ＶＤ１だけ遅延させた遅延データ信号
ＸＤを生成するための第１の可変ディレイライン１２０
と、遅延データ信号ＸＤの立ち上がり遷移をクロック信
号ＣＫの位相と比較するための第１のフェーズコンパレ
ータ１４０とで構成される。第１のフェーズコンパレー
タ１４０は、遷移検出器１０からパルス信号ＣＥが供給
されたことを条件として、遅延データ信号ＸＤの立ち上
がり遷移がクロック信号ＣＫの立ち下がりエッジに対し
て進んでいるときには第１の可変ディレイライン１２０
の遅延量ＶＤ１を増大させるように第１の制御信号ＳＬ
１を、遅延データ信号ＸＤの立ち上がり遷移がクロック
信号ＣＫの立ち下がりエッジに対して遅れているときに
は第１の可変ディレイライン１２０の遅延量ＶＤ１を減
少させるように第２の制御信号ＳＲ１をそれぞれ第１の
可変ディレイライン１２０へ供給する。
Ｉを可変の遅延量ＶＤ１だけ遅延させた遅延データ信号
ＸＤを生成するための第１の可変ディレイライン１２０
と、遅延データ信号ＸＤの立ち上がり遷移をクロック信
号ＣＫの位相と比較するための第１のフェーズコンパレ
ータ１４０とで構成される。第１のフェーズコンパレー
タ１４０は、遷移検出器１０からパルス信号ＣＥが供給
されたことを条件として、遅延データ信号ＸＤの立ち上
がり遷移がクロック信号ＣＫの立ち下がりエッジに対し
て進んでいるときには第１の可変ディレイライン１２０
の遅延量ＶＤ１を増大させるように第１の制御信号ＳＬ
１を、遅延データ信号ＸＤの立ち上がり遷移がクロック
信号ＣＫの立ち下がりエッジに対して遅れているときに
は第１の可変ディレイライン１２０の遅延量ＶＤ１を減
少させるように第２の制御信号ＳＲ１をそれぞれ第１の
可変ディレイライン１２０へ供給する。
【００２４】第２ステージ２００は、遅延データ信号Ｘ
Ｄを可変の遅延量ＶＤ２だけ更に遅延させた遅延データ
信号ＹＤを生成するための第２の可変ディレイライン２
２０と、遅延データ信号ＹＤの立ち上がり遷移をクロッ
ク信号ＣＫの位相と比較するための第２のフェーズコン
パレータ２４０とで構成される。第２の可変ディレイラ
イン２２０は、遅延データ信号ＸＤを可変の遅延量（Ｖ
Ｄ２の半分）だけ遅延させた遅延データ信号ＤＤを生成
するための第１のユニット２２１と、該生成された遅延
データ信号ＤＤを第１のユニット２２１と同じ遅延量
（ＶＤ２の半分）だけ更に遅延させた遅延データ信号Ｙ
Ｄを生成するための第２のユニット２２２とで構成され
る。第２のフェーズコンパレータ２４０は、遷移検出器
１０からパルス信号ＣＥが供給されたことを条件とし
て、遅延データ信号ＹＤの立ち上がり遷移がクロック信
号ＣＫの立ち上がりエッジに対して進んでいるときには
第２の可変ディレイライン２２０の遅延量ＶＤ２を増大
させるように第３の制御信号ＳＬ２を、遅延データ信号
ＹＤの立ち上がり遷移がクロック信号ＣＫの立ち上がり
エッジに対して遅れているときには第２の可変ディレイ
ライン２２０の遅延量ＶＤ２を減少させるように第４の
制御信号ＳＲ２をそれぞれ第２の可変ディレイライン２
２０へ供給する。
Ｄを可変の遅延量ＶＤ２だけ更に遅延させた遅延データ
信号ＹＤを生成するための第２の可変ディレイライン２
２０と、遅延データ信号ＹＤの立ち上がり遷移をクロッ
ク信号ＣＫの位相と比較するための第２のフェーズコン
パレータ２４０とで構成される。第２の可変ディレイラ
イン２２０は、遅延データ信号ＸＤを可変の遅延量（Ｖ
Ｄ２の半分）だけ遅延させた遅延データ信号ＤＤを生成
するための第１のユニット２２１と、該生成された遅延
データ信号ＤＤを第１のユニット２２１と同じ遅延量
（ＶＤ２の半分）だけ更に遅延させた遅延データ信号Ｙ
Ｄを生成するための第２のユニット２２２とで構成され
る。第２のフェーズコンパレータ２４０は、遷移検出器
１０からパルス信号ＣＥが供給されたことを条件とし
て、遅延データ信号ＹＤの立ち上がり遷移がクロック信
号ＣＫの立ち上がりエッジに対して進んでいるときには
第２の可変ディレイライン２２０の遅延量ＶＤ２を増大
させるように第３の制御信号ＳＬ２を、遅延データ信号
ＹＤの立ち上がり遷移がクロック信号ＣＫの立ち上がり
エッジに対して遅れているときには第２の可変ディレイ
ライン２２０の遅延量ＶＤ２を減少させるように第４の
制御信号ＳＲ２をそれぞれ第２の可変ディレイライン２
２０へ供給する。
【００２５】図９中の遷移検出器１０の内部構成は、図
２と同様である。第１及び第２の可変ディレイライン１
２０，２２０の各々の内部構成は、図３と同様である。
第１のフェーズコンパレータ１４０の内部構成は図４の
構成をクロック信号ＣＫの立ち下がりエッジ用に一部変
更したものであり、第２のフェーズコンパレータ２４０
の内部構成は図４と同様である。
２と同様である。第１及び第２の可変ディレイライン１
２０，２２０の各々の内部構成は、図３と同様である。
第１のフェーズコンパレータ１４０の内部構成は図４の
構成をクロック信号ＣＫの立ち下がりエッジ用に一部変
更したものであり、第２のフェーズコンパレータ２４０
の内部構成は図４と同様である。
【００２６】図１０は、スキュー補正が完了した時点の
図９中の６信号ＤＩ、ＣＥ、ＸＤ、ＣＫ、ＹＤ及びＤＤ
の位相関係を表している。時刻Ｔ１において入力データ
信号ＤＩがＬレベルからＨレベルへ遷移すると、遷移検
出器１０は、この遷移を検出して所定パルス幅ＰＷのパ
ルス信号ＣＥを第１及び第２のフェーズコンパレータ１
４０，２４０へ供給する。これにより、両フェーズコン
パレータ１４０，２４０がイネーブル状態となる。一
方、第１の可変ディレイライン１２０は入力データ信号
ＤＩを可変の遅延量ＶＤ１だけ遅延させた遅延データ信
号ＸＤを生成する。この際、第１のフェーズコンパレー
タ１４０は、遅延データ信号ＸＤの立ち上がり遷移が時
刻Ｔ２におけるクロック信号ＣＫの立ち下がりエッジと
実質的に同相になるように、クロック信号ＣＫの立ち上
がり時刻Ｔ３までに第１の可変ディレイライン１２０の
遅延量ＶＤ１を制御する。第２の可変ディレイライン２
２０は遅延データ信号ＸＤを可変の遅延量ＶＤ２だけ更
に遅延させた遅延データ信号ＹＤを生成する。この際、
第２のフェーズコンパレータ２４０は、遅延データ信号
ＹＤの立ち上がり遷移が時刻Ｔ３におけるクロック信号
ＣＫの立ち上がりエッジと実質的に同相になるように、
クロック信号ＣＫの立ち下がり時刻Ｔ４までに第２の可
変ディレイライン２２０の遅延量ＶＤ２を制御する。し
たがって、第２の可変ディレイライン２２０の中の中央
の位置から取り出された遅延データ信号ＤＤの立ち上が
り遷移は、時刻Ｔ３におけるクロック信号ＣＫの立ち上
がりエッジに対して遅延量ＶＤ２の半分だけ進むことと
なる。つまり、図９中のＤラッチ５のために、クロック
信号ＣＫの立ち上がりエッジに対する遅延データ信号Ｄ
Ｄのセットアップ時間として、第２の可変ディレイライ
ン２２０の遅延量ＶＤ２の半分に等しい時間が確保され
る。また、遅延データ信号ＤＤの立ち上がり遷移は時刻
Ｔ２におけるクロック信号ＣＫの立ち下がりエッジに対
して遅延量ＶＤ２の半分だけ遅れるので、該遅延量ＶＤ
２の半分に等しいホールド時間が前データのために確保
されることとなる。
図９中の６信号ＤＩ、ＣＥ、ＸＤ、ＣＫ、ＹＤ及びＤＤ
の位相関係を表している。時刻Ｔ１において入力データ
信号ＤＩがＬレベルからＨレベルへ遷移すると、遷移検
出器１０は、この遷移を検出して所定パルス幅ＰＷのパ
ルス信号ＣＥを第１及び第２のフェーズコンパレータ１
４０，２４０へ供給する。これにより、両フェーズコン
パレータ１４０，２４０がイネーブル状態となる。一
方、第１の可変ディレイライン１２０は入力データ信号
ＤＩを可変の遅延量ＶＤ１だけ遅延させた遅延データ信
号ＸＤを生成する。この際、第１のフェーズコンパレー
タ１４０は、遅延データ信号ＸＤの立ち上がり遷移が時
刻Ｔ２におけるクロック信号ＣＫの立ち下がりエッジと
実質的に同相になるように、クロック信号ＣＫの立ち上
がり時刻Ｔ３までに第１の可変ディレイライン１２０の
遅延量ＶＤ１を制御する。第２の可変ディレイライン２
２０は遅延データ信号ＸＤを可変の遅延量ＶＤ２だけ更
に遅延させた遅延データ信号ＹＤを生成する。この際、
第２のフェーズコンパレータ２４０は、遅延データ信号
ＹＤの立ち上がり遷移が時刻Ｔ３におけるクロック信号
ＣＫの立ち上がりエッジと実質的に同相になるように、
クロック信号ＣＫの立ち下がり時刻Ｔ４までに第２の可
変ディレイライン２２０の遅延量ＶＤ２を制御する。し
たがって、第２の可変ディレイライン２２０の中の中央
の位置から取り出された遅延データ信号ＤＤの立ち上が
り遷移は、時刻Ｔ３におけるクロック信号ＣＫの立ち上
がりエッジに対して遅延量ＶＤ２の半分だけ進むことと
なる。つまり、図９中のＤラッチ５のために、クロック
信号ＣＫの立ち上がりエッジに対する遅延データ信号Ｄ
Ｄのセットアップ時間として、第２の可変ディレイライ
ン２２０の遅延量ＶＤ２の半分に等しい時間が確保され
る。また、遅延データ信号ＤＤの立ち上がり遷移は時刻
Ｔ２におけるクロック信号ＣＫの立ち下がりエッジに対
して遅延量ＶＤ２の半分だけ遅れるので、該遅延量ＶＤ
２の半分に等しいホールド時間が前データのために確保
されることとなる。
【００２７】第１及び第２の可変ディレイライン１２
０，２２０の初期設定は、電源立ち上げ時のセットアッ
プモードで行われる。このモードでは初期設定が早く完
了するように、入力データ信号ＤＩをクロック信号ＣＫ
と同一の周期で遷移させればよい。通常動作モードで
も、図９のスキュー補正装置２は温度上昇等の環境変化
に応じてスキュー補正を行うことができる。入力データ
信号ＤＩが遷移せずに一定の論理レベルを保持する場合
には第１及び第２のフェーズコンパレータ１４０，２４
０がディセーブル状態を保持するので、第１及び第２の
可変ディレイライン１２０，２２０の設定が闇雲に変更
されることはない。
０，２２０の初期設定は、電源立ち上げ時のセットアッ
プモードで行われる。このモードでは初期設定が早く完
了するように、入力データ信号ＤＩをクロック信号ＣＫ
と同一の周期で遷移させればよい。通常動作モードで
も、図９のスキュー補正装置２は温度上昇等の環境変化
に応じてスキュー補正を行うことができる。入力データ
信号ＤＩが遷移せずに一定の論理レベルを保持する場合
には第１及び第２のフェーズコンパレータ１４０，２４
０がディセーブル状態を保持するので、第１及び第２の
可変ディレイライン１２０，２２０の設定が闇雲に変更
されることはない。
【００２８】なお、図２中のＡＮＤゲート１２をＮＯＲ
ゲートに置き換えれば、入力データ信号ＤＩの立ち下が
り遷移の検出を表すパルス信号を生成することができ
る。このパルス信号でフェーズコンパレータの動作を制
御するようにしてもよい。
ゲートに置き換えれば、入力データ信号ＤＩの立ち下が
り遷移の検出を表すパルス信号を生成することができ
る。このパルス信号でフェーズコンパレータの動作を制
御するようにしてもよい。
【００２９】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、データ信号の遷移があった場合にのみフェーズコン
パレータによる可変ディレイラインの制御を有効化する
こととしたので、通常動作モードでもクロック信号とデ
ータ信号との間のスキューを補正することができるスキ
ュー補正装置を提供することができる。したがって、温
度上昇等の環境変化に応じたスキュー補正が可能にな
る。
ば、データ信号の遷移があった場合にのみフェーズコン
パレータによる可変ディレイラインの制御を有効化する
こととしたので、通常動作モードでもクロック信号とデ
ータ信号との間のスキューを補正することができるスキ
ュー補正装置を提供することができる。したがって、温
度上昇等の環境変化に応じたスキュー補正が可能にな
る。
【図１】本発明に係るスキュー補正装置の構成例を示す
ブロック図である。
ブロック図である。
【図２】図１中の遷移検出器の内部構成例を示す回路図
である。
である。
【図３】図１中の可変ディレイラインの内部構成例を示
すブロック図である。
すブロック図である。
【図４】図１中のフェーズコンパレータの内部構成例を
示すブロック図である。
示すブロック図である。
【図５】図４中の３信号の位相関係を表すタイミング図
であって、データ信号の立ち上がり遷移がクロック信号
の立ち上がりエッジに対して進んでいる場合を示してい
る。
であって、データ信号の立ち上がり遷移がクロック信号
の立ち上がりエッジに対して進んでいる場合を示してい
る。
【図６】図４中の３信号の位相関係を表すタイミング図
であって、データ信号の立ち上がり遷移がクロック信号
の立ち上がりエッジと実質的に同相である場合を示して
いる。
であって、データ信号の立ち上がり遷移がクロック信号
の立ち上がりエッジと実質的に同相である場合を示して
いる。
【図７】図４中の３信号の位相関係を表すタイミング図
であって、データ信号の立ち上がり遷移がクロック信号
の立ち上がりエッジに対して遅れている場合を示してい
る。
であって、データ信号の立ち上がり遷移がクロック信号
の立ち上がりエッジに対して遅れている場合を示してい
る。
【図８】スキュー補正が完了した時点の図１中の５信号
の位相関係を表すタイミング図である。
の位相関係を表すタイミング図である。
【図９】本発明に係るスキュー補正装置の他の構成例を
示すブロック図である。
示すブロック図である。
【図１０】スキュー補正が完了した時点の図９中の６信
号の位相関係を表すタイミング図である。
号の位相関係を表すタイミング図である。
１，２ スキュー補正装置
１０ 遷移検出器
２０ 可変ディレイライン
３０ 固定ディレイライン
４０ フェーズコンパレータ
４４ ＲＳラッチ
１００ 第１ステージ
１２０ 第１の可変ディレイライン
１４０ 第１のフェーズコンパレータ
２００ 第２ステージ
２２０ 第２の可変ディレイライン
２２１，２２２ 可変ディレイラインユニット
２４０ 第２のフェーズコンパレータ
Claims (4)
- 【請求項１】 クロック信号に対する入力データ信号の
スキューを補正するためのスキュー補正装置であって、 前記入力データ信号の遷移を検出し、かつ該検出を表す
パルス信号を供給するための遷移検出器と、 前記入力データ信号を可変の遅延量だけ遅延させた第１
の遅延データ信号を生成するための可変ディレイライン
と、 前記第１の遅延データ信号を固定の遅延量だけ更に遅延
させた第２の遅延データ信号を生成するための固定ディ
レイラインと、 前記第２の遅延データ信号の遷移を前記クロック信号の
位相と比較して、前記第２の遅延データ信号の遷移が前
記クロック信号のクロックエッジに対して進んでいると
きには前記可変ディレイラインの遅延量を増大させるよ
うに第１の制御信号を、前記第２の遅延データ信号の遷
移が前記クロック信号のクロックエッジに対して遅れて
いるときには前記可変ディレイラインの遅延量を減少さ
せるように第２の制御信号をそれぞれ前記可変ディレイ
ラインへ供給するためのフェーズコンパレータと、 前記第１の遅延データ信号を出力するための手段とを備
え、前記パルス信号が、前記第２の遅延データ信号より先に
前記フェーズコンパレータに入力され、このパルス信号
の入力があった場合に、該パルス信号より遅れて入力さ
れる前記第２の遅延データ信号と前記クロック信号との
位相比較を実施するようにした ことを特徴とするスキュ
ー補正装置。 - 【請求項２】 請求項１記載のスキュー補正装置におい
て、 前記フェーズコンパレータは、前記遷移検出器から供給
された前記パルス信号によりセットされるラッチを備
え、 前記第１及び第２の制御信号は前記ラッチがセットされ
ているときにアサートされ、かつ前記ラッチは前記第１
又は第２の制御信号がアサートされたときにはリセット
されることを特徴とするスキュー補正装置。 - 【請求項３】 クロック信号に対する入力データ信号の
スキューを補正するためのスキュー補正装置であって、 前記入力データ信号の遷移を検出し、かつ該検出を表す
パルス信号を供給するための遷移検出器と、 前記入力データ信号を可変の遅延量だけ遅延させた第１
の遅延データ信号を生成するための第１の可変ディレイ
ラインと、 前記第１の遅延データ信号の遷移を前記クロック信号の
位相と比較して、前記第１の遅延データ信号の遷移が前
記クロック信号の第１のクロックエッジに対して進んで
いるときには前記第１の可変ディレイラインの遅延量を
増大させるように第１の制御信号を、前記第１の遅延デ
ータ信号の遷移が前記クロック信号の第１のクロックエ
ッジに対して遅れているときには前記第１の可変ディレ
イラインの遅延量を減少させるように第２の制御信号を
それぞれ前記第１の可変ディレイラインへ供給するため
の第１のフェーズコンパレータと、 前記第１の遅延データ信号を可変の遅延量だけ更に遅延
させた第２の遅延データ信号を生成するための第２の可
変ディレイラインと、 前記第２の遅延データ信号の遷移を前記クロック信号の
位相と比較して、前記第２の遅延データ信号の遷移が前
記クロック信号の第２のクロックエッジに対して進んで
いるときには前記第２の可変ディレイラインの遅延量を
増大させるように第３の制御信号を、前記第２の遅延デ
ータ信号の遷移が前記クロック信号の第２のクロックエ
ッジに対して遅れているときには前記第２の可変ディレ
イラインの遅延量を減少させるように第４の制御信号を
それぞれ前記第２の可変ディレイラインへ供給するため
の第２のフェーズコンパレータと、 前記第２の可変ディレイラインの中の中間点における遅
延データ信号を出力するための手段とを備え、前記パルス信号が、前記第１の遅延データ信号より先に
前記第１のフェーズコンパレータに、前記第２の遅延デ
ータ信号より先に前記第２のフェーズコンパレータにそ
れぞれ入力され、このパルス信号の入力があった場合
に、該パルス信号より遅れて入力される前記第１の遅延
データ信号と前記クロック信号との位相比較と、該パル
ス信号より遅れて入力される前記第２の遅延データ信号
と前記クロック信号との位相比較とを実施するようにし
た ことを特徴とするスキュー補正装置。 - 【請求項４】 請求項３記載のスキュー補正装置におい
て、 前記第２の可変ディレイラインは、 前記第１の遅延データ信号を可変の遅延量だけ遅延させ
た遅延データ信号を生成するための第１の可変ディレイ
ラインユニットと、 前記第１の可変ディレイラインユニットにより生成され
た遅延データ信号を前記第１の可変ディレイラインユニ
ットと同じ遅延量だけ更に遅延させた遅延データ信号を
前記第２の遅延データ信号として供給するための第２の
可変ディレイラインユニットとを備え、 前記第１の可変ディレイラインユニットにより生成され
た遅延データ信号が前記スキュー補正装置から出力され
ることを特徴とするスキュー補正装置。
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|---|---|---|---|
| JP26717198A JP3512151B2 (ja) | 1997-09-29 | 1998-09-22 | スキュー補正装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26319297 | 1997-09-29 | ||
| JP9-263192 | 1997-09-29 | ||
| JP26717198A JP3512151B2 (ja) | 1997-09-29 | 1998-09-22 | スキュー補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168365A JPH11168365A (ja) | 1999-06-22 |
| JP3512151B2 true JP3512151B2 (ja) | 2004-03-29 |
Family
ID=26545901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26717198A Expired - Fee Related JP3512151B2 (ja) | 1997-09-29 | 1998-09-22 | スキュー補正装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3512151B2 (ja) |
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| JP4921888B2 (ja) * | 2006-08-22 | 2012-04-25 | ルネサスエレクトロニクス株式会社 | インターフェース回路 |
| JP4839490B2 (ja) * | 2008-06-10 | 2011-12-21 | Ｎｅｃアクセステクニカ株式会社 | データスキュー自動補正システム |
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-
1998
- 1998-09-22 JP JP26717198A patent/JP3512151B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11168365A (ja) | 1999-06-22 |
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