WO2007083443A1 - スキュー補正装置 - Google Patents

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WO2007083443A1
WO2007083443A1 PCT/JP2006/323483 JP2006323483W WO2007083443A1 WO 2007083443 A1 WO2007083443 A1 WO 2007083443A1 JP 2006323483 W JP2006323483 W JP 2006323483W WO 2007083443 A1 WO2007083443 A1 WO 2007083443A1
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WO
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signal
data signal
clock
delay line
delayed
Prior art date
Application number
PCT/JP2006/323483
Other languages
English (en)
French (fr)
Inventor
Kaori Nishikawa
Takefumi Yoshikawa
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Publication of WO2007083443A1 publication Critical patent/WO2007083443A1/ja

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern

Definitions

  • the present invention relates to a skew correction apparatus for correcting a skew of a data signal with respect to a clock signal.
  • FIG. 11 shows a configuration of a conventional skew correction apparatus.
  • the skew correction apparatus 100 detects a transition of the data signal DI and outputs a transition detector 101 that outputs an enable signal CE indicating the detection, and a data signal DD obtained by delaying the data signal DI by a predetermined delay amount.
  • the delay amount of the variable delay line 102 is determined so that the phases of the data signal MD and the clock signal CK are aligned.
  • the skew between the data signal DI and the clock signal CK is corrected, and the setup time of the D latch 110 equal to the delay amount of the fixed delay line 103 is confirmed.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-168365
  • FIG. 12 shows various timing charts of the skew correction apparatus 100 shown in FIG. Fig. 12 (a) shows the state with corrected skew.
  • the data signal DD is delayed by 3t (t is a unit delay time) by the variable delay line 102.
  • the data signal MD is delayed by 3t by the fixed delay line 103. If the setup time required by the D latch 110 is 2t, there is no problem because 3t can be secured as the setup time in the state shown in Fig. 12 (a)!
  • FIG. 12 (b) shows a case where the data signal DI becomes earlier.
  • the phase comparator 104 performs control so that the delay amount of the variable delay line 102 is increased by It because the rising edge of the data signal MD is ahead of the rising edge of the clock signal CK.
  • FIG. 12 (c) shows a case where the data signal DI is delayed in the variable delay line 102 controlled based on the comparison result shown in FIG. 12 (b).
  • the data signal DD is delayed by 4t by the variable delay line 102.
  • the D latch 110 cannot normally latch the data signal DD.
  • the target setup time cannot be secured, and in order to avoid this situation, it is necessary to increase the delay amount of the fixed delay line 103 by at least a further It. However, this is not preferable because it leads to limiting the high-speed communication speed.
  • the skew correction apparatus 100 performs a series of control until the phase comparison force by the phase comparator 104 is changed and the delay amount of the variable delay line 102 is changed to 1 of the clock signal CK. May not complete within a cycle. In this case, there is a problem that the variable delay line is large or small with respect to the desired delay amount, and the state is repeated, and the desired control cannot be performed.
  • the present invention is particularly suitable for skew correction between a high-speed data signal and a clock signal.
  • the challenge is to achieve positiveness.
  • Means devised to solve the above-mentioned problem is that the skew correction device for correcting the skew of the input data signal with respect to the clock signal detects a transition of the input data signal and represents a pulse signal representing the detection
  • the first comparison is made when the transition of the second delayed data signal advances with respect to the clock edge of the clock signal on condition that the pulse signal is supplied from A phase comparator for issuing a second comparison result signal when the transition of the second delayed data signal is delayed with respect to the clock edge of the clock signal, and the first and second Based on the number of times each comparison result signal is issued in a predetermined period, a time-series context between the transition of the second delayed data signal and the clock edge of the clock signal is determined, and the second When the transition of the delayed data signal is advanced with respect to the clock edge of the clock signal, the first control signal is set to increase the delay amount of the variable delay line, and the transition of the second delayed data signal is set to the clock signal.
  • the second control signal is applied to each of the second control signals so as to reduce the delay amount of the variable delay line.
  • the skew correction device includes a clock delay line for generating a clock signal delayed by a variable delay amount as the clock signal input to the skew correction device.
  • the control unit monitors the delay control state of the variable delay line, and changes the delay amount of the clock delay line when the delay amount in the variable delay line is a limit.
  • the means taken to solve the above-mentioned problem is that the data is obtained by controlling the input data signal and its transmission timing as a skew correction device for correcting the skew of the input data signal with respect to the clock signal.
  • a simulated data signal generating unit for receiving a clock signal and generating a simulated data signal obtained by dividing the data clock signal by 2 and a delay-adjusted data signal according to the simulated data signal; and the simulated data
  • a transition detector for detecting a transition of the data signal and supplying a pulse signal representing the detection, and a delayed data signal obtained by delaying the delay-adjusted data signal by a variable delay amount A variable delay line and a replica of the variable delay line, wherein the simulated data signal is delayed by a variable delay amount.
  • a first comparison result signal is advanced when the clock signal is advanced with respect to the clock edge, and a second comparison signal is transmitted when the transition of the second delay simulation data signal is delayed with respect to the clock edge of the clock signal.
  • result A transition of the second delay simulation data signal and the clock signal based on the number of issuances in a predetermined period of each of the phase comparator for issuing the signal and the first and second comparison result signals.
  • a time-series chronological relationship with the clock edge of the second delay simulated data signal is determined, and when the transition of the second delay simulation data signal is advanced with respect to the clock edge of the clock signal, the delay amount of the replica variable delay line is increased.
  • the second control is performed so as to reduce the delay amount of the replica variable delay line.
  • the delay amount of the variable delay line is controlled by the first and second control signals.
  • the phase comparator that receives the pulse signal indicating the detection of the transition in the simulated data signal obtained by dividing the data clock signal by 2 from the transition detector, the replica variable delay line and the fixed delay line 2
  • the transition in the second delay simulated data signal delayed in stages and the phase of the clock signal are compared, and first and second comparison result signals indicating the comparison result are issued.
  • the transition of the second delay simulation data signal and the time-series of the clock edge of the clock signal are performed.
  • the context is determined, and either the first control signal that increases the delay amount of the replica variable delay line or the second control signal that decreases the delay amount of the replica variable delay line is selectively supplied.
  • the first and second control signals are simultaneously supplied to the variable delay line, and the delay amount in the variable delay line is controlled. Therefore, in the skew correction of the data signal with respect to the clock signal, even if the data signal does not transition, the skew that is not easily affected by the jitter of the data signal without the control timing being restricted by the clock signal. Correction is possible.
  • the skew correction device includes a clock delay line for generating a clock signal delayed by a variable delay amount as the clock signal input to the skew correction device.
  • the control unit is configured to control the variable delay. The delay control state of one of the delay line and the replica variable delay line is monitored, and the delay amount of the clock delay line is controlled when the delay amount in the delay line is limited.
  • control unit controls a delay amount of the variable delay line based on a difference in the number of times the first and second comparison result signals are issued in the predetermined period. Let's say.
  • control unit outputs the first and second comparison result signals that are issued at the end of the predetermined period of time with a small number of issues during the predetermined period. , The supply of the first and second control signals is forgotten.
  • the control unit moves a predetermined logical value in a first direction when receiving the first comparison result signal, and receives the second comparison result signal. It shall have a shift register that moves in the second direction.
  • the predetermined logical value is at the first position in the shift register
  • the first control signal is used.
  • the predetermined logic value is at the second position in the shift register
  • the second control signal is used. It is assumed that the variable delay line is supplied.
  • FIG. 1 is a configuration diagram of a skew correction apparatus according to a first embodiment.
  • FIG. 2 is an internal configuration diagram of the transition detector shown in FIG.
  • FIG. 3 is an internal configuration diagram of the variable delay line shown in FIG. 1.
  • FIG. 4 is an internal configuration diagram of the phase comparator shown in FIG. 1.
  • FIG. 5 is a timing diagram showing the phase relationship between the three signals CK, MD and PD shown in FIG. It is a chart.
  • Figure 6 is an internal block diagram of the control unit shown in FIG.
  • FIG. 7 is an internal configuration diagram of the shift register shown in FIG.
  • FIG. 8 is a timing chart of the skew correction apparatus shown in FIG.
  • FIG. 9 is a configuration diagram of a skew correction apparatus according to a second embodiment.
  • FIG. 10 is a timing chart of the skew correction apparatus shown in FIG.
  • FIG. 11 is a configuration diagram of a conventional skew correction apparatus.
  • FIG. 12 shows various timing charts in the skew correction apparatus shown in FIG.
  • FIG. 1 shows a configuration example of a skew correction apparatus according to the first embodiment.
  • This skew correction device 1 is a device for correcting the skew of the input data signal DI with respect to the clock signal CK, and has a function of supplying the delayed data signal DD to the D latch 2 which is an example of the data receiving element. is there.
  • the skew correction device 1 and the D latch 2 constitute one input buffer.
  • the skew correction apparatus 1 shown in FIG. 1 detects a transition of the input data signal DI and changes the input data signal DI, and a transition detector 10 for supplying a pulse signal CE representing the detection.
  • Variable delay line 20 for generating delayed data signal DD delayed by VD and fixed delay for generating delayed data signal MD by further delaying delayed data signal DD by a fixed delay amount FD
  • the delay line 30 and the clock delay line 40 for generating the delayed clock signal CD obtained by delaying the clock signal CK by a variable delay amount VC and the transition of the delayed data signal MD are compared with the clock edge of the delayed clock signal CD.
  • a control unit 60 for controlling the delay amount VD of the variable delay line 20 and the delay amount VC of the clock delay line 40.
  • FIG. 2 shows an internal configuration example of the transition detector 10 shown in FIG.
  • the transition detector 10 is composed of an inverter chain 11 having an odd-numbered stage (five stages in the figure) and one AND gate 12, and the input data signal DI from the L (low) level to the H (high) level.
  • the pulse signal CE (the pulse width is determined by the number of stages in the inverter chain 11) is supplied.
  • FIG. 3 shows an internal configuration example of the variable delay line 20 shown in FIG.
  • the variable delay line 20 includes an n (n is an integer) stage delay line 21 and an n stage shift register 22.
  • Each unit delay element consists of two NAND gates 25, 26 and one inverter 27.
  • One of the data elements holds an H level signal, and all other register elements hold an L level signal.
  • the H level signal held in this shift register 22 is shifted one step to the left when one pulse is supplied as the first control signal (left shift signal) VSL, and the second control signal (Right shift signal) When one pulse is supplied as VSR, it shifts to the right by one stage.
  • the NAND gate 25 in the single kk delay element UD corresponding to the register element R is activated. .
  • the delayed data signal DD is generated from the input data signal DI by (n ⁇ k + 1) unit delay elements. That is, these (n— k + l) unit delay elements
  • the delay amount VD is determined by. This delay amount VD is variable.
  • the phase comparator 50 determines that the transition of the delayed data signal MD is advanced with respect to the edge of the delayed clock signal CD on condition that the pulse signal CE is supplied from the transition detector 10. Issue the first comparison result signal SL. On the other hand, when the rising transition of the delayed data signal MD is delayed with respect to the rising edge of the delayed clock signal CD, the second comparison result signal SR is issued.
  • FIG. 4 shows an internal configuration example of the phase comparator 50 shown in FIG.
  • the phase comparator 50 includes one unit delay circuit 41, two D latches 42 and 43, one RS latch 44, and three! ⁇ It is composed of logic gates 45, 46, 47, four AND gates 48, 49, 50, 51, and two inverters 4C, 4D.
  • the unit delay circuit 41 is a circuit for generating a delayed data signal PD that is further delayed by a unit delay amount UD from the delayed data signal MD supplied from the fixed delay line 30, and includes one NAND gate 4A and one NAND gate 4A. It consists of 4B inverter.
  • the D latch 42 receives the delayed data signal MD at the data input terminal D and the delayed clock signal CD at the clock input terminal C, and latches the delayed data signal MD in synchronization with the rising edge of the delayed clock signal CD.
  • the D latch 43 receives the delayed data signal PD at the data input terminal D and the delayed clock signal CD at the clock input terminal C, and latches the delayed data signal PD in synchronization with the rising edge of the delayed clock signal CD. .
  • the logic gate 45 supplies an H level signal to the AND gate 49 when the Q output of the D latch 42 is at the H level and the Q output of the D latch 43 is at the H level.
  • the logic gate 46 supplies an H level signal to the AND gate 50 when the Q output of the D latch 42 is at the L level and the Q output power level of the D latch 43.
  • the logic gate 47 supplies an H level signal to the AND gate 51 when the Q output of the D latch 42 is at the H level and the Q output of the D latch 43 is at the L level.
  • AND gate 48 is the delayed clock signal C
  • the logical product of D and the Q output of RS latch 44 is output as signal CR.
  • Inverter 4C receives signal CR
  • inverter 4D receives the output of inverter 4C.
  • the AND gate 49 outputs a logical product of the output of the logic gate 45 and the output of the inverter 4D as a first comparison result signal (left shift signal) SL.
  • the AND gate 50 outputs the logical product of the output of the logic gate 46 and the output of the inverter 4D as the second comparison result signal (right shift signal) SR.
  • the AND gate 51 outputs a logical product of the output of the logic gate 47 and the output of the inverter 4D as a signal (non-shift signal) NS.
  • This signal (non-shift signal) NS indicates that it is not necessary to shift the H level signal in the shift register 62 of the control unit 60 described later.
  • the RS latch 44 receives the pulse signal CE at the set terminal S and the signal CR at the reset terminal R. That is, the Q output of the RS latch 44 is set to the H level by the pulse signal (comparison enable signal) CE supplied from the transition detector 10.
  • One of the three signals SL, S R and NS is asserted when the Q output of RS latch 44 is set. Therefore, all of the three signals SL, SR, and NS are pulse signals generated every time the comparison enable signal CE is supplied.
  • the force comparator 50 is effective when both the delayed clock signal CD and the delayed data signal MD rise, and can be similarly configured even in other cases.
  • FIG. 5 is a timing chart showing the phase relationship between the three signals CD, MD, and PD shown in FIG. FIG. 5 (a) shows a case where the rising transition of the delayed data signal MD is advanced with respect to the rising edge of the delayed clock signal CD.
  • the Q outputs of the two D latches 42 and 43 shown in FIG. 4 are both H level, the output signal of the logic gate 45 is asserted.
  • a pulse of the first comparison result signal (left shift signal) SL is generated on condition that the comparison enable signal CE is supplied.
  • FIG. 5 (b) shows a case where the rising transition of the delayed data signal MD is substantially in phase with the rising edge S of the delayed clock signal CD.
  • the Q output of the D latch 42 shown in FIG. 4 becomes H level and the Q output of the D latch 43 becomes L level, the output signal of the logic gate 47 is asserted.
  • a pulse of the non-shift signal NS is generated on condition that the comparison enable signal CE is supplied.
  • the first comparison Pulses of the result signal SL and the second comparison result signal SR are not generated.
  • the non-shift signal NS can be used in other circuits not shown.
  • FIG. 5 (c) shows a case where the rising transition of the delayed data signal MD is delayed with respect to the rising edge S of the delayed clock signal CD.
  • the Q outputs of the two D latches 42 and 43 shown in FIG. 4 both become L level, the output signal of the logic gate 46 is asserted.
  • a pulse of the second comparison result signal (right shift signal) SR is generated.
  • the control unit 60 is variable based on the number of issuances of the first comparison result signal SL and the second comparison result signal SR issued within a predetermined period.
  • Delay line 20 Delay amount VD control signal VS is supplied to variable delay line 20.
  • the control unit 60 receives the signal JV from the variable delay line 20 and monitors the delay control state in the variable delay line 20. When the delay amount VD of the variable delay line 20 is limited, the signal CS is supplied to the clock delay line 40, and the delay amount VC of the clock delay line 40 is changed.
  • FIG. 6 shows an internal configuration example of the control unit 60 shown in FIG.
  • the control unit 60 includes a filter unit 6A that controls the delay amount VD of the variable delay line 20, and a combinational circuit 6B that controls the delay amount V C of the clock delay line 40.
  • the filter unit 6A includes a counter 61, a shift register 62, two AND gates 63 and 64, one NOR gate 65, and one inverter 66.
  • the counter 61 counts the pulses of the clock signal CK, and outputs an H level signal every time the count value reaches 2m + 1 (m is a natural number).
  • the AND gate 63 receives the output of the counter 61 and the Left-end signal from the shift register 62, and outputs a first control signal (left shift signal) VSL.
  • the AND gate 64 receives the output of the counter 61 and the right-end signal from the shift register 62, and outputs a second control signal (right shift signal) VSR.
  • the NOR gate 65 outputs a negative OR of the output of the counter 61 inverted by the inverter 66 and the clock signal CK, and this is input to the shift register 62 as the reset signal RE. That is, the shift register 62 is initialized during the period when the counter value is 2m + 1 and the clock signal is CK.
  • the combinational circuit 6B includes two AND gates 67 and 68.
  • AND gate 67 The first control signal (left shift signal) VSL and the left-end signal that is the output of the register element shown in FIG. 3 are received, and the first clock delay signal (right shift signal) CSR is output.
  • the AND gate 68 receives the second control signal (right shift signal) VSR and the right-end signal that is the output of the register element R, and outputs a second clock delay signal (left shift signal) CSL.
  • the first clock delay signal (right shift signal) CSR reduces the delay amount VC of the clock delay line 40 by one step
  • the second clock delay signal (left shift signal) CSL is the clock delay signal.
  • the delay amount VC of line 40 is increased by one step.
  • FIG. 7 shows an internal configuration example of the shift register 62.
  • the central register element R holds an H level signal and the other register elements hold an L level signal.
  • the H level signal is shifted one step to the left when the first comparison result signal (left shift signal) SL is input to the shift register, and when the second comparison result signal (right shift signal) SR is input. It shifts one step to the right.
  • the value held by the register element R is supplied to the AND gate 63 of FIG. 6 as the Left—end signal, and the value held by the register element R is Righ
  • the t-end signal is supplied to the AND gate 64 in FIG.
  • the shift register 62 is initialized. By doing this, if H is held in the left-end signal of the shift register 62 and the counter 61 in FIG. 6 counts 2m + 1, the first control signal is used using the H period of the clock CK. (Left shift signal)
  • the second control signal (right shift signal) VSR.
  • the control unit 60 shown in FIG. 6 receives the comparison result signal for 2 m times in the phase comparator 50. If the difference in the number of times the first and second comparison result signals SL and SR are issued is (m-1) or less, neither the first control signal VSL nor the VSR control signal is supplied. . Even if the difference in the number of times the first and second comparison result signals are issued is equal to or greater than m, the first and second comparison result signals supplied to the second meter are the same as the comparison result signal with the smaller number. In this case, neither the first control signal VSL nor the second control signal VSR is supplied.
  • phase comparator 50 The comparison result for 2 m times is judged to be affected by jitter and is removed by the shift register 62. In other words, if the difference between the number of issuances of the first and second comparison result signals is equal to or greater than m and the same as the comparison result signal with the larger number of first and second comparison result signals supplied in the second m, One of the first and second control signals VSL and VSR is always supplied to the variable delay line 20.
  • the control unit 60 includes a 5-bit shift register 62 and performs control based on the first and second comparison result signals SL and SR for four times.
  • FIG. 8 is a timing chart of the skew correction apparatus 1 shown in FIG.
  • the transition detector 10 When the input data signal DI makes a transition at time T1, the transition detector 10 outputs a pulse signal CE with a pulse width PW indicating the detection of this transition. As a result, the phase comparator 50 is enabled.
  • the delay data signal DD is generated by the variable delay line 20 and the delay data signal MD is generated by the fixed delay line 30.
  • the phase comparator 50 issues the first comparison result signal (left shift signal) SL.
  • the first control signal (left shift signal) VSL that increases the delay amount VD of the variable delay line 20 is output.
  • the H level held in the shift register 22 of the variable delay line 20 The signal is shifted one step to the left.
  • the setup time of the delayed data signal DD with respect to the rising edge of the delayed clock signal CD secured for the D latch 2 shown in FIG. 1 is equal to the delay amount FD of the fixed delay line 30.
  • the phase comparison by the phase comparator 50 is performed every clock, but the control of the delay amount by the control unit 60 may be performed only when the clock signal is counted (2m + 1) times. Therefore, the skew correction of the data signal is possible without the control timing being restricted by the clock signal. Note that it is possible to perform skew correction with higher accuracy by making a determination using a histogram, a digital filter, or the like instead of the shift register 62.
  • the clock delay line 40 can be omitted.
  • FIG. 9 shows a configuration example of the skew correction apparatus according to the second embodiment.
  • This skew correction apparatus 1A includes a simulated data signal generator 70 that generates a simulated data signal LD and a data signal DI ′ from an input data signal DI and a data clock signal D—CK that controls the transmission timing thereof, and a simulated data signal LD.
  • a transition detector 10 for detecting a transition and supplying a pulse signal CE representing the detection, and a variable delay line for generating a delayed data signal DD delayed from the data signal DI ′ by a variable delay amount VD 20 and a replica thereof, a replica variable delay line 20 ′ for generating a delay simulated data signal LE delayed from the simulated data signal LD by a variable delay amount VD, and a fixed delay from the simulated delay data signal LE.
  • a fixed delay line 30 for generating a delay simulated data signal LF further delayed by the delay amount FD, and a delay clock delayed by a variable delay amount VC from the clock signal CK.
  • the control unit 60 controls the delay amount VD and the delay amount VC of the clock delay line 40.
  • the configuration of the transition detector 10, the variable delay line 20, the fixed delay line 30, the clock delay line 40, the phase comparator 50, and the control unit 60 in the present embodiment is the same as that shown in FIG. The same reference numerals are given and description thereof is omitted.
  • the simulated data signal generation unit 70 is composed of two D latches 71 and 72.
  • the D latch 71 receives the output signal of its own output terminal NQ power at the data input terminal D and the data clock signal D—CK at the clock input terminal C, and synchronizes with the rising edge of the data clock signal D—CK.
  • the simulated data signal LD is supplied from the output terminal Q.
  • the D latch 72 receives the input data signal DI at the data input terminal D and the data clock signal D—CK at the clock input terminal C, and receives the input data signal DI in synchronization with the rising edge of the data clock signal D—CK. Latch and supply data signal DI 'from output terminal Q.
  • the control unit 60 receives the signal JV and monitors the delay control state of the replica variable delay line.
  • the replica variable delay line 20 ′ receives the same control as the variable delay line 20 from the control unit 60.
  • FIG. 10 is a timing chart of the skew correction apparatus 1A shown in FIG.
  • the transition detector 10 outputs a pulse signal CE having a pulse width PW indicating the detection of this transition.
  • the phase comparator 50 is enabled.
  • the delay simulation data signal LE is output by the variable delay line 20
  • the delay data signal LF is output by the fixed delay line 30.
  • the phase comparator 50 causes the first comparison result signal (left shift signal) SL. Is issued.
  • the first control signal (left shift signal) VSL that increases the delay amount VD of the variable delay line 20 is output.
  • the H level held in the shift register 22 of the variable delay line 20 The signal is shifted one step to the left.
  • skew correction can be performed even when the input data signal does not transition for a long time. Therefore, there is no need to provide a special functional block for generating skew correction data.
  • control unit 60 may monitor the delay control state of the variable delay line 20 instead of the replica variable delay line 20.
  • the clock delay line 40 can be omitted.
  • the skew correction apparatus according to the present invention is particularly useful for use in processing a high-speed data signal.

Landscapes

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  • Pulse Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

　スキュー補正装置は、入力データ信号の遷移を検出したとき、パルス信号を供給する遷移検出器（１０）と、入力データ信号を可変の遅延量ＶＤだけ遅延させた第１の遅延データ信号を生成する可変ディレイライン（２０）と、第１の遅延データ信号を固定の遅延量ＦＤだけ更に遅延させた第２の遅延データ信号を生成する固定ディレイライン（３０）と、第２の遅延データ信号の遷移をクロック信号の位相と比較するフェーズコンパレータ（５０）と、比較結果に基づいて、可変ディレイライン（２０）の遅延量ＶＤを制御する制御部（６０）とを備えている。制御部（６０）は、第２の遅延データ信号の遷移がクロック信号のクロックエッジに対して進んでいるときには遅延量ＶＤを増大させるように第１の制御信号を出力し、遅れているときには遅延量ＶＤを減少させるように第２の制御信号を出力する。

Description

明 細 書
スキュー補正装置
技術分野
[0001] 本発明は、クロック信号に対するデータ信号のスキューを補正するためのスキュー 補正装置に関する。
背景技術
[0002] 近年、 USBなど汎用の差動高速データ伝送インターフェイスを搭載した大規模集 積回路が多く利用されている。大規模な機能ブロックで処理されたデータ信号は伝 送回路へ送られてくる際に位相がずれたり、外乱による位相のばらつきが発生するな どの問題がある。このため、データ信号は、伝送回路側においてジッタの少ないクロ ック信号のエッジタイミングで Dラッチなどに取り込まれ、位相のずれを補正された後 、伝送路へ送出される。しかし、機能ブロックから出力されるデータ信号と、伝送回路 側の Dラッチを制御するクロック信号とは別系統であるため、クロック信号とデータ信 号との間にスキュー（時間的な「ずれ」）が発生する。その結果、データ受信要素が受 け取るクロック信号とデータ信号との位相関係に問題が生じ得る。特に、高速データ 伝送の場合には誤データの受信につながりやすい。したがって、データ信号とクロッ ク信号間のスキューを補正する必要がある。
[0003] 図 11は、従来のスキュー補正装置の構成を示す。本スキュー補正装置 100はデー タ信号 DIの遷移を検出し、該検出を示すイネ一ブル信号 CEを出力する遷移検出器 101と、データ信号 DIを所定の遅延量だけ遅延させたデータ信号 DDを生成する可 変ディレイライン 102と、データ信号 DDを更に固定の遅延量だけ遅延させたデータ 信号 MDを生成する固定ディレイライン 103と、データ信号 MDの遷移とクロック信号 CKの位相を比較するフェーズコンパレータ 104とを備えている。本スキュー補正装 置 100によると、フェーズコンパレータ 104から出力される比較結果に基づいて、デ ータ信号 MDとクロック信号 CKの位相が揃うように可変ディレイライン 102の遅延量 が決定される。これにより、データ信号 DIとクロック信号 CKとの間のスキユーが補正さ れ、固定ディレイライン 103の遅延量に等しい Dラッチ 110のセットアップタイムが確 保される (例えば、特許文献 1参照)。
特許文献 1：特開平 11― 168365号公報
発明の開示
発明が解決しょうとする課題
[0004] しかし、上記技術によって高速なデータ信号 DIとクロック信号 CKとのスキュー補正 を行った場合、可変ディレイライン 102の遅延量を制御する際、データ信号 DIのジッ タによる影響を受けるといった問題が生じる。図 12は、図 11に示したスキュー補正装 置 100の各種タイミングチャートを示す。図 12 (a)は、スキューが補正された状態を示 す。データ信号 DDは、可変ディレイライン 102によって 3t (tは単位遅延時間）遅延 する。また、データ信号 MDは、固定ディレイライン 103によって 3t遅延する。ここで、 Dラッチ 110が必要とするセットアップタイムを 2tとすると、図 12 (a)に示した状態では セットアップタイムとして 3t確保できるため問題がな!、。
[0005] 一方、図 12 (b)は、データ信号 DIが It早くなつた場合を示す。フェーズコンパレー タ 104は、データ信号 MDの立ち上がりエッジがクロック信号 CKの立ち上がりエッジ よりも進んでいるため、可変ディレイライン 102の遅延量を It多くするように制御する 。図 12 (c)は、図 12 (b)に示した比較結果に基づいて制御された可変ディレイライン 102において、データ信号 DIが It遅延した場合を示す。データ信号 DDは、可変デ ィレイライン 102によって 4t遅延する。このとき、セットアップタイムは Itしか確保でき ないため、 Dラッチ 110は正常にデータ信号 DDをラッチすることができない。上記の ような、 目標とするセットアップタイムが確保できな ヽと 、つた状態を避けるためには、 固定ディレイライン 103の遅延量を少なくともあと It多くとる必要がある。しかし、これ は通信速度の高速ィ匕を制限することにつながるため好ましくない。
[0006] また、データ信号 DIが高速な場合、上記スキュー補正装置 100では、フェーズコン パレータ 104による位相比較力も可変ディレイライン 102の遅延量が変更されるまで の一連の制御がクロック信号 CKの 1周期以内に完了しないことがある。この場合、可 変ディレイラインは所望の遅延量に対して大き 、又は小さ 、状態を繰り返し、所望の 制御ができなくなるといった問題が生じる。
[0007] 上記問題に鑑み、本発明は、特に高速なデータ信号とクロック信号とのスキュー補 正を実現することを課題とする。
課題を解決するための手段
[0008] 上記課題を解決するために講じた手段は、クロック信号に対する入力データ信号の スキューを補正するためのスキュー補正装置として、前記入力データ信号の遷移を 検出し、かつ該検出を表すパルス信号を供給するための遷移検出器と、前記入力デ ータ信号を可変の遅延量だけ遅延させた第 1の遅延データ信号を生成するための可 変ディレイラインと、前記第 1の遅延データ信号を固定の遅延量だけ更に遅延させた 第 2の遅延データ信号を生成するための固定ディレイラインと、前記第 2の遅延デー タ信号の遷移を前記クロック信号の位相と比較し、かつ前記遷移検出器から前記パ ルス信号が供給されたことを条件として、前記第 2の遅延データ信号の遷移が前記ク ロック信号のクロックエッジに対して進んでいるときには第 1の比較結果信号を、前記 第 2の遅延データ信号の遷移が前記クロック信号のクロックエッジに対して遅れてい るときには第 2の比較結果信号をそれぞれ発行するためのフェーズコンパレータと、 前記第 1及び第 2の比較結果信号のそれぞれの、所定期間における発行回数に基 づ 、て、前記第 2の遅延データ信号の遷移と前記クロック信号のクロックエッジとの時 系列的な前後関係を判定し、前記第 2の遅延データ信号の遷移が前記クロック信号 のクロックエッジに対して進んでいるときには前記可変ディレイラインの遅延量を増大 させるように第 1の制御信号を、前記第 2の遅延データ信号の遷移が前記クロック信 号のクロックエッジに対して遅れているときには前記可変ディレイラインの遅延量を減 少させるように第 2の制御信号をそれぞれ前記可変ディレイラインへ供給する制御部 と、前記第 1の遅延データ信号を出力するための手段とを備えたものとする。
[0009] これ〖こよると、遷移検出器からデータ信号の遷移の検出を示すパルス信号を受け たフェーズコンパレータによって、可変ディレイライン及び固定ディレイラインの 2段階 で遅延した第 2の遅延データ信号における遷移とクロック信号のクロックエッジとが比 較され、その比較結果に基づいて、第 1及び第 2の比較結果信号が発行される。そし て、制御部によって、所定期間に発行された第 1及び第 2の比較結果信号の発行回 数に基づ 、て、第 2の遅延データ信号の遷移及びクロック信号のクロックエッジの時 系列的な前後関係が判定され、可変ディレイラインの遅延量を増カロさせる第 1の制御 信号及び可変ディレイラインの遅延量を減少させる第 2の制御信号のいずれか一方 が選択的に可変ディレイラインに供給される。したがって、特に高速なデータ信号とク ロック信号とのスキュー補正において、クロック信号によって制御タイミングが制約さ れることなぐデータ信号のジッタによる影響を受けにくいスキュー補正が可能となる。
[0010] 好ましくは、上記スキュー補正装置は、前記クロック信号として、当該スキュー補正 装置に入力されたクロック信号を可変の遅延量だけ遅延させたものを生成するため のクロックディレイラインを備えたものとする。ここで、前記制御部は、前記可変ディレ イラインの遅延制御状態を監視し、前記可変ディレイラインにおける遅延量が限界と なっているとき、前記クロックディレイラインの遅延量を変更するものとする。
[0011] これによると、可変ディレイラインの遅延量が限界となっている場合には、クロックデ ィレイラインの遅延量が変更されるため、データ信号とクロック信号とのスキュー補正 が可能となる。
[0012] また、上記課題を解決するために講じた手段は、クロック信号に対する入力データ 信号のスキューを補正するためのスキュー補正装置として、前記入力データ信号及 びその送出タイミングを制御して 、るデータクロック信号を受け、前記データクロック 信号を 2分周して得られる模擬データ信号及び前記模擬データ信号に合わせて遅 延調整されたデータ信号を生成するための模擬データ信号生成部と、前記模擬デ ータ信号の遷移を検出し、かつ該検出を表すパルス信号を供給するための遷移検 出器と、前記遅延調整されたデータ信号を可変の遅延量だけ遅延させた遅延データ 信号を生成するための可変ディレイラインと、前記可変ディレイラインのレプリカであ つて、前記模擬データ信号を可変の遅延量だけ遅延させた第 1の遅延模擬データ信 号を生成するためのレプリカ可変ディレイラインと、前記第 1の遅延模擬データ信号 を固定の遅延量だけ更に遅延させた第 2の遅延模擬データ信号を生成するための 固定ディレイラインと、前記第 2の遅延模擬データ信号の遷移を前記クロック信号の 位相と比較し、かつ前記遷移検出器力 前記パルス信号が供給されたことを条件とし て、前記第 2の遅延模擬データ信号の遷移が前記クロック信号のクロックエッジに対 して進んでいるときには第 1の比較結果信号を、前記第 2の遅延模擬データ信号の 遷移が前記クロック信号のクロックエッジに対して遅れているときには第 2の比較結果 信号をそれぞれ発行するためのフェーズコンパレータと、前記第 1及び第 2の比較結 果信号のそれぞれの、所定期間における発行回数に基づいて、前記第 2の遅延模 擬データ信号の遷移と前記クロック信号のクロックエッジとの時系列的な前後関係を 判定し、前記第 2の遅延模擬データ信号の遷移が前記クロック信号のクロックエッジ に対して進んでいるときには前記レプリカ可変ディレイラインの遅延量を増大させるよ うに第 1の制御信号を、前記第 2の遅延模擬データ信号の遷移が前記クロック信号の クロックエッジに対して遅れているときには前記レプリカ可変ディレイラインの遅延量 を減少させるように第 2の制御信号をそれぞれ前記レプリカ可変ディレイラインへ供 給する制御部と、前記遅延データ信号を出力するための手段とを備えたものとする。 ここで、前記可変ディレイラインは、前記第 1及び第 2の制御信号によって遅延量を 制御されるものである。
[0013] これによると、遷移検出器からデータクロック信号を 2分周して得られる模擬データ 信号における遷移の検出を示すパルス信号を受けたフェーズコンパレータによって、 レプリカ可変ディレイライン及び固定ディレイラインの 2段階で遅延した第 2の遅延模 擬データ信号における遷移とクロック信号の位相とが比較され、その比較結果を示す 第 1及び第 2の比較結果信号が発行される。そして、制御部によって、所定期間に発 行された第 1及び第 2の比較結果信号の発行回数に基づいて、第 2の遅延模擬デー タ信号の遷移及びクロック信号のクロックエッジの時系列的な前後関係が判定され、 レプリカ可変ディレイラインの遅延量を増加させる第 1の制御信号及びレプリカ可変 ディレイラインの遅延量を減少させる第 2の制御信号のいずれか一方が選択的に供 給される。当該第 1及び第 2の制御信号は、同時に、可変ディレイラインにも供給され 、可変ディレイラインにおける遅延量が制御される。したがって、データ信号における クロック信号に対するスキュー補正にぉ 、て、特にデータ信号が遷移しな 、場合であ つても、クロック信号によって制御タイミングが制約されることなぐデータ信号のジッタ による影響を受けにくいスキュー補正が可能となる。
[0014] 好ましくは、上記スキュー補正装置は、前記クロック信号として、当該スキュー補正 装置に入力されたクロック信号を可変の遅延量だけ遅延させたものを生成するため のクロックディレイラインを備えたものとする。ここで、前記制御部は、前記可変ディレ イライン及びレプリカ可変ディレイラインのいずれか一方の遅延制御状態を監視し、 該ディレイラインにおける遅延量が限界となっているとき、前記クロックディレイライン の遅延量を制御するものとする。
[0015] これ〖こよると、可変ディレイライン及びレプリカ可変ディレイラインのいずれか一方の 遅延量が限界となっている場合には、クロックディレイラインの遅延量が変更されるた め、データ信号とクロック信号との間のスキュー補正が可能となる。
[0016] 具体的には、前記制御部は、前記第 1及び第 2の比較結果信号の、前記所定期間 における発行回数の差に基づ 、て、前記可変ディレイラインの遅延量を制御するも のとする。
[0017] より具体的には、前記制御部は、前記第 1及び第 2の比較結果信号のうち前記所 定期間の最後に発行されたものが、前記所定期間にお 、て発行回数の少な 、方の ものであったとき、前記第 1及び第 2の制御信号の供給を見送るものとする。
[0018] また、より具体的には、前記制御部は、所定の論理値を、前記第 1の比較結果信号 を受けたときには第 1の方向へ移動させ、前記第 2の比較結果信号を受けたときには 第 2の方向へ移動させるシフトレジスタを有するものとする。ここで、前記所定の論理 値が、前記シフトレジスタにおける第 1の位置にあるときには前記第 1の制御信号を、 前記シフトレジスタにおける第 2の位置にあるときには前記第 2の制御信号をそれぞ れ前記可変ディレイラインに供給するものとする。
発明の効果
[0019] 以上、本発明によると、特に入力データ信号が高速な場合であっても、クロック信号 によって制御タイミングが制約されることなぐまたデータ信号のジッタによる影響を受 けにくぃスキュー補正が可能となる。
図面の簡単な説明
[0020] [図 1]図 1は、第 1の実施形態に係るスキュー補正装置の構成図である。
[図 2]図 2は、図 1に示した遷移検出器の内部構成図である。
[図 3]図 3は、図 1に示した可変ディレイラインの内部構成図である。
[図 4]図 4は、図 1に示したフェーズコンパレータの内部構成図である。
[図 5]図 5は、図 4に示した 3つの信号 CK、 MD及び PDの位相関係を表すタイミング チャートである。
[図 〇 6]図 6は、図 1に示した制御部の内部構成図である。
[図 7]図 7は、図 6に示したシフトレジスタの内部構成図である。
[図 8]図 8は、図 1に示したスキュー補正装置のタイミングチャートである。
[図 9]図 9は、第 2の実施形態に係るスキュー補正装置の構成図である。
[図 10]図 10は、図 9に示したスキュー補正装置のタイミングチャートである。
[図 11]図 11は、従来のスキュー補正装置の構成図である。
[図 12]図 12は、図 11に示したスキュー補正装置における各種タイミングチヤ る。
符号の説明
遷移検出器
20 可変ディレイライン
30 固定ディレイライン
40 クロックディレイライン
50 フェーズコンノ レータ
60 制御部
70 模擬データ信号生成部
20， レプリカ可変ディレイライン
62 シフトレジスタ
発明を実施するための最良の形態
[0022] 以下、本発明を実施するための最良の形態について、図面を参照しながら説明す る。
[0023] (第 1の実施形態）
図 1は、第 1の実施形態に係るスキュー補正装置の構成例を示す。本スキュー補正 装置 1は、クロック信号 CKに対する入力データ信号 DIのスキューを補正するための 装置であって、データ受信要素の一例である Dラッチ 2へ遅延データ信号 DDを供給 する機能を持つものである。スキュー補正装置 1と Dラッチ 2とは、 1つの入力バッファ を構成する。 [0024] 図 1に示したスキュー補正装置 1は、入力データ信号 DIの遷移を検出し、かつ該検 出を表すパルス信号 CEを供給するための遷移検出器 10と、入力データ信号 DIを 可変の遅延量 VDだけ遅延させた遅延データ信号 DDを生成するための可変ディレ イライン 20と、遅延データ信号 DDを固定の遅延量 FDだけ更に遅延させた遅延デ ータ信号 MDを生成するための固定ディレイライン 30と、クロック信号 CKを可変の遅 延量 VCだけ遅延させた遅延クロック信号 CDを生成するためのクロックディレイライン 40と、遅延データ信号 MDの遷移を遅延クロック信号 CDのクロックエッジと比較する ためのフェーズコンパレータ 50と、可変ディレイライン 20の遅延量 VD及びクロックデ ィレイライン 40の遅延量 VCを制御する制御部 60とで構成されている。
[0025] 図 2は、図 1に示した遷移検出器 10の内部構成例を示す。遷移検出器 10は、奇数 段（同図では 5段)構成のインバータチェーン 11と、 1個の ANDゲート 12とで構成さ れ、入力データ信号 DIの L (ロー）レベルから H (ハイ）レベルへの遷移時点から H期 間が始まるパルス信号 CE (そのパルス幅はインバータチェーン 11の段数により決ま る）を供給するものである。
[0026] 図 3は、図 1に示した可変ディレイライン 20の内部構成例を示す。可変ディレイライ ン 20は、 n (nは整数)段構成のディレイライン 21と、同じく n段構成のシフトレジスタ 2 2とを備えている。ディレイライン 21は n個の単位ディレイ要素 UD (k= l〜n)からな
k
り、各単位ディレイ要素は 2個の NANDゲート 25, 26と 1個のインバータ 27とで構成 される。シフトレジスタ 22は n個のレジスタ要素 R (k= l〜n)からなり、該 n個のレジス
k
タ要素のうちの 1個に Hレベルの信号を、他の全てのレジスタ要素に Lレベルの信号 をそれぞれ保持するものである。このシフトレジスタ 22の中に保持された Hレベルの 信号は、第 1の制御信号 (左シフト信号) VSLとして 1個のパルスが供給されると左へ 1段だけシフトされ、第 2の制御信号 (右シフト信号) VSRとして 1個のパルスが供給さ れると右へ 1段だけシフトされるようになって 、る。図 3に示すように k番目のレジスタ 要素 Rが Hレベルの信号を保持している場合には、該レジスタ要素 Rに対応する単 k k 位ディレイ要素 UDの中の NANDゲート 25が活性化される。この結果、図 3中に矢
k
印で示すように、（n— k+ l)個の単位ディレイ要素によって入力データ信号 DIから 遅延データ信号 DDが生成される。つまり、これら (n— k+ l)個の単位ディレイ要素 によって遅延量 VDが決まる。この遅延量 VDは可変であって、第 1の制御信号 VSL として 1個のパルスが供給されると 1ステップだけ大きくなり、第 2の制御信号 VSRとし て 1個のパルスが供給されると 1ステップだけ小さくなるのである。また、シフトレジスタ 22におけるレジスタ要素 Rに保持される Left— end信号及びレジスタ要素 Rに保持 される Right— end信号がそれぞれ制御部 60に供給される。
[0027] 図 1に戻り、フェーズコンパレータ 50は、遷移検出器 10からパルス信号 CEが供給 されたことを条件として、遅延データ信号 MDの遷移が遅延クロック信号 CDのエッジ に対して進んでいるときには第 1の比較結果信号 SLを発行する。一方、遅延データ 信号 MDの立ち上がり遷移が遅延クロック信号 CDの立ち上がりエッジに対して遅れ ているときには第 2の比較結果信号 SRを発行する。
[0028] 図 4は、図 1に示したフェーズコンパレータ 50の内部構成例を示す。フェーズコンパ レータ 50は、 1個の単位ディレイ回路 41と、 2個の Dラッチ 42, 43と、 1個の RSラッチ 44と、 3個の！^理ゲー卜 45, 46, 47と、 4個の ANDゲート 48, 49, 50, 51と、 2個の インバータ 4C, 4Dとで構成されている。単位ディレイ回路 41は、固定ディレイライン 30から供給された遅延データ信号 MDから単位遅延量 UDだけ更に遅延した遅延 データ信号 PDを生成するための回路であって、 1個の NANDゲート 4Aと 1個のイン バータ 4Bとで構成される。 Dラッチ 42は、データ入力端子 Dに遅延データ信号 MD を、クロック入力端子 Cに遅延クロック信号 CDをそれぞれ受け、遅延クロック信号 CD の立ち上がりエッジに同期して遅延データ信号 MDをラッチする。 Dラッチ 43は、デ ータ入力端子 Dに遅延データ信号 PDを、クロック入力端子 Cに遅延クロック信号 CD をそれぞれ受け、遅延クロック信号 CDの立ち上がりエッジに同期して遅延データ信 号 PDをラッチする。
[0029] 論理ゲート 45は、 Dラッチ 42の Q出力が Hレベルであり、かつ Dラッチ 43の Q出力 が Hレベルである場合に、 ANDゲート 49へ Hレベルの信号を供給する。論理ゲート 46は、 Dラッチ 42の Q出力が Lレベルであり、かつ Dラッチ 43の Q出力力 レベルで ある場合に、 ANDゲート 50へ Hレベルの信号を供給する。論理ゲート 47は、 Dラッ チ 42の Q出力が Hレベルであり、かつ Dラッチ 43の Q出力が Lレベルである場合に、 ANDゲート 51へ Hレベルの信号を供給する。 ANDゲート 48は、遅延クロック信号 C Dと RSラッチ 44の Q出力との論理積を信号 CRとして出力する。インバータ 4Cは、信 号 CRを受け、インバータ 4Dは、インバータ 4Cの出力を受ける。 ANDゲート 49は、 論理ゲート 45の出力とインバータ 4Dの出力との論理積を第 1の比較結果信号 (左シ フト信号） SLとして出力する。 ANDゲート 50は、論理ゲート 46の出力とインバータ 4 Dとの出力の論理積を第 2の比較結果信号 (右シフト信号) SRとして出力する。 AND ゲート 51は、論理ゲート 47の出力とインバータ 4Dの出力との論理積を信号 (非シフト 信号) NSとして出力する。この信号 (非シフト信号) NSは、後述する制御部 60のシフ トレジスタ 62における Hレベル信号のシフトを要しないことを示すものである。
[0030] また、 RSラッチ 44は、セット端子 Sにパルス信号 CEを、リセット端子 Rに信号 CRを それぞれ受ける。つまり、 RSラッチ 44の Q出力は、遷移検出器 10から供給されたパ ルス信号（比較ィネーブル信号） CEにより Hレベルにセットされる。 3つの信号 SL、 S R及び NSのうちのいずれかは RSラッチ 44の Q出力がセットされているときにアサート される。したがって、 3つの信号 SL、 SR及び NSはいずれも、比較イネ一ブル信号 C Eが供給される毎に生成されるパルス信号である。
[0031] なお、遅延クロック信号 CD及び遅延データ信号 MDが共に立ち上がる場合にフエ ーズコンパレータ 50が有効となる例を示した力 他の場合であっても同様に構成可 能である。
[0032] 図 5は、図 4に示した 3つの信号 CD、 MD及び PDの位相関係を表すタイミングチヤ ートである。図 5 (a)は、遅延データ信号 MDの立ち上がり遷移が遅延クロック信号 C Dの立ち上がりエッジに対して進んでいる場合を示している。この場合には、図 4に示 した 2個の Dラッチ 42, 43の Q出力がいずれも Hレベルになるため論理ゲート 45の 出力信号がアサートされる。この結果、比較イネ一ブル信号 CEが供給されたことを条 件として、第 1の比較結果信号 (左シフト信号) SLのパルスが生成される。
[0033] 図 5 (b)は、遅延データ信号 MDの立ち上がり遷移が遅延クロック信号 CDの立ち上 力 Sりエッジと実質的に同相である場合を示している。この場合には、図 4に示した Dラ ツチ 42の Q出力が Hレベルになり、かつ Dラッチ 43の Q出力が Lレベルになるため論 理ゲート 47の出力信号がアサートされる。この結果、比較イネ一ブル信号 CEが供給 されたことを条件として、非シフト信号 NSのパルスが生成される。この際、第 1の比較 結果信号 SL及び第 2の比較結果信号 SRのパルスが生成されることはな 、。なお、 非シフト信号 NSは、不図示の他の回路において利用することができる。
[0034] 図 5 (c)は、遅延データ信号 MDの立ち上がり遷移が遅延クロック信号 CDの立ち上 力 Sりエッジに対して遅れている場合を示している。この場合には、図 4に示した 2個の Dラッチ 42, 43の Q出力がいずれも Lレベルになるため論理ゲート 46の出力信号が アサートされる。この結果、比較イネ一ブル信号 CEが供給されたことを条件として、 第 2の比較結果信号 (右シフト信号) SRのパルスが生成される。
[0035] 再び図 1に戻り、制御部 60は、所定期間内に発行された第 1の比較結果信号 SL及 び第 2の比較結果信号 SRのそれそれの発行回数に基づ 、て、可変ディレイライン 2 0の遅延量 VDを制御する信号 VSを可変ディレイライン 20に供給する。また、制御部 60は、可変ディレイライン 20から信号 JVを受け、可変ディレイライン 20における遅延 制御状態を監視する。そして、可変ディレイライン 20の遅延量 VDが限界となってい るとき、クロックディレイライン 40に信号 CSを供給し、クロックディレイライン 40の遅延 量 VCを変更する。
[0036] 図 6は、図 1に示した制御部 60の内部構成例を示す。制御部 60は、可変ディレイラ イン 20の遅延量 VDを制御するフィルタ部 6Aと、クロックディレイライン 40の遅延量 V Cを制御する組み合わせ回路 6Bとで構成されて 、る。
[0037] フィルタ部 6Aは、カウンタ 61と、シフトレジスタ 62と、 2個の ANDゲート 63, 64と、 1 個の NORゲート 65と、 1個のインバータ 66とで構成される。カウンタ 61は、クロック信 号 CKのパルスをカウントし、カウント値が 2m+ 1 (mは自然数）となる毎に Hレベルの 信号を出力する。 ANDゲート 63は、カウンタ 61の出力及びシフトレジスタ 62から Lef t— end信号を受け、第 1の制御信号 (左シフト信号) VSLを出力する。 ANDゲート 6 4は、カウンタ 61の出力及びシフトレジスタ 62から Right— end信号を受け、第 2の制 御信号 (右シフト信号) VSRを出力する。 NORゲート 65は、カウンタ 61の出力をイン バータ 66によって反転したものとクロック信号 CKとの否定論理和を出力し、これがリ セット信号 REとしてシフトレジスタ 62へ入力される。すなわちカウンタ値が 2m+ 1とな り、かつクロック信号 CK力 である期間にシフトレジスタ 62を初期化する。
[0038] 組み合わせ回路 6Bは、 2個の ANDゲート 67, 68で構成される。 ANDゲート 67は 、第 1の制御信号 (左シフト信号) VSL及び図 3に示したレジスタ要素 の出力である Left— end信号を受け、第 1のクロック遅延信号 (右シフト信号) CSRを出力する。 A NDゲート 68は、第 2の制御信号 (右シフト信号) VSR及びレジスタ要素 Rの出力で ある Right— end信号を受け、第 2のクロック遅延信号 (左シフト信号) CSLを出力す る。ここで、第 1のクロック遅延信号 (右シフト信号) CSRは、クロックディレイライン 40 の遅延量 VCを 1ステップ小さくするものであり、第 2のクロック遅延信号 (左シフト信号 ) CSLは、クロックディレイライン 40の遅延量 VCを 1ステップ大きくするものである。
[0039] 図 7は、シフトレジスタ 62の内部構成例を示す。シフトレジスタ 62は、（2m+ 1)個（ mは自然数）のレジスタ要素 R (j = l〜2m+ l)力もなる。初期状態では、中央のレジ スタ要素 Rは Hレベルの信号を、他のレジスタ要素は Lレベルの信号をそれぞれ保
j
持している。 Hレベルの信号は、シフトレジスタに第 1の比較結果信号 (左シフト信号） SLが入力されると左へ 1段シフトし、第 2の比較結果信号 (右シフト信号) SRが入力さ れると右へ 1段シフトするようになっている。レジスタ要素 Rの保持する値は Left— en d信号として図 6の ANDゲート 63に供給し、レジスタ要素 R の保持する値は Righ
2m+ l
t— end信号として図 6の ANDゲート 64に供給する。またリセット信号 REが入力され ると、シフトレジスタ 62は初期化される。このようにすることで、シフトレジスタ 62の Lef t— end信号に Hが保持されているときに図 6のカウンタ 61が 2m+ lをカウントすると 、クロック CKの H期間を使って第 1の制御信号 (左シフト信号) VSLにパルスが出力 され、シフトレジスタ 62の Right— end信号に Hが保持されているときに図 6のカウン タ 61が 2m+ lをカウントすると、クロック CKの H期間を使って第 2の制御信号 (右シ フト信号) VSRにパルスが出力される。
[0040] 図 6に示した制御部 60は、フェーズコンパレータ 50における 2m回分の比較結果信 号を受ける。第 1及び第 2の比較結果信号 SL, SRの発行回数の差が (m— 1)以下 の場合には、第 1及び第 2の制御信号 VSL, VSRのいずれの制御信号も供給されな い。また、第 1及び第 2の比較結果信号の発行回数の差が m以上であっても、 2m回 目に供給された第 1及び第 2の比較結果信号が少ない方の比較結果信号と同じ場 合には、第 1及び第 2の制御信号 VSL, VSRのいずれの制御信号も供給されない。 これらの場合、この後スキューの変化が予測されるため、フェーズコンパレータ 50に おける 2m回分の比較結果は、ジッタの影響を受けていると判断され、シフトレジスタ 62によって除去される。すなわち、第 1及び第 2の比較結果信号の発行回数の差が m以上かつ、 2m回目に供給された第 1及び第 2の比較結果信号が多い方の比較結 果信号と同じ場合には、第 1及び第 2の制御信号 VSL, VSRのいずれか一方が必 ず可変ディレイライン 20に供給される。
[0041] 例えば、 m= 2とした場合のスキュー補正装置 1の動作について以下に説明する。
制御部 60は、 5ビットのシフトレジスタ 62を有し、 4回分の第 1及び第 2の比較結果信 号 SL, SRに基づいて制御を行うものとする。
[0042] 図 8は、図 1に示したスキュー補正装置 1のタイミングチャートである。時刻 T1にお いて、入力データ信号 DIが遷移すると、遷移検出器 10からこの遷移の検出を示す パルス幅 PWのパルス信号 CEが出力される。これにより、フェーズコンパレータ 50は ィネーブル状態となる。一方、可変ディレイライン 20によって遅延データ信号 DD力 固定ディレイライン 30によって遅延データ信号 MDがそれぞれ生成される。時刻 T2 において、遅延データ信号 MDの遷移が遅延クロック信号 CDの立ち上がりエッジよ りも進んでいるため、フェーズコンパレータ 50によって第 1の比較結果信号 (左シフト 信号) SLが発行される。これら一連の動作を 4回繰り返し、 5回目の動作で信号 VSが 出力される。（この場合、可変ディレイライン 20の遅延量 VDを増大させる第 1の制御 信号 (左シフト信号) VSLが出力される。）これにより、可変ディレイライン 20のシフトレ ジスタ 22に保持された Hレベルの信号は左へ 1段シフトされる。図 1に示した Dラッチ 2のために確保される遅延クロック信号 CDの立ち上がりエッジに対する遅延データ 信号 DDのセットアップタイムは、固定ディレイライン 30の遅延量 FDに等しい時間と なる。
[0043] 以上のように、本実施形態によると、データ信号のジッタによる影響を受けにくいス キュー補正が可能となる。したがって、適切なセットアップタイムを確保することができ る。また、フェーズコンパレータ 50による位相比較は 1クロック毎に行うが、制御部 60 による遅延量の制御はクロック信号のカウントが（2m+ 1)回目のときだけ行えばよい 。したがってクロック信号によって制御タイミングが制約されな 、データ信号のスキュ 一補正が可能となる。 [0044] なお、シフトレジスタ 62に代えて、ヒストグラムやデジタルフィルタなどを用いて判定 を行うと更に精度よくスキュー補正を行うことが可能である。また、クロックディレイライ ン 40は省略可能である。
[0045] (第 2の実施形態）
図 9は、第 2の実施形態に係るスキュー補正装置の構成例を示す。本スキュー補正 装置 1Aは、入力データ信号 DIとその送出タイミングを制御するデータクロック信号 D —CKから模擬データ信号 LD及びデータ信号 DI'を生成する模擬データ信号生成 部 70と、模擬データ信号 LDの遷移を検出し、かつ該検出を表すパルス信号 CEを 供給するための遷移検出器 10と、データ信号 DI'から可変の遅延量 VDだけ遅延し た遅延データ信号 DDを生成するための可変ディレイライン 20と、これのレプリカであ り、模擬データ信号 LDから可変の遅延量 VDだけ遅延した遅延模擬データ信号 LE を生成するためのレプリカ可変ディレイライン 20'と、遅延模擬データ信号 LEから固 定の遅延量 FDだけ更に遅延した遅延模擬データ信号 LFを生成するための固定デ ィレイライン 30と、クロック信号 CKから可変の遅延量 VCだけ遅延した遅延クロック信 号 CDを生成するためのクロックディレイライン 40と、遅延模擬データ信号 LFの遷移 を遅延クロック信号 CDの位相と比較するためのフェーズコンパレータ 50と、可変ディ レイライン 20及びレプリカ可変ディレイライン 20，の遅延量 VDとクロックディレイライン 40の遅延量 VCとを制御する制御部 60とで構成されて 、る。本実施形態における遷 移検出器 10、可変ディレイライン 20、固定ディレイライン 30、クロックディレイライン 4 0、フェーズコンパレータ 50、制御部 60の構成はいずれも、図 1に示したものと同じで あるため同一の符号を付し、説明を省略する。
[0046] 模擬データ信号生成部 70は、 2個の Dラッチ 71, 72から構成される。 Dラッチ 71は 、データ入力端子 Dに自己の出力端子 NQ力もの出力信号を、クロック入力端子 Cに データクロック信号 D—CKをそれぞれ受け、データクロック信号 D—CKの立ち上が りエッジに同期して動作し、出力端子 Qから模擬データ信号 LDを供給する。 Dラッチ 72は、データ入力端子 Dに入力データ信号 DIを、クロック入力端子 Cにデータクロッ ク信号 D—CKをそれぞれ受け、データクロック信号 D—CKの立ち上がりエッジに同 期して入力データ信号 DIをラッチし、出力端子 Qからデータ信号 DI'を供給する。 [0047] レプリカ可変ディレイライン 20，のシフトレジスタ（不図示）の左右両端のレジスタ要 素から、それぞれの保持する Left— end信号， Right— end信号が信号 JVとして、図 6に示した組み合わせ回路 6Bに供給される。制御部 60は、信号 JVを受けてレプリカ 可変ディレイラインの遅延制御状態を監視する。レプリカ可変ディレイライン 20'は制 御部 60から、可変ディレイライン 20と同じ制御を受ける。
[0048] 図 10は、図 9に示したスキュー補正装置 1Aのタイミングチャートである。時刻 T1に おいて、模擬データ信号 LDが遷移すると、遷移検出器 10から、この遷移の検出を 示すパルス幅 PWのパルス信号 CEが出力される。これ〖こより、フェーズコンパレータ 50はィネーブル状態となる。一方、可変ディレイライン 20によって遅延模擬データ信 号 LEが、固定ディレイライン 30によって遅延データ信号 LFがそれぞれ出力される。 時刻 T2にお 、て、遅延模擬データ信号 LFの遷移が遅延クロック信号 CDの立ち上 力 Sりエッジよりも進んでいるため、フェーズコンパレータ 50によって第 1の比較結果信 号 (左シフト信号) SLが発行される。これら一連の動作を 4回繰り返し、 5回目の動作 で信号 VSが出力される。（この場合、可変ディレイライン 20の遅延量 VDを増大させ る第 1の制御信号 (左シフト信号) VSLが出力される。）これにより、可変ディレイライン 20のシフトレジスタ 22に保持された Hレベルの信号は左へ 1段シフトされる。
[0049] 以上のように、本実施形態によると、入力データ信号が長期間遷移しない場合であ つても、スキュー補正を行うことが可能である。したがって、スキュー補正用のデータ を生成するための機能ブロックを特別に設ける必要がなくなる。
[0050] なお、制御部 60はレプリカ可変ディレイライン 20，に代えて可変ディレイライン 20の 遅延制御状態を監視するようにしてもよい。また、クロックディレイライン 40は省略可 能である。
産業上の利用可能性
[0051] 本発明に係るスキュー補正装置は、特に高速データ信号を処理する用途に有用で ある。

Claims

請求の範囲
[1] クロック信号に対する入力データ信号のスキューを補正するためのスキュー補正装置 であって、
前記入力データ信号の遷移を検出し、かつ該検出を表すパルス信号を供給するた めの遷移検出器と、
前記入力データ信号を可変の遅延量だけ遅延させた第 1の遅延データ信号を生 成するための可変ディレイラインと、
前記第 1の遅延データ信号を固定の遅延量だけ更に遅延させた第 2の遅延データ 信号を生成するための固定ディレイラインと、
前記第 2の遅延データ信号の遷移を前記クロック信号の位相と比較し、かつ前記遷 移検出器力 前記パルス信号が供給されたことを条件として、前記第 2の遅延データ 信号の遷移が前記クロック信号のクロックエッジに対して進んでいるときには第 1の比 較結果信号を、前記第 2の遅延データ信号の遷移が前記クロック信号のクロックエツ ジに対して遅れて 、るときには第 2の比較結果信号をそれぞれ発行するためのフエ ーズコンノ レータと、
前記第 1及び第 2の比較結果信号のそれぞれの、所定期間における発行回数に基 づ 、て、前記第 2の遅延データ信号の遷移と前記クロック信号のクロックエッジとの時 系列的な前後関係を判定し、前記第 2の遅延データ信号の遷移が前記クロック信号 のクロックエッジに対して進んでいるときには前記可変ディレイラインの遅延量を増大 させるように第 1の制御信号を、前記第 2の遅延データ信号の遷移が前記クロック信 号のクロックエッジに対して遅れているときには前記可変ディレイラインの遅延量を減 少させるように第 2の制御信号をそれぞれ前記可変ディレイラインへ供給する制御部 と、
前記第 1の遅延データ信号を出力するための手段とを備えた
ことを特徴とするスキュー補正装置。
[2] 請求項 1に記載のスキュー補正装置にぉ 、て、
前記クロック信号として、当該スキュー補正装置に入力されたクロック信号を可変の 遅延量だけ遅延させたものを生成するためのクロックディレイラインを備え、 前記制御部は、前記可変ディレイラインの遅延制御状態を監視し、前記可変ディレ イラインにおける遅延量が限界となっているとき、前記クロックディレイラインの遅延量 を変更するものである
ことを特徴とするスキュー補正装置。
クロック信号に対する入力データ信号のスキューを補正するためのスキュー補正装置 であって、
前記入力データ信号及びその送出タイミングを制御しているデータクロック信号を 受け、前記データクロック信号を 2分周して得られる模擬データ信号及び前記模擬デ ータ信号に合わせて遅延調整されたデータ信号を生成するための模擬データ信号 生成部と、
前記模擬データ信号の遷移を検出し、かつ該検出を表すパルス信号を供給するた めの遷移検出器と、
前記遅延調整されたデータ信号を可変の遅延量だけ遅延させた遅延データ信号 を生成するための可変ディレイラインと、
前記可変ディレイラインのレプリカであって、前記模擬データ信号を可変の遅延量 だけ遅延させた第 1の遅延模擬データ信号を生成するためのレプリカ可変ディレイラ インと、
前記第 1の遅延模擬データ信号を固定の遅延量だけ更に遅延させた第 2の遅延模 擬データ信号を生成するための固定ディレイラインと、
前記第 2の遅延模擬データ信号の遷移を前記クロック信号の位相と比較し、かつ前 記遷移検出器力 前記パルス信号が供給されたことを条件として、前記第 2の遅延 模擬データ信号の遷移が前記クロック信号のクロックエッジに対して進んでいるときに は第 1の比較結果信号を、前記第 2の遅延模擬データ信号の遷移が前記クロック信 号のクロックエッジに対して遅れているときには第 2の比較結果信号をそれぞれ発行 するためのフェーズコンパレータと、
前記第 1及び第 2の比較結果信号のそれぞれの、所定期間における発行回数に基 づ ヽて、前記第 2の遅延模擬データ信号の遷移と前記クロック信号のクロックエッジと の時系列的な前後関係を判定し、前記第 2の遅延模擬データ信号の遷移が前記クロ ック信号のクロックエッジに対して進んでいるときには前記レプリカ可変ディレイライン の遅延量を増大させるように第 1の制御信号を、前記第 2の遅延模擬データ信号の 遷移が前記クロック信号のクロックエッジに対して遅れているときには前記レプリカ可 変ディレイラインの遅延量を減少させるように第 2の制御信号をそれぞれ前記レプリカ 可変ディレイラインへ供給する制御部と、
前記遅延データ信号を出力するための手段とを備え、
前記可変ディレイラインは、前記第 1及び第 2の制御信号によって遅延量を制御さ れるものである
ことを特徴とするスキュー補正装置。
[4] 請求項 3記載のスキュー補正装置において、
前記クロック信号として、当該スキュー補正装置に入力されたクロック信号を可変の 遅延量だけ遅延させたものを生成するためのクロックディレイラインを備え、
前記制御部は、前記可変ディレイライン及びレプリカ可変ディレイラインの ヽずれか 一方の遅延制御状態を監視し、該ディレイラインにおける遅延量が限界となっている とき、前記クロックディレイラインの遅延量を制御するものである
ことを特徴とするスキュー補正装置。
[5] 請求項 1及び 3のいずれか 1項に記載のスキュー補正装置において、
前記制御部は、前記第 1及び第 2の比較結果信号の、前記所定期間における発行 回数の差に基づ 、て、前記可変ディレイラインの遅延量を制御する
ことを特徴とするスキュー補正装置。
[6] 請求項 5記載のスキュー補正装置において、
前記制御部は、前記第 1及び第 2の比較結果信号のうち前記所定期間の最後に発 行されたものが前記所定期間において発行回数の少ない方のものであったとき、前 記第 1及び第 2の制御信号の供給を見送る
ことを特徴とするスキュー補正装置。
[7] 請求項 5に記載のスキュー補正装置において、
前記制御部は、
所定の論理値を、前記第 1の比較結果信号を受けたときには第 1の方向へ移動さ せ、前記第 2の比較結果信号を受けたときには第 2の方向へ移動させるシフトレジス タを有し、
前記所定の論理値が、前記シフトレジスタにおける第 1の位置にあるときには前記 第 1の制御信号を、前記シフトレジスタにおける第 2の位置にあるときには前記第 2の 制御信号をそれぞれ前記可変ディレイラインに供給するものである
ことを特徴とするスキュー補正装置。
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JP2010119090A (ja) * 2008-11-11 2010-05-27 Hynix Semiconductor Inc Ｄｌｌ回路、ｄｌｌ回路のアップデート制御装置、及びｄｌｌ回路のアップデート方法

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