JP2010119090A - Ｄｌｌ回路、ｄｌｌ回路のアップデート制御装置、及びｄｌｌ回路のアップデート方法 - Google Patents

Abstract

【課題】本発明は、アップデート条件を緩和させて効率的なアップデートを行い、位相比較感知結果値が不規則に変化しても内部クロックの位相をより正確に制御することができるＤＬＬ回路、ＤＬＬ回路のアップデート制御装置、及びＤＬＬ回路のアップデート方法を提供する。
【解決手段】本発明のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、基準クロックとフィードバッククロックの位相を比較感知して位相感知信号を生成する位相感知手段；前記基準クロックに応答して前記位相感知信号が有する第１論理値と第２論理値の個数の差を判別して有効区間信号とアップデート制御信号を生成するアップデート制御装置；及び前記有効区間信号のイネーブル時に前記アップデート制御信号に応答して遅延ラインに付与する遅延値をアップデートするシフトレジスタ；を備える。
【選択図】図１

Description

本発明は、半導体集積回路に関し、より詳しくは、半導体集積回路に備えられるＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路、ＤＬＬ回路のアップデート制御装置、及びＤＬＬ回路のアップデート方法に関する。

一般的に、半導体集積回路に備えられるＤＬＬ回路は、外部クロックを変換して得た基準クロックに対して一定の時間位相が先行する内部クロックを提供することに用いられる。ＤＬＬ回路は、半導体集積回路内で活用される内部クロックがクロックバッファ及び伝送ラインを介して遅延することにって外部クロックとの位相差が発生するようになり、これによって出力データアクセス時間が長くなるという問題点を解決するために用いられる。ＤＬＬ回路は、このように有効データ出力区間を増加させるために、内部クロックの位相を外部クロックに対して所定の時間先行するように制御する機能を遂行する。

一般的に、ＤＬＬ回路は、クロック入力バッファ、遅延ライン、シフトレジスタ、クロックドライバ、レプリカ遅延器、位相感知器、及びアップデート制御装置などを含んで構成される。前記位相感知器は、前記クロック入力バッファから出力される基準クロックの位相と前記レプリカ遅延器から出力されるフィードバッククロックの位相を比較する。前記アップデート制御装置は、前記位相感知器の位相比較結果を、位相比較感知結果値としてシフトレジスタに伝達する。前記位相比較感知結果値が極めて早い周期で変化すれば、誤動作が生じることがある。前記アップデート制御装置は、このような誤動作を防ぐために備えられた。前記アップデート制御装置は、前記位相比較結果値を累積させ、累積した値が既に設定された値に到達すると、シフトレジスタが遅延ラインに付与する遅延値をアップデートできるように制御する。

従来のアップデート制御装置は、ローパスフィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）を用いることによって実現された。すなわち、従来のアップデート制御装置は、前記位相比較感知結果が既に設定された回数内で連続的に同じ値を維持すれば、アップデート制御信号を発生させてシフトレジスタに伝達するように構成された。ところが、このような構成のアップデート制御装置を備えるようになれば、アップデート条件が複雑になるという問題点が発生する。例えば、前記アップデート制御装置が３回の連続的な位相比較感知結果値に応答して動作する場合、（０、０、０）又は（１、１、１）の値には正常なアップデート制御信号を発生させることができるが、（０、０、１）のような値が繰り返される場合には、アップデート制御信号を発生させることができなくなる。このように従来のアップデート制御装置を用いたアップデート動作は、やや効率的ではないという短所が存在しており、これを備えるＤＬＬ回路は、内部クロックの位相を正確に制御することができないという技術的限界を有していた。

アメリカ特許公開第２００８／００４２７０４号

本発明は、上述した問題点を解決するために案出されたものであって、アップデート条件を緩和させて効率的なアップデートを行うＤＬＬ回路、ＤＬＬ回路のアップデート制御装置、及びＤＬＬ回路のアップデート方法を提供することにその技術的課題がある。

また、本発明は、位相比較感知結果値が不規則に変化しても内部クロックの位相をより正確に制御することができるＤＬＬ回路、ＤＬＬ回路のアップデート制御装置、及びＤＬＬ回路のアップデート方法を提供することに他の技術的課題がある。

上述した技術的課題を解決するために、本発明の一実施形態に係るＤＬＬ回路は、基準クロックとフィードバッククロックの位相を比較感知して位相感知信号を生成する位相感知手段；前記基準クロックに応答して前記位相感知信号が有する第１論理値と第２論理値の個数の差を判別して有効区間信号とアップデート制御信号を生成するアップデート制御装置；及び前記有効区間信号のイネーブル時に前記アップデート制御信号に応答して遅延ラインに付与する遅延値をアップデートするシフトレジスタ；を備える。

また、本発明の他の実施形態に係るＤＬＬ回路のアップデート制御装置は、位相感知信号に応答して基準クロックを選択的に第１カウンティング制御クロック又は第２カウンティング制御クロックとして出力するスイッチング部；前記第１カウンティング制御クロックに応答してカウンティング動作を行って複数ビットの第１カウンティング信号を生成する第１カウンティング部；前記第２カウンティング制御クロックに応答してカウンティング動作を行って複数ビットの第２カウンティング信号を生成する第２カウンティング部；及び前記第１カウンティング信号と前記第２カウンティング信号の各ビットの論理値を比較し、前記論理値比較結果と前記位相感知信号に応答してアップデート制御信号を生成するアップデート制御部；を備える。

本発明の一実施形態に係るＤＬＬ回路のアップデート方法は、基準クロックとフィードバッククロックの位相を比較して位相感知信号を生成するステップ；前記位相感知信号の論理値が第１論理値を有する回数と第２論理値を有する回数との差が所定の回数以上であれば、有効区間信号をイネーブルさせるステップ；前記有効区間信号に応答して遅延ラインが前記基準クロックに付与する遅延値をアップデートするステップ；及び前記遅延値をアップデートする動作が完了すれば、前記有効区間信号をディセーブルさせるステップ；を含む。

本発明のＤＬＬ回路、ＤＬＬ回路のアップデート制御装置、及びＤＬＬ回路のアップデート方法は、位相比較感知結果値の個数の差を判別し、その結果をアップデート条件として活用することによってアップデート条件を緩和することで、より効率的なアップデートが行われるという効果が得られる。

また、本発明のＤＬＬ回路、ＤＬＬ回路のアップデート制御装置、及びアップデート制御方法は、位相比較感知結果値が不規則的に変化しても、位相比較感知結果値が有する論理値の個数の差を判別してアップデートを制御することで、内部クロックの位相をより正確に制御することができるという効果が得られる。

本発明の一実施形態に係るＤＬＬ回路の構成を示すブロック図である。 図１に示すアップデート制御装置の詳細構成図である。 図２に示すアップデート制御部の詳細構成図である。

以下、添付の図面を参照しながら、本発明の好ましい実施形態についてより詳しく説明する。
図１は、本発明の一実施形態に係るＤＬＬ回路の構成を示すブロック図である。
図に示すように、本発明の一実施形態に係るＤＬＬ回路は、クロック入力バッファ１０、遅延ライン２０、クロックドライバ３０、遅延補償手段４０、位相感知手段５０、アップデート制御装置６０、及びシフトレジスタ７０を備える。

前記クロック入力バッファ１０は、外部クロック（ｃｌｋ＿ｅｘｔ）をバッファリングして基準クロック（ｃｌｋ＿ｒｅｆ）を生成する。前記遅延ライン２０は、遅延制御信号（ｄｌｃｎｔ）に応答して前記基準クロック（ｃｌｋ＿ｒｅｆ）を遅延させて遅延クロック（ｃｌｋ＿ｄｌｙ）を生成する。前記クロックドライバ３０は、前記遅延クロック（ｃｌｋ＿ｄｌｙ）を駆動して内部クロック（ｃｌｋ＿ｉｎｔ）を生成する。前記遅延補償手段４０は、前記遅延クロック（ｃｌｋ＿ｄｌｙ）の出力経路に存在する遅延素子による遅延値をモデリングした遅延値で前記遅延クロック（ｃｌｋ＿ｄｌｙ）を遅延させてフィードバッククロック（ｃｌｋ＿ｆｂ）を生成する。

前記位相感知手段５０は、前記基準クロック（ｃｌｋ＿ｒｅｆ）と前記フィードバッククロック（ｃｌｋ＿ｆｂ）の位相を比較感知して位相感知信号（ｐｈｄｅｔ）を生成する。前記アップデート制御装置６０は、前記基準クロック（ｃｌｋ＿ｒｅｆ）に応答して前記位相感知信号（ｐｈｄｅｔ）が有する第１論理値（例えば、論理値「０」）と第２論理値（例えば、論理値「１」）の個数の差を判別して有効区間信号（ｖｌｉｔｖ）とアップデート制御信号（ｕｐｃｎｔ）を生成する。前記シフトレジスタ７０は、前記有効区間信号（ｖｌｉｔｖ）のイネーブル時に前記アップデート制御信号（ｕｐｃｎｔ）に応答して前記遅延制御信号（ｄｌｃｎｔ）の論理値をアップデート（変更）する。このアップデートの処理は、本実施形態では、後述するカウンティング動作により計数されたカウンティング値に基づいて、論理値を増減させる。

前記位相感知手段５０は、前記基準クロック（ｃｌｋ＿ｒｅｆ）の立ち上がり時のタイミング、すなわち基準クロックのライジングエッジ（Ｒｉｓｉｎｇ Ｅｄｇｅ）に前記フィードバッククロック（ｃｌｋ＿ｆｂ）のレベルを感知して前記位相感知信号（ｐｈｄｅｔ）を生成する。したがって、前記位相感知信号（ｐｈｄｅｔ）は、前記基準クロック（ｃｌｋ＿ｒｅｆ）と同じ周波数で任意の論理値を有するようになる。

この後、前記アップデート制御装置６０は、前記基準クロック（ｃｌｋ＿ｒｅｆ）のライジングエッジごとに前記位相感知信号（ｐｈｄｅｔ）の論理値を判別し、前記位相感知信号（ｐｈｄｅｔ）が有する前記第１論理値と前記第２論理値の個数の差を計数し、前記第１論理値が前記第２論理値よりも既に設定された数だけさらに多く入力される場合、又は前記第２論理値が前記第１論理値よりも前記設定された数だけさらに多く入力される場合、前記有効区間信号（ｖｌｉｔｖ）をイネーブルさせる。そして、このときの前記位相感知信号（ｐｈｄｅｔ）を前記アップデート制御信号（ｕｐｃｎｔ）として出力する。

例えば、前記有効区間信号（ｖｌｉｔｖ）をイネーブルさせるための前記位相感知信号（ｐｈｄｅｔ）の前記第１論理値と前記第２論理値の個数の差が１６で設定されると仮定すれば、前記第１論理値が前記第２論理値よりも１６回さらに多く入力される場合、前記アップデート制御装置６０は、前記有効区間信号（ｖｌｉｔｖ）をイネーブルさせる。そして、前記有効区間信号（ｖｌｉｔｖ）がイネーブルされる瞬間の前記位相感知信号（ｐｈｄｅｔ）の論理値は前記第１論理値であるため、前記位相感知信号（ｐｈｄｅｔ）を前記アップデート制御信号（ｕｐｃｎｔ）として前記シフトレジスタ７０に伝達する。

前記シフトレジスタ７０は、前記有効区間信号（ｖｌｉｔｖ）のイネーブル時に入力される前記アップデート制御信号（ｕｐｃｎｔ）に応答して前記遅延制御信号（ｄｌｃｎｔ）の論理値を変更する動作を行う。この後、前記遅延制御信号（ｄｌｃｎｔ）の論理値を変更する動作が完了すれば、アップデートフラグ信号（ｕｐｆｌｇ）をイネーブルさせる。このように、半導体集積回路内の任意の回路構成が既に設定された動作を完了し、フラグ信号をイネーブルさせる。

前記アップデート制御装置６０は、前記アップデートフラグ信号（ｕｐｆｌｇ）がイネーブルされることに応答して前記有効区間信号（ｖｌｉｔｖ）をディセーブルさせる。前記シフトレジスタ７０は、前記有効区間信号（ｖｌｉｔｖ）がディセーブルされた後には、前記アップデート制御信号（ｕｐｃｎｔ）の影響を受けない。

図２は、図１に示すアップデート制御装置の詳細構成図である。
図に示すように、前記アップデート制御装置６０は、スイッチング部６１０、第１カウンティング部６２０、第２カウンティング部６３０、及びアップデート制御部６４０を備える。

前記スイッチング部６１０は、前記位相感知信号（ｐｈｄｅｔ）に応答して基準クロック（ｃｌｋ＿ｒｅｆ）を選択的に第１カウンティング制御クロック（ｃｌｋ＿ｃｎｔ１）又は第２カウンティング制御クロック（ｃｌｋ＿ｃｎｔ２）として出力する。前記第１カウンティング部６２０は、前記第１カウンティング制御クロック（ｃｌｋ＿ｃｎｔ１）に応答してカウンティング動作を行ってｎビットの第１カウンティング信号（ｃｎｔ１＜１：ｎ＞）を生成する。前記第２カウンティング部６３０は、前記第２カウンティング制御クロック（ｃｌｋ＿ｃｎｔ２）に応答してカウンティング動作を行ってｎビットの第２カウンティング信号（ｃｎｔ２＜１：ｎ＞）を生成する。前記アップデート制御部６４０は、前記ｎビットの第１カウンティング信号（ｃｎｔ１＜１：ｎ＞）と前記ｎビットの第２カウンティング信号（ｃｎｔ２＜１：ｎ＞）の各ビットの論理値を比較し、前記論理値比較結果と前記位相感知信号（ｐｈｄｅｔ）に応答して前記有効区間信号（ｖｌｉｔｖ）と前記アップデート制御信号（ｕｐｃｎｔ）を生成する。

前記スイッチング部６１０は、前記位相感知信号（ｐｈｄｅｔ）の論理値に応じて前記基準クロック（ｃｌｋ＿ｒｅｆ）を前記第１カウンティング制御クロック（ｃｌｋ＿ｃｎｔ１）又は前記第２カウンティング制御クロック（ｃｌｋ＿ｃｎｔ２）として出力する。すなわち、前記スイッチング部６１０は、例えば、前記位相感知信号（ｐｈｄｅｔ）が前記第１論理値を有すれば、前記第１カウンティング制御クロック（ｃｌｋ＿ｃｎｔ１）を活性化させ、前記位相感知信号（ｐｈｄｅｔ）が前記第２論理値を有すれば、前記第２カウンティング制御クロック（ｃｌｋ＿ｃｎｔ２）を活性化させる。

前記第１カウンティング部６２０は、前記第１カウンティング制御クロック（ｃｌｋ＿ｃｎｔ１）が活性化されれば、アップカウンティング動作を行って前記ｎビットの第１カウンティング信号（ｃｎｔ１＜１：ｎ＞）の論理値を増加させる。そして、前記第２カウンティング部６３０は、前記第２カウンティング制御クロック（ｃｌｋ＿ｃｎｔ２）が活性化されれば、アップカウンティング動作を行って前記ｎビットの第２カウンティング信号（ｃｎｔ２＜１：ｎ＞）の論理値を増加させる。このように、前記第１カウンティング部６２０と前記第２カウンティング部６３０は、アップカウンタを用いることによって実現される。ここに用いられるアップカウンタは、活性化時に論理値を「１」ずつ増加させながら、最大値に到達した後に「１」を増加させる場合には、出力値を再び最小値に変換した後にカウンティング動作を持続するように構成される。

ここで、前記ｎビットの第１カウンティング信号（ｃｎｔ１＜１：ｎ＞）と前記ｎビットの第２カウンティング信号（ｃｎｔ２＜１：ｎ＞）は、初期に互いに異なる論理値で設定されることが好ましい。例えば、前記ｎビットが５ビットであれば、前記ｎビットの第１カウンティング信号（ｃｎｔ１＜１：ｎ＞）は、初期に（１、０、０、０、０）で設定され、前記ｎビットの第２カウンティング信号（ｃｎｔ２＜１：ｎ＞）は、初期に（０、０、０、０、０）で設定されることができる。前記アップデート制御部６４０は、前記ｎビットの第１カウンティング信号（ｃｎｔ１＜１：ｎ＞）と前記ｎビットの第２カウンティング信号（ｃｎｔ２＜１：ｎ＞）の論理値が互いに同じであるかどうかを判別する。前記第１カウンティング信号（ｃｎｔ１＜１：ｎ＞）と前記第２カウンティング信号（ｃｎｔ２＜１：ｎ＞）が同じ論理値を有するようになれば、これは前記第１カウンティング部６２０と前記第２カウンティング部６３０のうちのいずれか１つが１６回さらに多くのアップカウンティング動作を行ったという意味になる。したがって、このとき、前記アップデート制御部６４０は、前記有効区間信号（ｖｌｉｔｖ）をイネーブルさせる。ここで例示したものは、前記有効区間信号（ｖｌｉｔｖ）をイネーブルさせるための前記位相感知信号（ｐｈｄｅｔ）の前記第１論理値と前記第２論理値の個数の差が１６で設定された場合に該当する。

一方、前記アップデート制御部６４０は、前記基準クロック（ｃｌｋ＿ｒｅｆ）を用いて前記位相感知信号（ｐｈｄｅｔ）をラッチする動作を行う。そして、前記第１カウンティング信号（ｃｎｔ１＜１：ｎ＞）と前記第２カウンティング信号（ｃｎｔ２＜１：ｎ＞）が同じ論理値を有することが判別されれば、このとき、ラッチされた前記位相感知信号（ｐｈｄｅｔ）を前記アップデート制御信号（ｕｐｃｎｔ）として出力する。前記アップデート制御部６４０に最後に入力された前記位相感知信号（ｐｈｄｅｔ）が前記第１カウンティング信号（ｃｎｔ１＜１：ｎ＞）と前記第２カウンティング信号（ｃｎｔ２＜１：ｎ＞）の論理値を同じにさせたため、このときの前記位相感知信号（ｐｈｄｅｔ）の論理値が他の論理値に比べて１６回さらに多く入力されたということは自明な事実である。

この後、前記アップデート制御部６４０は、前記シフトレジスタ７０から送られる前記アップデートフラグ信号（ｕｐｆｌｇ）に応答して前記有効区間信号（ｖｌｉｔｖ）をディセーブルさせる。

図３は、図２に示すアップデート制御部の詳細構成図である。
図に示すように、前記アップデート制御部６４０は、論理値判別部６４２、第１ラッチ部６４４、及び第２ラッチ部６４６を備える。

前記論理値判別部６４２は、前記ｎビットの第１カウンティング信号（ｃｎｔ１＜１：ｎ＞）と前記ｎビットの第２カウンティング信号（ｃｎｔ２＜１：ｎ＞）の各ビットの論理値を比較して論理値判別信号（ｌｖｄｔｇ）を生成する。前記論理値判別部６４２は、第１〜第ｎ排他的ＮＯＲゲート（ＸＮＲ１〜ＸＮＲｎ）、ＮＡＮＤゲート（ＮＤ）、及びインバータ（ＩＶ）を含む。

前記第１〜第ｎ排他的ＮＯＲゲート（ＸＮＲ１〜ＸＮＲｎ）はそれぞれ、前記ｎビットの第１カウンティング信号（ｃｎｔ１＜１：ｎ＞）と前記ｎビットの第２カウンティング信号（ｃｎｔ２＜１：ｎ＞）の１ビットずつの入力を受ける。前記ＮＡＮＤゲート（ＮＤ）は、前記第１〜第ｎ排他的ＮＯＲゲート（ＸＮＲ１〜ＸＮＲｎ）の出力信号の入力を受ける。前記インバータ（ＩＶ）は、前記ＮＡＮＤゲート（ＮＤ）の出力信号の入力を受けて前記論理値判別信号（ｌｖｄｔｇ）を出力する。

前記第１ラッチ部６４４は、前記基準クロック（ｃｌｋ＿ｒｅｆ）に応答して前記位相感知信号（ｐｈｄｅｔ）をラッチし、前記論理値判別信号（ｌｖｄｔｇ）に応答して前記ラッチされた位相感知信号（ｐｈｄｅｔ）を再びラッチして前記アップデート制御信号（ｕｐｃｎｔ）として出力する。前記第１ラッチ部６４４は、第１フリップフロップ（ＦＦ１）及び第２フリップフロップ（ＦＦ２）を含む。

前記第１フリップフロップ（ＦＦ１）は、前記基準クロック（ｃｌｋ＿ｒｅｆ）に応答して前記位相感知信号（ｐｈｄｅｔ）をラッチする。前記第２フリップフロップ（ＦＦ２）は、前記論理値判別信号（ｌｖｄｔｇ）に応答して前記第１フリップフロップ（ＦＦ１）の出力信号をラッチして前記アップデート制御信号（ｕｐｃｎｔ）を出力する。

前記第２ラッチ部６４６は、前記論理値判別信号（ｌｖｄｔｇ）に応答して外部供給電源（ＶＤＤ）をラッチして前記有効区間信号（ｖｌｉｔｖ）として出力する。前記第２ラッチ部６４６は、前記アップデートフラグ信号（ｕｐｆｌｇ）に応答してリセットされ、前記論理値判別信号（ｌｖｄｔｇ）に応答して前記外部供給電源（ＶＤＤ）をラッチし、前記有効区間信号（ｖｌｉｔｖ）を出力する第３フリップフロップ（ＦＦ３）を含む。

このような構成により、前記論理値判別信号（ｌｖｄｔｇ）は、前記ｎビットの第１カウンティング信号（ｃｎｔ１＜１：ｎ＞）と前記第ｎビットの第２カウンティング信号（ｃｎｔ２＜１：ｎ＞）の論理値が同じときにイネーブルされる。このとき、前記第１ラッチ部６４４の前記第２フリップフロップ（ＦＦ２）は、前記第１フリップフロップ（ＦＦ１）に既にラッチされていた前記位相感知信号（ｐｈｄｅｔ）を再びラッチして前記アップデート制御信号（ｕｐｃｎｔ）として出力する。そして、前記第２ラッチ部６４６の前記第３フリップフロップ（ＦＦ３）は、前記外部供給電源（ＶＤＤ）をラッチして前記有効区間信号（ｖｌｉｔｖ）をイネーブルさせる。この後、前記アップデートフラグ信号（ｕｐｆｌｇ）がイネーブルされれば、前記第３フリップフロップ（ＦＦ３）はリセットされ、前記有効区間信号（ｖｌｉｔｖ）をディセーブルさせるようになる。

上述したように、本発明のＤＬＬ回路のアップデート制御装置は、位相感知信号が第１論理値と第２論理値のうちのいずれの論理値をさらに多く有するかを判別し、２つの論理値の差が既に設定された臨界値に到達するようになれば、有効区間信号とアップデート制御信号をイネーブルさせるように構成される。このように、位相比較感知結果値を累積させ、これを用いてアップデートを実施することにより、本発明のＤＬＬ回路は、従来に比べて著しく緩和されたアップデート条件にしたがって動作できるようになる。結果的に、本発明のＤＬＬ回路は、より効率的なアップデートを行うことができ、より正確に内部クロックの位相を制御できるようになる。

このように、本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更しなくても、他の具体的な形態で実施できるということを理解できるであろう。したがって、上述した実施形態は、すべての面において例示的なものであり、限定的なものではないと理解されなければならない。本発明の範囲は、上述した詳細な説明よりは後述する特許請求の範囲によって示されており、特許請求の範囲の意味及び範囲、そしてその等価概念から導き出されるすべての変更又は変形した形態が、本発明の範囲に含まれるものとして解釈されなければならない。

５０…位相感知手段
６０…アップデート制御装置
７０…シフトレジスタ
６１０…スイッチング部
６２０…第１カウンティング部
６３０…第２カウンティング部
６４０…アップデート制御部

Claims (17)

1. 基準クロックとフィードバッククロックの位相を比較感知して位相感知信号を生成する位相感知手段；
   前記基準クロックに応答して前記位相感知信号が有する第１論理値と第２論理値の個数の差を判別して有効区間信号とアップデート制御信号を生成するアップデート制御装置；及び
   前記有効区間信号のイネーブル時に前記アップデート制御信号に応答して遅延ラインに付与する遅延値をアップデートするシフトレジスタ；
   を備えることを特徴とするＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。
2. 前記アップデート制御装置は、前記基準クロックの周期ごとに前記位相感知信号の論理値を判別し、前記位相感知信号が前記第１論理値を前記第２論理値よりも既に設定された数だけさらに多く有する場合、又は前記第２論理値を前記第１論理値よりも前記設定された数だけさらに多く有する場合、前記有効区間信号をイネーブルさせ、このときの前記位相感知信号を前記アップデート制御信号として出力するように構成されることを特徴とする請求項１に記載のＤＬＬ回路。
3. 前記シフトレジスタは、前記有効区間信号のイネーブル時に前記アップデート制御信号に応答して前記遅延値をアップデートし、アップデートが完了すれば、アップデートフラグ信号をイネーブルさせるように構成されることを特徴とする請求項１又は２に記載のＤＬＬ回路。
4. 前記アップデート制御装置は、前記アップデートフラグ信号がイネーブルされれば、前記有効区間信号をディセーブルさせるように構成されることを特徴とする請求項３に記載のＤＬＬ回路。
5. 前記アップデート制御装置は、
   前記位相感知信号に応答して前記基準クロックを選択的に第１カウンティング制御クロック又は第２カウンティング制御クロックとして出力するスイッチング部；
   前記第１カウンティング制御クロックに応答してカウンティング動作を行って複数ビットの第１カウンティング信号を生成する第１カウンティング部；
   前記第２カウンティング制御クロックに応答してカウンティング動作を行って複数ビットの第２カウンティング信号を生成する第２カウンティング部；及び
   前記複数ビットの第１カウンティング信号と前記複数ビットの第２カウンティング信号の各ビットの論理値を比較し、前記論理値比較結果と前記位相感知信号に応答して前記有効区間信号と前記アップデート制御信号を生成し、前記アップデートフラグ信号がイネーブルされれば、前記有効区間信号をディセーブルさせるアップデート制御部；
   を含むことを特徴とする請求項４に記載のＤＬＬ回路。
6. 前記第１カウンティング部と前記第２カウンティング部はそれぞれ、アップカウンタを用いることによって実現され、前記複数ビットの第１カウンティング信号と前記複数ビットの第２カウンティング信号は、初期に互いに異なる値で設定されることを特徴とする請求項５に記載のＤＬＬ回路。
7. 前記アップデート制御部は、前記基準クロックに応答して前記位相感知信号をラッチし、前記複数ビットの第１カウンティング信号と前記複数ビットの第２カウンティング信号の論理値が互いに同じものであると判別されれば、前記有効区間信号をイネーブルさせ、最後にラッチされた前記位相感知信号を前記アップデート制御信号として出力するように構成されることを特徴とする請求項５に記載のＤＬＬ回路。
8. 前記アップデート制御部は、
   前記複数ビットの第１カウンティング信号と前記複数ビットの第２カウンティング信号の各ビットの論理値を比較して論理値判別信号を生成する論理値判別部；
   前記基準クロックに応答して前記位相感知信号をラッチし、前記論理値判別信号に応答して前記ラッチされた位相感知信号を再びラッチして前記アップデート制御信号として出力する第１ラッチ部；及び
   前記論理値判別信号に応答して外部供給電源をラッチして前記有効区間信号として出力し、前記アップデートフラグ信号に応答して前記有効区間信号をディセーブルさせる第２ラッチ部；
   を備えることを特徴とする請求項７に記載のＤＬＬ回路。
9. 外部クロックをバッファリングして前記基準クロックを生成して前記遅延ラインに伝送するクロック入力バッファ；
   前記遅延ラインから出力されるクロックを駆動して内部クロックを生成するクロックドライバ；及び
   前記遅延クロックの出力経路に存在する遅延素子による遅延値をモデリングした遅延値で前記遅延ラインから出力されるクロックを遅延させて前記フィードバッククロックを生成する遅延補償手段；
   をさらに備えることを特徴とする請求項１に記載のＤＬＬ回路。
10. 位相感知信号に応答して基準クロックを選択的に第１カウンティング制御クロック又は第２カウンティング制御クロックとして出力するスイッチング部；
    前記第１カウンティング制御クロックに応答してカウンティング動作を行って複数ビットの第１カウンティング信号を生成する第１カウンティング部；
    前記第２カウンティング制御クロックに応答してカウンティング動作を行って複数ビットの第２カウンティング信号を生成する第２カウンティング部；及び
    前記第１カウンティング信号と前記第２カウンティング信号の各ビットの論理値を比較し、前記論理値比較結果と前記位相感知信号に応答してアップデート制御信号を生成するアップデート制御部；
    を備えることを特徴とするＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路のアップデート制御装置。
11. 前記第１カウンティング部と前記第２カウンティング部はそれぞれ、アップカウンタを用いることによって実現され、前記複数ビットの第１カウンティング信号と前記複数ビットの第２カウンティング信号は、初期に互いに異なる値で設定されることを特徴とする請求項１０に記載のＤＬＬ回路のアップデート制御装置。
12. 前記アップデート制御部は、前記基準クロックに応答して前記位相感知信号をラッチし、前記複数ビットの第１カウンティング信号と前記複数ビットの第２カウンティング信号の論理値が互いに同じであるものと判別されれば、最後にラッチされた前記位相感知信号を前記アップデート制御信号として出力するように構成されることを特徴とする請求項１０に記載のＤＬＬ回路のアップデート制御装置。
13. 前記アップデート制御部は、
    前記複数ビットの第１カウンティング信号と前記複数ビットの第２カウンティング信号の各ビットの論理値を比較して論理値判別信号を生成する論理値判別部；及び
    前記基準クロックに応答して前記位相感知信号をラッチし、前記論理値判別信号に応答して前記ラッチされた位相感知信号を再びラッチして前記アップデート制御信号として出力するラッチ部；
    を備えることを特徴とする請求項１２に記載のＤＬＬ回路のアップデート制御装置。
14. 基準クロックとフィードバッククロックの位相を比較して位相感知信号を生成するステップ；
    前記位相感知信号の論理値が第１論理値を有する回数と第２論理値を有する回数の差が所定の回数以上であれば、有効区間信号をイネーブルさせるステップ；
    前記有効区間信号に応答して遅延ラインが前記基準クロックに付与する遅延値をアップデートするステップ；及び
    前記遅延値をアップデートする動作が完了すれば、前記有効区間信号をディセーブルさせるステップ；
    を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路のアップデート方法。
15. 前記有効区間信号をイネーブルさせるステップは、前記基準クロックの周期ごとに前記位相感知信号の論理値を判別し、前記位相感知信号が前記第１論理値を前記第２論理値よりも既に設定された数だけさらに多く有する場合、又は前記第２論理値を前記第１論理値よりも前記設定された数だけさらに多く有する場合、前記有効区間信号をイネーブルさせるステップであることを特徴とする請求項１４に記載のＤＬＬ回路のアップデート方法。
16. 前記有効区間信号をイネーブルさせるステップは、
    前記位相感知信号に応答して前記基準クロックを選択的に第１カウンティング制御クロック又は第２カウンティング制御クロックとして出力するステップ；
    前記第１カウンティング制御クロックに応答してカウンティング動作を行って複数ビットの第１カウンティング信号を生成し、前記第２カウンティング制御クロックに応答してカウンティング動作を行って複数ビットの第２カウンティング信号を生成するステップ；及び
    前記複数ビットの第１カウンティング信号と前記複数ビットの第２カウンティング信号の各ビットの論理値を比較し、前記論理値比較結果と前記位相感知信号に応答して前記有効区間信号を生成するステップ；
    を含むことを特徴とする請求項１５に記載のＤＬＬ回路のアップデート方法。
17. 前記位相感知信号を生成するステップの前に、
    外部クロックをバッファリングして前記基準クロックを生成して前記遅延ラインに伝送するステップ；及び
    前記遅延ラインから出力されるクロックの出力経路に存在する遅延素子による遅延値をモデリングした遅延値で前記遅延ラインから出力されるクロックを遅延させて前記フィードバッククロックを生成するステップ；
    をさらに含むことを特徴とする請求項１４に記載のＤＬＬ回路のアップデート方法。