JP2004201348A - 半導体集積回路 - Google Patents

Abstract

【課題】 関連技術の半導体集積回路は、ＤＬＬ回路および周辺回路に対して共通の電源回路の出力が供給されているため、周辺回路での消費電流の増大およびノイズの混入がＤＬＬ回路の動作に影響を与えていた。
【解決手段】 単位遅延ユニット複数段からなり、外部クロック信号を所定段数の単位遅延ユニットを通過させて内部クロック信号を出力する可変遅延回路33と、前記外部クロック信号を分周して分周クロック信号を生成する分周回路30と、前記分周クロック信号が第１の入力に供給され、前記内部クロック信号に応答したフィードバッククロック信号が第２の入力に供給され、該第１および第２の入力の位相を比較する位相比較回路31と、該位相比較回路の出力に基づいて前記可変遅延回路の前記単位遅延ユニットの数を選択する遅延制御回路32とを具備する位相同期回路３を有し、該位相同期回路に対して専用の電源を供給する専用電源回路91を設けるように構成する。
【選択図】 図２

Description

本発明は半導体集積回路に関し、特に、位相同期した制御信号を生成するＤＬＬ回路およびその他の回路（周辺回路）を有する半導体集積回路に関する。

近年、半導体集積回路は高速化および高集積化が進み、クロック信号に対しても、位相の同期したクロック信号を所定の回路へ供給することが必要になって来ている。具体的に、例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）においては、ＤＬＬ(Delay Locked Loop) 回路を使用して外部クロックに位相同期した制御信号（内部クロック信号）を複数の出力バッファ回路に対して供給するようになっている。そして、動作周波数のさらなる高速化に伴って、ＤＬＬ回路により生成される制御信号に対しても、より一層高い精度が必要とされている。

近年のメモリ・デバイスは、例えば、１００ＭHzを超える動作速度を達成しており、ＤＬＬ等の技術を利用して外部入力クロック信号と内部出力クロック信号との位相を合わせることにより、内部のクロック配線による遅れの影響を除いてアクセス時間の遅れやバラツキを抑える方法が用いられている。このようなＤＬＬ回路では、内部クロックの信号線の負荷による伝搬遅延を見積もるために、ダミーの回路を設けるようになっている。

図１は関連技術としての半導体集積回路の一例を示すブロック図である。図１において、参照符号１はクロック入力パッド、２１は入力回路（クロックバッファ）、２２はダミー入力回路（クロックバッファ）、そして、３はＤＬＬ回路を示している。さらに、参照符号４１はクロック配線（リアル配線）、４２はダミー配線、５１は出力回路（出力バッファ）、５２はダミー出力回路（出力バッファ）、６はデータ出力パッド、７はダミー負荷容量、そして、９０は電源回路を示している。

図１に示されるように、ＤＬＬ回路３は、位相比較回路（ディジタル位相比較器）３１、遅延制御回路３２、遅延回路３３、および、ダミー遅延回路３４を備えて構成されている。位相比較回路３１には、外部クロック（外部入力クロック信号）ＣＬＫが入力回路２１を介して供給される（信号Ｓ１）と共に、外部クロックＣＬＫがダミー遅延回路３４，ダミー配線４２，ダミー出力回路５２並びにダミー入力回路２２を介して供給され（信号Ｓ０）、これらの信号Ｓ１およびＳ０の位相比較を行って遅延制御回路３２を制御するようになっている。ここで、ダミー入力回路２２を介して位相比較回路３１に供給される信号Ｓ０は、ダミー配線４２等により、１クロック分の時間だけ外部クロックＣＬＫを遅延した信号となっており、この１クロック分だけ遅延した信号Ｓ０が入力回路２１を介して供給される信号Ｓ１と位相比較されることになる。

遅延制御回路３２は、位相比較回路３１からの出力に応じて、遅延回路３３およびダミー遅延回路３４に対して同じ遅延量を与えるようにそれぞれ制御するようになっている。従って、出力回路５１におけるクロック信号（内部クロック信号）は、入力回路２１，遅延回路３３，クロック配線（リアル配線）４１および出力回路５１による遅延が、見かけ上、存在しないようなタイミングで供給されることになる。

図１に示す半導体集積回路において、入力回路２１，ダミー入力回路２２，出力回路５１，ダミー出力回路５２，および，ＤＬＬ回路３は、共通の電源回路９０から電源電圧の供給を受けるように構成されている。すなわち、図１に示す関連技術の半導体集積回路は、電源回路９０の出力（電源電圧）が、制御信号（内部クロック信号）を生成するＤＬＬ回路３（位相比較回路３１，遅延制御回路３２，遅延回路３３，ダミー遅延回路３４）、および、その他の周辺回路（入力回路２１，ダミー入力回路２２，出力回路５１，ダミー出力回路５２等）に共通に印加されている。なお、周辺回路としては、上記のもの以外に、例えば、コマンドデコーダ（１０２），アドレスバッファ／レジスタ＆バンクセレクタ（１０３），および，モードレジスタ（１０６）等の様々な回路が含まれる。

なお、従来、動作周波数に変動があっても、常に正確な内部クロック信号を得ることができる内部クロック発生回路を有する同期型半導体記憶装置が提案されている（例えば、特許文献１参照）。また、従来、半導体メモリ等の電子回路において、電圧変動を最も避ける必要のある基板電圧発生回路に対して専用の内部電源降圧回路を接続し、センスアンプのような他の回路からの電源ノイズによる誤動作を防止することが提案されている（例えば、特許文献２参照）。さらに、従来、分周回路を有する半導体集積回路（例えば、特許文献３参照）、並びに、ダミー回路を設けるようにした半導体装置（例えば、特許文献４参照）も提案されている。また、従来、ＤＬＬ回路において、電源電圧の変動等によるジッタの問題も認識されている（例えば、特許文献５参照）。

特開平８−１８０６７６号公報 特開平８−５５４８０号公報 特開平２−２２１４号公報（第９図） 特開平５−５０７３７４号公報（図１２、遅延線１０５） 特開平８−１３０４６４号公報

上述したように、図１に示す関連技術の半導体集積回路は、ＤＬＬ回路３（３１，３２，３３，３４）および周辺回路（２１，２２，５１，５２等）に対して同じ電源回路９０が使用されている。従って、周辺回路が動作して電流を消費すると、ＤＬＬ回路３へ印加される電源電圧も低下することになり、或いは、周辺回路において、電源電圧に何らかのノイズが乗った場合には、ＤＬＬ回路３の内部の遅延回路３３（３４）の遅延量が変わってしまい、その度に位相比較回路３１および遅延制御回路３２を介して遅延量の補正を行わなければならかった。その結果、ＤＬＬ回路３は安定した内部クロック信号（制御信号）を出力することができなかったり、さらには、ＤＬＬ回路３からの内部クロック信号にジッタが含まれることにもなっていた。

本発明は、上記の関連技術の半導体集積回路が有する課題に鑑み、ＤＬＬ回路からジッタの無い安定した制御信号を出力させることを目的とする。

本発明によれば、単位遅延ユニット複数段からなり、外部クロック信号を所定段数の単位遅延ユニットを通過させて内部クロック信号を出力する可変遅延回路と、前記外部クロック信号を分周して分周クロック信号を生成する分周回路と、前記分周クロック信号が第１の入力に供給され、前記内部クロック信号に応答したフィードバッククロック信号が第２の入力に供給され、該第１および第２の入力の位相を比較する位相比較回路と、該位相比較回路の出力に基づいて前記可変遅延回路の前記単位遅延ユニットの数を選択する遅延制御回路とを具備する位相同期回路を有し、該位相同期回路に対して専用の電源を供給する専用電源回路を設けたことを特徴とする半導体集積回路が提供される。

本発明の半導体集積回路によれば、ＤＬＬ回路に対して専用の電源回路からの出力（電源電圧）を供給することにより、周辺回路での消費電流が増大した場合でも、電圧の低下の無い安定した電源電圧を供給することができ、また、周辺回路において電源電圧にノイズが乗った場合でも、そのノイズの影響を受けることなくジッタの無い制御信号を出力することができる。

以下、図面を参照して本発明に係る半導体集積回路の実施例を説明する。

図２は本発明に係る半導体集積回路の一実施例を示すブロック図である。図２において、参照符号１はクロック入力パッド、２１は入力回路（クロックバッファ）、２２はダミー入力回路（クロックバッファ）、そして、３はＤＬＬ回路を示している。さらに、参照符号４１はクロック配線（リアル配線）、４２はダミー配線、５１は出力回路（出力バッファ：対象回路）、５２はダミー出力回路（出力バッファ）、６はデータ出力パッド、７はダミー負荷容量、９１は第１の電源回路（第１の降圧回路）、そして、９２は第２の電源回路（第２の降圧回路）を示している。

図２に示されるように、ＤＬＬ回路３は、分周回路３０、位相比較回路（ディジタル位相比較器）３１、遅延制御回路３２、遅延回路３３、および、ダミー遅延回路３４を備えて構成されている。分周回路３０には、入力回路２１を介して外部クロックＣＬＫ（信号Ｓ１：第１の制御信号）が供給され、該外部クロックＣＬＫを分周した信号を出力するようになっている。すなわち、分周回路３０は、第１の出力信号（信号Ｓ２）をダミー遅延回路３４へ出力すると共に、第２の出力信号（信号Ｓ３）を位相比較回路３１の第１の入力へ出力するようになっている。位相比較回路３１の第２の入力には、分周回路３０の第１の出力信号（信号Ｓ２）が、ダミー遅延回路３４，ダミー配線４２，ダミー出力回路５２並びにダミー入力回路２２を介して供給（信号Ｓ０）され、該位相比較回路３１は、これらの信号Ｓ３および信号Ｓ０の位相比較を行って遅延制御回路３２を制御するようになっている。なお、遅延回路３３の出力信号（第２の制御信号）は、ＤＬＬ回路３の出力信号としてクロック配線（リアル配線）４１を介して出力回路（対象回路）５１に供給されることになる。

遅延制御回路３２は、位相比較回路３１からの出力（位相比較結果）に応じて、遅延回路３３およびダミー遅延回路３４に対して同じ遅延量を与えるように、各遅延回路３３，３４を制御するようになっている。従って、出力回路５１におけるクロック信号（内部クロック信号）は、入力回路２１，遅延回路３３，リアル配線４１および出力回路５１による遅延が、見かけ上、存在しないようなタイミングで供給されることになる。

ところで、クロックの周期が入力回路２１と出力回路５１とそれらの間の配線（クロック配線４１）等の遅延よりも短くなると、１つ前の外部クロックからＤＬＬ回路３を用いて内部クロックを生成することができなくなる。そこで、本実施例では、クロックの周期が配線遅延等よりも短くなる場合には、１つ前の外部クロックではなく、２つ前の外部クロックから内部クロックを生成するようになっている。すなわち、外部クロックＣＬＫの２周期だけ遅延したタイミングで位相比較回路３１の位相比較処理を行うようになっている。

具体的に、分周回路３０により、位相比較回路３１で位相を比較する時に、「ＤＬＬ回路３から出力されたクロック」の立上りエッジと「ＤＬＬ回路３に入力された外部クロックの２周期だけ遅延した外部クロック」の立上りエッジで同期をとる（ロックする）ようになっている。すなわち、図２に示されるように、入力回路２１の出力が供給される分周回路３０を設け、該分周回路３０の第１の出力信号Ｓ２をダミー遅延回路３４に供給し、且つ、第２の出力信号Ｓ３を位相比較回路３１の第１の入力に供給するようになっている。

図３は図２の半導体集積回路における本発明の特徴部分の構成例を示す図である。

図２および図３に示されるように、本実施例の半導体集積回路においては、２つの電源回路９１および９２が設けられている。第１の電源回路（第１の降圧回路）９１は、ＤＬＬ回路３の専用電源として設けられ、該第１の電源回路９１の出力は、ＤＬＬ回路３を構成している分周回路３０，位相比較回路３１，遅延制御回路３２，遅延回路３３，および，ダミー遅延回路３４に対してそれぞれ電源電圧として供給されている。また、第２の電源回路（第２の降圧回路）９２は、ＤＬＬ回路３以外の回路（周辺回路）用の電源として設けられ、図２において、該第２の電源回路９２の出力は、入力回路２１，ダミー入力回路２２，出力回路５１，および，ダミー出力回路５２に対してそれぞれ電源電圧として供給されている。なお、周辺回路としては、上記の回路の他に、例えば、図１７に示されるように、コマンドデコーダ（１０２），アドレスバッファ／レジスタ＆バンクセレクタ（１０３），および，モードレジスタ（１０６）等の様々な回路が含まれる。

このように、本実施例の半導体集積回路は、ＤＬＬ回路用の電源（第１の電源回路）９１と、その他の周辺回路用の電源（第２の電源回路）９２とがそれぞれ独立して設けられているため、例えば、或る周辺回路の動作により、第２の電源回路９２の電源電圧が低下するような場合でも、第１の電源回路９１の出力電圧は、その第２の電源回路９２の出力電圧の低下の影響を受けることなく、一定の電源電圧を安定して供給することができる。また、周辺回路において、電源電圧に何らかのノイズが乗った場合、すなわち、第２の電源回路９２の出力電圧を供給する電源線にノイズが乗った場合でも、ＤＬＬ回路３は、該ＤＬＬ回路専用の電源（第１の電源回路）９１から電源電圧を受け取るため、周辺回路におけるノイズの影響を受けることなく、ジッタの無い安定した制御信号（第２の制御信号：内部クロック信号）を出力することができる。なお、ＤＬＬ回路の構成は、図２に示すものに限定されず、例えば、図１におけるＤＬＬ回路を適用することもできる。

ここで、図３に示されるように、第１の電源回路９１および第２の電源回路９２は、それぞれ降圧回路として構成されている。具体的に、第１の電源回路９１は、半導体集積回路（システム）の電源電圧（ＶＣＣ）がソースに印加され、制御電圧Ｖｇがゲートに印加されたトランジスタ９１ａと、制御電圧Ｖｇの電位を安定させるための容量として機能するトランジスタ９１ｂを備えて構成されている。同様に、第２の電源回路９２は、半導体集積回路の電源電圧ＶＣＣがソースに印加され、制御電圧Ｖｇがゲートに印加されたトランジスタ９２ａと、制御電圧Ｖｇの電位を安定させるための容量として機能するトランジスタ９２ｂを備えて構成されている。ここで、半導体集積回路の電源電圧ＶＣＣは、例えば、３．３ボルトであり、降圧回路９１および９２により降圧されてＤＬＬ回路３および周辺回路（２１，２２，５１，５２）へ印加される電圧（ＶＣＣ０）は、例えば、２．４ボルトである。

なお、第１および第２の電源回路（降圧回路）９１，９２の各トランジスタ９１ａ，９２ｂのゲートに印加される制御電圧（基準電圧）Ｖｇは同じものを使用するようになっているが、この制御電圧Ｖｇにおけるノイズや電圧変動は、それぞれ容量手段（トランジスタ）９１ｂ，９２ｂにより安定保持（平滑）され、実用上問題となることはない。また、周辺回路用の電源回路（第２の電源回路）９２は、第１の電源回路に隣接して設ける必要は無く、回路のレイアウト等を考慮して最適な位置に分離して設けることができる。さらに、第２の電源回路９２としては、必要に応じて複数設けるようにしてもよい。

図４は図２の半導体集積回路における分周回路の一例を示す回路図であり、図５は図４の分周回路の各ノードの信号波形を示す図である。ここで、図４に示す分周回路３０は、図５の波形図から明らかなように、入力信号Ｓ１（外部クロックＣＬＫ）を８分周して、外部クロックＣＬＫの２クロックサイクル分の期間が高レベル“Ｈ”（または、低レベル“Ｌ”）で、６サイクル分の期間が低レベル“Ｌ”（または、高レベル“Ｈ”）となる信号Ｓ２（信号Ｓ３）を生成するものである。

図４に示されるように、分周回路３０は、複数のナンドゲートおよびインバータより成る３段のカウンタ３０１〜３０３として構成され、該分周回路３０に対して信号Ｓ１（入力回路２１を介した外部クロックＣＬＫ）を供給して、図５に示すような第１および第２の出力信号Ｓ２およびＳ３を生成するようになっている。なお、図５において、参照符号Ａは１つ目のカウンタ３０１の出力信号、Ｂは２つ目のカウンタ３０２の出力信号であり、各信号波形は、図５に示す通りである。また、分周回路３０は、複数のナンドゲートおよびインバータより成る３段のカウンタで構成するものに限定されず、様々な論理ゲートの組み合わせとして構成することができるのはいうまでもない。

図６は図４の分周回路を使用した半導体集積回路の動作を説明するためのタイミング図である。

図６に示されるように、分周回路３０は、入力回路２１の出力である信号Ｓ１（外部クロックＣＬＫ）を受けて、２周期の間（図６中の期間ａ）だけ高レベル“Ｈ”で、６周期の間（図６中の期間ｂ）だけ低レベル“Ｌ”となる８分周（ａ＋ｂ）した信号Ｓ２（第１の出力信号）と、その逆相の信号Ｓ３（第２の出力信号）を出力する。ここで、第１の出力信号Ｓ２はダミー遅延回路３４に供給され、第２の出力信号Ｓ３は位相比較回路３１の一方の入力に供給される。なお、信号Ｓ０は、分周回路３０の第１の出力信号Ｓ２がダミー遅延回路３４，ダミー配線４，ダミー出力回路５２およびダミー入力回路２２により遅延され、位相比較回路３１の他方の入力に供給された信号である。

位相比較回路（ディジタル位相比較器）３１は、分周回路３０の第２の出力信号Ｓ３の立ち上がりタイミングと信号Ｓ０の立ち上がりタイミングとの位相を比較し、該比較結果に応じて遅延制御回路（シフトレジスタ）３２が遅延回路３３およびダミー遅延回路３４に対して同じ遅延量を与えるように制御する。すなわち、ＤＬＬ回路３は、入力回路２１からの信号Ｓ１（外部クロックＣＬＫ）に対して、遅延回路３３による遅延量が与えられたクロック信号（内部クロック信号）を出力するようになっている。これにより、ＤＬＬ回路３で２クロックサイクル前の外部クロックから位相同期した内部クロックを生成することができ、ＤＬＬ回路３を高速動作可能なＳＤＲＡＭに対応させることができる。

なお、分周回路３０の第１の出力信号Ｓ２における期間ａを変化させることにより、何クロック前の外部クロックから、ＤＬＬ回路３で内部クロックをつくるかを調節することができる。具体的に、信号Ｓ２の期間ａを３クロック分の長さとすることにより、ＤＬＬ回路３で３クロックサイクル前の外部クロックから位相同期した内部クロックを生成することができる。また、分周回路３０の第１の出力信号Ｓ２における期間ｂを変える（ａ＋ｂ）ことによって、何周期毎に位相比較を行なうかを調節することができる。

従って、分周回路３０は、Ｙを２以上の整数でＺを正の整数として、信号Ｓ１（外部クロックＣＬＫ）をＹ周期だけ高レベル“Ｈ”で、該６信号Ｓ１のＺ周期だけ低レベル“Ｌ”となる第１の出力信号Ｓ２を生成し、外部クロックＣＬＫのＹ周期だけ遅延したタイミングで位相比較回路３１の位相比較処理を行うようになっている。また、本実施例において、分周回路３０は、Ｘを２以上の整数として、信号Ｓ１（外部クロックＣＬＫ）をＸ分周した第１および第２の出力信号Ｓ２，Ｓ３を生成し、外部クロックＣＬＫのＸ周期毎に位相比較回路３１の位相比較処理を行うようにもなっている。

このように、位相比較回路３１による位相比較をｎ周期に１回（例えば、８周期に１回）の割合で行うことにより、遅延制御回路３２による遅延回路３３（ダミー遅延回路３４）の制御をｎ周期に１回の頻度で行い、例えば、ロウアドレスストローブ信号（ＲＡＳ信号）やコラムアドレスストローブ信号（ＣＡＳ信号）の出力による電源電圧の変動、或いは、ノイズ等による電源電圧の変動等に起因する内部出力クロック信号の振れを防止することができる。すなわち、位相比較を所定のタイミングで行うことにより、出力するクロック信号（制御信号）を安定させることができる。

図７は本発明の半導体集積回路における遅延回路３３，３４の一構成例を説明するための図であり、同図（ａ）は１ビット分の遅延回路の構成を示し、同図（ｂ）は該１ビット分の遅延回路の動作のタイムチャートを示し、そして、同図（ｃ）は１ビット分の遅延回路を複数段接続した時の構成と動作説明を示すものである。

図７（ａ）に示されるように、１ビット分の遅延回路は２個のＮＡＮＤゲート４０１と４０２、および、インバータ４０３を備えて構成される。この１ビット分の遅延回路の動作を図７（ｂ）を参照して説明すると、入力φＥは活性化信号（イネーブル信号）で、高レベル“Ｈ”の時に遅延回路が動作する。図７（ｂ）では、イネーブル信号φＥが高レベル“Ｈ”になって信号のアクセスが可能になった状態が示されている。なお、図７（ｂ）において、ＩＮは１ビット分の遅延回路への入力信号を示し、また、φＮは複数段接続された遅延回路のうち隣接する右側の遅延回路からの信号、ＯＵＴは１ビット分の遅延回路の出力信号、そして、４ａ−１および４ａ−２は図７（ａ）の回路において対応するノードの波形を示している。従って、ＯＵＴは左側に隣接する１ビット分の遅延回路における信号φＮに対応する。

信号φＮが低レベル“Ｌ”の時には、出力信号ＯＵＴは常に低レベル“Ｌ”になり、また、信号φＮが高レベル“Ｈ”で信号φＥが低レベル“Ｌ”の時には、出力信号ＯＵＴは高レベル“Ｈ”になる。信号φＮが高レベル“Ｈ”で信号φＥが高レベル“Ｈ”の時に、入力信号ＩＮが低レベル“Ｌ”であれば出力信号ＯＵＴは高レベル“Ｈ”になり、ＩＮが高レベル“Ｈ”であれば低レベル“Ｌ”になる。

図７（ａ）の回路によれば、イネーブル信号φＥが高レベル“Ｈ”の状態で入力信号ＩＮが立ち上がると、その入力信号は矢印の経路に伝播するが、イネーブル信号φＥが低レベル“Ｌ”の状態では、入力信号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようになっている。

図７（ｃ）は、図７（ａ）に示す１ビット分の遅延回路を複数段カスケード接続した例であり、実際の遅延回路に相当する。ここで、図７（ｃ）では３段しか描いていないが、実際には多数段接続されている。また、イネーブル信号φＥの信号線は、回路要素毎に、φＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号は遅延制御回路（３２）によって制御される。

図７（ｃ）では、中央の１ビット分の遅延回路が活性化されており、イネーブル信号φＥ−２が高レベル“Ｈ”になっている。この場合、入力信号ＩＮが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、左端の１ビット分の遅延回路と右端の１ビット分の遅延回路のイネーブル信号φＥ−１およびφＥ−３は低レベル“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮＤゲート４０１−１および４０１−３で止められてしまう。

一方、活性化されている中央の１ビット分の遅延回路のイネーブル信号φＥ−２は高レベル“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤゲート４０１−２を通過する。右側の１ビット分の遅延回路の出力信号ＯＵＴは高レベル“Ｈ”であるから、入力信号ＩＮはＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵＴとして低レベル“Ｌ”の信号が伝達されることになる。上記のように、右側の出力信号ＯＵＴ、すなわち、イネーブル信号φＮが低レベル“Ｌ”の時には、出力信号ＯＵＴは常に低レベル“Ｌ”になるので、この低レベル“Ｌ”の信号が左側の１ビット分の遅延回路のＮＡＮＤゲートおよびインバータに順次伝達され、最終的な出力信号として取り出される。

このように、活性化された１ビット分の遅延回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的な出力信号になる。つまり、どの部分のイネーブル信号φＥを高レベル“Ｈ”にするかにより、遅延量を制御することができる。１ビット分の遅延量は、ＮＡＮＤゲートとインバータの合計の信号伝搬時間で決定され、この時間がＤＬＬ回路の遅延単位時間になり、そして、全体の遅延時間は、１ビット分の遅延量に通過する段数を乗じた量になる。

図８は本発明の半導体集積回路における遅延制御回路の一構成例を説明するための図である。

図８に示されるように、遅延制御回路も点線で囲った１ビット分の遅延制御回路４３０−２を遅延回路の段数分接続した構成になっており、各段の出力が遅延回路の各段のイネーブル信号φＥになる。

具体的に、１ビット分の遅延制御回路４３０−２は、ＮＡＮＤゲート４３２−２と、インバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２、および、ＮＯＲゲート４３１−２を有している。トランジスタ４３８−２のゲートは、前段の１ビット分の遅延制御回路のノード５ａ−２に、トランジスタ４３９−２のゲートは、後段の１ビット分の遅延制御回路のノード５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタには、カウントアップする時のセット信号φＳＥおよびφＳＯと、カウントダウンする時のリセット信号φＲＥおよびφＲＯが１ビット置きの回路に接続されている。

図８に示されるように、中央の１ビット分の遅延制御回路４３０−２では、トランジスタ４３５−２のゲートにセット信号φＳＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、また、遅延制御回路４３０−２の前段および後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φＳＥおよびリセット信号φＲＥが供給されている。また、ＮＯＲゲート４３１−２には、左側の（前段の）回路のノード５ａ−１と回路４３０−２のノード５ａ−４の信号が入力される構成になっている。なお、φＲは遅延制御回路をリセットする信号で、電源投入後に一時的に低レベル“Ｌ”レベルになり、その後は高レベル“Ｈ”に固定される。

図９は図８の遅延制御回路の動作を説明するためのタイミング図である。

図９に示されるように、まず、リセット信号φＲが一時的に低レベル“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６が低レベル“Ｌ”にリットされる。そして、カウントアップする時には、カウントアップ信号（セット信号）φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す。

セット信号φＳＥが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−１は接地されて低レベル“Ｌ”になり、また、ノード５ａ−２は高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのを受けて、出力信号（イネーブル信号）φＥ−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネーブル信号φＥ−１は低レベル“Ｌ”のままである。そして、ノード５ａ−１が低レベル“Ｌ”に変化したことを受けて、イネーブル信号（出力信号）φＥ−２が低レベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのでトランジスタ４３８−２はオン状態になり、セット信号φＳＯが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は接地されて低レベル“Ｌ”に、また、ノード５ａ−４は高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が高レベル“Ｈ”に変化したのを受けて、イネーブル信号φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、イネーブル信号φＥ−２は低レベル“Ｌ”のままである。

そして、ノード５ａ−３が低レベル“Ｌ”に変化したことを受けて、イネーブル信号φＥ−３が低レベル“Ｌ”から高レベル“Ｈ”に変化する。図９では、セット信号φＳＥおよびφＳＯが１パルスずつ出ているだけであるが、遅延制御回路が何段にも接続されており、セット信号φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（イネーブル信号）φＥが高レベル“Ｈ”になる段の位置が順次右側にシフトする。従って、位相比較回路３１の比較結果により遅延量を増加させる必要がある場合には、交互にセット信号φＳＥおよびφＳＯのパルスを入力すればよい。

カウントアップ信号（セット信号）φＳＥおよびφＳＯと、カウントダウン信号（リセット信号）φＲＥおよびφＲＯとが出力されない状態、すなわち低レベル“Ｌ”である状態が維持されれば、イネーブル信号φＥは高レベル“Ｈ”になる段の位置は固定される。従って、位相比較回路３１の比較結果により遅延量を維持する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥおよびφＲＯのパルスを入力しないようにする。

カウントダウンする時には、リセット信号φＲＥおよびφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥが高レベル“Ｈ”になる段の位置が順次左側にシフトする。

以上説明したように、図８に示した遅延制御回路では、パルスを入力することにより、イネーブル信号φＥが高レベル“Ｈ”になる段の位置を１つずつ移動させることが可能であり、これらのイネーブル信号φＥで図７（ｃ）に示した遅延回路を制御すれば遅延量を１単位ずつ制御することができる。

図１０は本発明の半導体集積回路における位相比較回路（位相比較部）の一構成例を説明するための図であり、図１１は図１０の位相比較回路の動作を説明するためのタイミング図である。

位相比較回路（３１）は、図１０に示す位相比較部と後述する図１２に示す増幅回路部の２つの回路部分で構成されている。

図１０において、参照符号φｏｕｔおよびφｅｘｔは、この位相比較回路で比較する出力信号と外部クロック信号を示し、信号φｅｘｔを基準として信号φｏｕｔの位相が判定され、また、φａ〜φｅは増幅回路に接続される出力信号を示している。

図１０に示されるように、位相比較回路３１の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１並びに４２２、その状態をラッチするラッチ回路４２５並びに４２６、ラッチ回路の活性化信号を生成する回路４２４、および、外部クロック信号φｅｘｔの位相許容値を得る１遅延分の遅延回路４２３を備えて構成されている。

図１１（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでいる場合、すなわち、信号φｏｕｔが信号φｅｘｔより先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時には、フリップフロップ回路４２１および４２２のノード６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、ノード６ａ−２および６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になり、また、１遅延分遅れてノード６ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になるが、フリップフロップの両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２は低レベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノード６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−５は高レベル“Ｈ”を維持する。

一方、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”に変化したのに応じて、回路４２４の出力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード６ａ−６には、一時的に高レベル“Ｈ”レベルになるパルスが印加される。このノード６ａ−６はラッチ回路４２５および４２６のＮＡＮＤゲートの入力となっているので、該ＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１および４２２の両端の電位状態をラッチ回路４２５および４２６に取り込むことになる。最終的には、出力信号φｂが高レベル“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄが高レベル“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”になる。

次に、図１１（ｂ）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φｏｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔの立ち上がり時点とノード６ａ−１の立ち上がり時点との時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になることによってフリップフロップ４２１のノード６ａ−３が低レベル“Ｌ”から高レベル“Ｈ”に変化する。フリップフロップ４２２では、ノード６ａ−１が低レベル“Ｌ”のままなので、逆に、ノード６ａ−４が高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、ノード６ａ−１が高レベル“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロップ４２２の状態はすでに決まっているので、何ら変化は生じない。その後、ノード６ａ−６が一時的に高レベル“Ｈ”になるので、ラッチ回路にはこの状態が記憶され、結局、出力信号φｂが低レベル“Ｌ”、出力信号φｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”になる。

更に、（ｃ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合は、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５が高レベル“Ｈ”から低レベル“Ｌ”に変化する。そして、最終的には、φｂが低レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが低レベル“Ｌ”、φｅが高レベル“Ｈ”になる。

このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前に高レベル“Ｈ”になったか、ほぼ同時であったか、或いは、遅れて高レベル“Ｈ”になったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ、および、φｅの値としてラッチしておき、その値に基づいて遅延制御回路をカウントアップするか、カウントダウンするかを決めることになる。

図１２は本発明の半導体集積回路における位相比較回路（増幅回路部）の一構成例を説明するための図であり、図１３は図１２の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。

図１２に示されるように、位相比較回路３１の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲートおよびインバータで構成される増幅部４２８との２つの部分を備えて構成されている。ＪＫフリップフロップ４２７には、図１０の位相比較部からの出力信号φａが入力され、信号φａが低レベル“Ｌ”であるか高レベル“Ｈ”であるかに応じてノード７ａ−９および７ａ−１１の電位が交互に低レベル“Ｌ”と高レベル“Ｈ”を繰り返す仕組みになっている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、信号φｂおよびφｄの信号を受けて増幅して出力する。

まず、ＪＫフリップフロップ４２７の動作を図１３のタイミングチャートを参照して説明する。時間Ｔ１で、信号φａが高レベル“Ｈ”から低レベル“Ｌ”に変化すると、ノード７ａ−１および７ａ−１０が低レベル“Ｌ”から高レベル“Ｈ”に変化する。一方、ノード７ａ−１の変化に応じて、ノード７ａ−５，７ａ−６および７ａ−７が変化するが、信号φａが低レベル“Ｌ”であるために、ノード７ａ−８は変化しない。結局、出力（ノード）７ａ−９は変化せず、出力７ａ−１１のみが低レベル“Ｌ”から高レベル“Ｈ”になる。次に、時間Ｔ２になって、φａが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、時間Ｔ１での動きと逆にノード７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”に、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変化し、出力７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、信号φａの動きに応じて出力７ａ−９および７ａ−１１が交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す動きをする。

図１４は図１２の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントアップ時）であり、図１５は図１２の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウント維持時）であり、そして、図１６は図１２の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。次に、増幅部４２８の動作を、図１４〜図１６を参照して説明する。

図１４は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが高レベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”である。結局、ノード７ａ−１２が高レベル“Ｈ”になり、ノード７ａ−１３が低レベル“Ｌ”に固定され、セット信号φＳＯおよびφＳＥはＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯおよびφＲＥは７ａ−１３が低レベル“Ｌ”のために変化しない。

図１５は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”である。結局、ノード７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定され、リセット信号φＳＯおよびφＳＥはＪＫフリップフロップの出力が増幅部に影響することはなく、信号φＳＯ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固定されたままになる。

図１６は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れて低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”である。結局、ノード７ａ−１２が低レベル“Ｌ”に固定され、ノード７ａ−１３が高レベル“Ｈ”に固定され、リセット信号φＲＯおよびφＲＥはＪＫフリップフロップの状態に応じて変化するが、セット信号φＳＯおよびφＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化しない。

図１７は本発明に係る半導体集積回路が適用される一例としてのシンクロナスＤＲＡＭの構成を示す図であり、図１８は図１７のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。

本発明が適用される半導体集積回路の一例としてのシンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、例えば、パイプライン方式が採用され、１６Ｍ・２バンク・８ビット幅のものとして構成されている。

図１７に示されるように、ＳＤＲＡＭは、汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト（アドレスバッファ）１０３、Ｉ／Ｏデータバッファ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５ｂ、モードレジスタ１０６、コラムアドレスカウンタ１０７ａ，１０７ｂを備えている。ここで、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異なり、その組み合わせで各種コマンドを入力することによって動作モードが決定されるようになっている。各種コマンドは、コマンドデコーダで解読されて、動作モードに応じて各回路を制御することになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入力されて次のコマンドが入力されるまで、その状態がラッチされる。

アドレス信号は、アドレスバッファ１０３で増幅されて各バンクのロードアドレスとして使用される他、コラムアドレスカウンタ１０７ａおよび１０７ｂの初期値として使用される。

クロックバッファ１０１は、内部クロック生成回路１２１および出力タイミング制御回路１２２を備えている。内部クロック生成回路１２１は、外部クロックＣＬＫから通常の内部クロック信号を生成するものであり、また、出力タイミング制御回路１２２は、前述したようなＤＬＬ回路を適用して正確な遅延制御（位相制御）を行ったクロック信号を発生するためのものである。

Ｉ／Ｏデータバッファ／レジスタ１０４は、データ入力バッファ２１およびデータ出力バッファ（出力回路）５１を備え、ＤＲＡＭコア１０８ａおよび１０８ｂから読み出された信号は、データ出力バッファ５１により所定のレベルに増幅され、出力タイミング制御回路１２２からのクロック信号に従ったタイミングでデータがパッドＤＱ０〜ＤＱ７を介して出力される。また、入力データに関しても、パッドＤＱ０〜ＤＱ７から入力されたデータは、データ入力バッファ１３を介して取り込まれる。ここで、本発明の半導体集積回路が対象としているリアル配線（ＲＬ）は、この出力タイミング制御回路１２２から各データ出力バッファ５１までの配線に対応している。

図１７に示されるように、第１の電源回路（第１の降圧回路）９１の出力電圧は、クロックバッファ１０１における出力タイミング制御回路１２２（ＤＬＬ回路３）に対してのみ供給されている。また、第２の電源回路（第２の降圧回路）９２の出力電圧は、クロックバッファ１０１における内部クロック生成回路１２１（通常の内部クロック生成回路）、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト（アドレスバッファ）１０３、Ｉ／Ｏデータバッファ／レジスタ１０４（データ入力バッファ２１（２２）およびデータ出力バッファ５１（５２))、制御信号ラッチ１０５ａ（１０５ｂ）、モードレジスタ１０６、および、コラムアドレスカウンタ１０７ａ（１０７ｂ）に対して、すなわち、ＤＬＬ回路（出力タイミング制御回路１２２）以外の周辺回路に対して供給されている。なお、ＤＲＡＭコア１０８ａおよび１０８ｂに対しては、別の電源回路から電源電圧が供給されている。

このように、本実施例の半導体集積回路は、ＤＬＬ回路（出力タイミング制御回路１２２）用の電源（第１の電源回路）９１と、その他の周辺回路用の電源（第２の電源回路）９２とがそれぞれ独立して設けられているため、例えば、或る周辺回路の動作により、第２の電源回路９２の電源電圧が低下するような場合でも、第１の電源回路９１の出力電圧は、その第２の電源回路９２の出力電圧の低下の影響を受けることなく、一定の電源電圧を安定して供給することができる。また、周辺回路において、電源電圧に何らかのノイズが乗った場合、すなわち、第２の電源回路９２の出力電圧を供給する電源線にノイズが乗った場合でも、ＤＬＬ回路（出力タイミング制御回路）は、該ＤＬＬ回路専用の電源（第１の電源回路）９１から電源電圧を受け取るため、周辺回路におけるノイズの影響を受けることなく、ジッタの無い安定した制御信号（第２の制御信号：内部クロック信号）を出力することができる。これは、図１９のブロック図においても同様である。

上記のＳＤＲＡＭの読み取り動作を図１８を参照して説明する。

まず、外部クロックＣＬＫは、このＳＤＲＡＭが使用されるシステムから供給される信号であり、このＣＬＫの立ち上がりに同期して、各種コマンド、アドレス信号、入力データを取込み、又は出力データを出力するように動作する。

ＳＤＲＡＭからデータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このコマンド、ローアドレスが入力されると、ＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択して、ワード線上のセル情報をビット線に出力し、センスアンプで増幅する。

さらに、ローアドレスに関係した部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）とコラムアドレスを入力する。コラムアドレスに従って、選択されたセンスアンプデータをデータバス線に出力し、データバスアンプで増幅し、出力バッファでさらに増幅して出力端子（ＤＱ）にデータが出力される。これら一連の動作は汎用ＤＲＡＭとまったく同じ動作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作するようになっており、リードデータは毎サイクル連続して出力されることになる。これにより、データ転送速度は外部クロックの周期になる。

ＳＤＲＡＭでのアクセス時間には３種類あり、いずれもＣＬＫの立ち上がり時点を基準にして定義される。図１８において、ｔＲＡＣはローアドレスアクセス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡＣはクロックアクセス時間を示している。このＳＤＲＡＭを高速メモリシステムで使用する場合、コマンドを入力してから最初にデータが得られるまでの時間であるｔＲＡＣやｔＣＡＣも重要であるが、図４で説明したように、クロックアクセス時間ｔＡＣも重要なものである。

図１９は図１７のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図であり、ＳＤＲＡＭにおけるパイプライン動作を説明するためのもので、一例としてパイプが３段設けられている場合を示している。

ＳＤＲＡＭでのコラムアドレスに関係する処理回路は、処理の流れに沿って複数段に分割されており、分割された各段の回路をパイプと呼んでいる。

クロックバッファ１０１は、図１７を参照して説明したように、内部クロック生成回路１２１および出力タイミング制御回路１２２を備え、内部クロック生成回路１２１の出力（通常の内部クロック信号）がパイプ−１およびパイプ−２に供給され、出力タイミング制御回路１２２の出力（位相制御された内部クロック信号）がパイプ−３の出力回路５１（データ出力バッファ）に供給されるようになっている。

各パイプは供給された内部クロック信号に従って制御され、各パイプの間には、パイプ間の信号の伝達タイミングを制御するスイッチが設けられており、これらのスイッチも、クロックバッファ１０１（内部クロック生成回路１２１）で生成された内部クロック信号により制御される。

図１９に示す例では、パイプ−１において、コラムアドレスバッファ１１６でアドレス信号を増幅してコラムデコーダ１１８にアドレス信号を送り、コラムデコーダ１１８で選択されたアドレス番地に相当するセンスアンプ回路１１７の情報をデータバスに出力し、データバスの情報をデータバスアンプ１１９で増幅するまで行われる。また、パイプ−２にはデータバス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏバッファ１０４（出力回路５１）で構成されている。なお、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ２１は図１９では省略されている。

そして、各パイプ内の回路も、クロックサイクル時間内で動作完了するならば、パイプとパイプとの間にあるスイッチをクロック信号に同期して開閉することで、リレー式にデータを送り出す。これにより、各パイプでの処理が並行に行われることになり、出力端子にはクロック信号に同期して連続的にデータが出力されることになる。

図２０は本発明に係る半導体集積回路における出力回路（データ出力バッファ回路：５１）の一構成例を説明するための図である。図１９および図２０に示されるように、図２０におけるＤａｔａ１およびＤａｔａ２は、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１およびＤａｔａ２は、出力データが高レベル“Ｈ”の場合には共に低レベル“Ｌ”であり、出力データが低レベル“Ｌ”の場合には共に高レベル“Ｈ”である。なお、出力データが高レベル“Ｈ”でも低レベル“Ｌ”でもないハイインピーダンス状態（ハイゼット状態）をとることも可能であり、その場合にはデータバス制御回路１２０において、Ｄａｔａ１が高レベル“Ｈ”に、Ｄａｔａ２が低レベル“Ｌ”になるように変換される。信号φｏｅは、出力タイミング制御回路１２２（図２中の遅延回路３３）の出力信号（クロック信号）に対応するもので、出力回路５１のイネーブル信号として機能するものである。

クロック信号φｏｅが高レベル“Ｈ”になると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッド６（ＤＱ０〜ＤＱ７）に現出するように動作する。例えば、データ出力パッド６に高レベル“Ｈ”を出力する場合を想定すると、クロック信号φｏｅが低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード８ａ−１が低レベル“Ｌ”に、ノード８ａ−２が高レベル“Ｈ”になって、トランスファーゲートがオンしてＤａｔａ１およびＤａｔａ２がノード８ａ−３および８ａ−６に伝達される。その結果、ノード８ａ−５が低レベル“Ｌ”に、ノード８ａ−８が高レベル“Ｈ”になると、出力用のＰチャンネルトランジスタ８１はオンとなり、また、Ｎチャンネルトランジスタ８２はオフとなって、データ出力パッド６には高レベル“Ｈ”の出力が現れることになる。また、クロック信号φｏｅが低レベル“Ｌ”になると、トランスファーゲートはオフして、それまでの出力状態が保持される。

図２１は本発明に係る半導体集積回路におけるダミーの内部出力クロック配線４２（ダミー配線ＤＬ）の一構成例を説明するための図である。図２１から明らかなように、ダミー配線ＤＬは、リアル配線４１（ＲＬ）と同じ線幅の配線により形成され、図２に示されるように、ダミー遅延回路３４とダミー出力回路５２との間のチップ上に形成される。なお、このダミー配線の代わりに、所定の値を有する容量素子或いは抵抗素子等を組み合わせて代用することも可能である。

以上の説明では、メモリ（ＳＤＲＡＭ）を例として説明したが、本発明は、他の様々な半導体集積回路に対しても幅広く適用することができる。さらに、上記各実施例では、制御信号としてクロック信号を例に取って説明したが、制御信号としてはクロック信号に限定されるものでないのはもちろんである。

関連技術としての半導体集積回路の一例を示すブロック図である。 本発明に係る半導体集積回路の一実施例を示すブロック図である。 図２の半導体集積回路における本発明の特徴部分の構成例を示す図である。 図２の半導体集積回路における分周回路の一例を示す回路図である。 図４の分周回路の各ノードの信号波形を示す図である。 図４の分周回路を使用した半導体集積回路の動作を説明するためのタイミング図である。 本発明の半導体集積回路における遅延回路の一構成例を説明するための図である。 本発明の半導体集積回路における遅延制御回路の一構成例を説明するための図である。 図８の遅延制御回路の動作を説明するためのタイミング図である。 本発明の半導体集積回路における位相比較回路（位相比較部）の一構成例を説明するための図である。 図１０の位相比較回路の動作を説明するためのタイミング図である。 本発明の半導体集積回路における位相比較回路（増幅回路部）の一構成例を説明するための図である。 図１２の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。 図１２の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントアップ時）である。 図１２の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウント維持時）である。 図１２の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。 本発明に係る半導体集積回路が適用される一例としてのシンクロナスＤＲＡＭの構成を示す図である。 図１７のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。 図１７のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図である。 本発明に係る半導体集積回路における出力回路（データ出力バッファ回路）の一構成例を説明するための図である。 本発明に係る半導体集積回路におけるダミーの内部出力クロック配線（ダミー配線）の一構成例を説明するための図である。

符号の説明

１…クロック入力パッド
３…ＤＬＬ回路
６…データ出力パッド
７…ダミー負荷容量
２１…入力回路（クロックバッファ）
２２…ダミー入力回路（クロックバッファ）
３１…位相比較回路（ディジタル位相比較器）
３２…遅延制御回路
３３…遅延回路（第１の遅延回路）
３４…ダミー遅延回路（第２の遅延回路）
４１…クロック配線（リアル配線）
４２…ダミー配線
５１…出力回路（出力バッファ）
５２…ダミー出力回路（出力バッファ）
９１…第１の電源回路（第１の降圧回路）
９２…第２の電源回路（第２の降圧回路）

Claims (8)

1. 単位遅延ユニット複数段からなり、外部クロック信号を所定段数の単位遅延ユニットを通過させて内部クロック信号を出力する可変遅延回路と、
   前記外部クロック信号を分周して分周クロック信号を生成する分周回路と、
   前記分周クロック信号が第１の入力に供給され、前記内部クロック信号に応答したフィードバッククロック信号が第２の入力に供給され、該第１および第２の入力の位相を比較する位相比較回路と、
   該位相比較回路の出力に基づいて前記可変遅延回路の前記単位遅延ユニットの数を選択する遅延制御回路とを具備する位相同期回路を有し、
   該位相同期回路に対して専用の電源を供給する専用電源回路を設けたことを特徴とする半導体集積回路。
2. 前記位相同期回路以外の周辺回路に電源を供給する第２の電源回路をさらに有することを特徴とする請求項１に記載の半導体集積回路。
3. 前記専用電源回路は、外部電源電圧を降圧した降圧電源を前記位相同期回路に供給することを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記専用電源回路は、前記外部電源電圧と前記位相同期回路の間に接続され、ゲートに制御電圧を受けるトランジスタと、該ゲートに接続された容量手段とを含むことを特徴とする請求項３に記載の半導体集積回路。
5. 前記専用電源回路は前記可変遅延回路に接続されていることを特徴とする請求項１に記載の半導体集積回路。
6. 前記分周回路は、Ｘを２以上の整数として、前記外部クロック信号をＸ分周した前記分周クロック信号を生成し、
   前記位相比較回路は、前記外部クロック信号のＸ周期毎に前記第１および第２の入力の位相を比較することを特徴とする請求項１に記載の半導体集積回路。
7. 前記外部クロック信号は、入力回路を介して前記分周回路に供給され、
   前記内部クロック信号は、該内部クロック信号に応答して動作するデータ出力回路に供給され、
   前記位相比較回路の前記第２の入力には、前記内部クロック信号に相当する信号をダミー出力回路およびダミー入力回路を介して遅延させた前記フィードバッククロック信号を供給することを特徴とする請求項１に記載の半導体集積回路。
8. 前記半導体集積回路は、シンクロナスＤＲＡＭであることを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路。

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