JP4692855B2 - ディレイもしくはフェーズロックドループをループ周波数の関数としてコントロールするための装置および方法 - Google Patents

Description

本発明の実施例は、ディレイまたはフェーズ ロックド ループに関し、特には安定性を向上させたこの種の回路に関する。

集積回路においては、信号を遅延させることが要求されることが多い。クロック信号のような周期的信号の場合には、遅延を調整するということは信号の位相を調整することとして理解される。かかるクロック信号の位相シフトは、マスター クロック信号から集積回路用の内部クロック 信号を発生させるために用いられるディレイ ロック ループ（ＤＬＬ）またはフェーズ ロック ループ（ＰＬＬ）を使用することによって達成することができる。今日の集積回路が複雑になっていることから、回路内において適切なタイミングが確実に得られるようにするためには、クロック信号の位相を微細に（ｆｉｎｅｌｙ）にシフトできる能力が極めて重要になっている。例えば、ＤＬＬまたはＰＬＬは、高速ダイナミック ランダム アクセス メモリー（ＤＲＡＭ）において、データ出力のタイミングをセットするために用いられている。

アナログＤＬＬ１０の代表的な例が図１に示されている。図示されているように、ＤＬＬ１０は、入力クロック信号（ＣｌｋＩｎ）から出力クロック信号（ＣｌｋＯｕｔ）を得ており、これら二つの信号間の位相は、しっかりとコントロールされている。ＤＬＬは、コントロール信号（ＶＤＬｃｔｒｌ）のアナログ値により遅延（ｔＶＤＬ）が制御可能な可変遅延ライン（ＶＤＬ）と、固定遅延回路すなわち遅延モジュール（即ち、ＤＭ）とを備えている。遅延モジュールの出力（ＣｌｋＯｕｔ＿ＤＭ）とＣｌｋＩｎ信号とは、位相検
出器（ＰＤ）において比較される。この位相検出器は、基本的には、二つの入力信号（ＣｌｋＩｎ；ＣｌｋＯｕｔ_DM）の一方が他方に遅れているのか進んでいるのかを判断し、
これら二つの位相を整合させようとする。例えば、もしもＣｌｋＯｕｔ＿ＤＭがＣｌｋＩｎよりも進んでいる場合、この位相検出器は、VDLｃｔｒｌの値を下げるために“ダウン”
信号（ＤＮ）を出力し、ｔＶＤＬを大きくする。また、もしＣｌｋＯｕｔ＿ＤＭがＣｌｋＩ
ｎよりも遅れている場合、前記位相検出器は、VDLｃｔｒｌの値を大きくするために“ア
ップ”信号（ＵＰ）を出力し、ｔＶＤＬを小さくする。ループの帯域幅はループ フィルタ（ＬＦ）によって決定される。同ループ フィルタは、アナログ回路においては、抵抗−コンデンサー回路（例えば、Ｒ−Ｃ フィルタ）で構成することができる。さらに、図示されてはいないが、ループ フィルタは、チャージ ポンプ（ｃｈａｒｇｅ ｐｕｍｐ）を有することができる。いずれにせよ、遅延モジュールにより、出力クロック信号（ＣｌｋＯｕｔ）は、入力クロック信号ＣｌｋＩｎに対してその遅延分（ｔＤＭ）だけ先行することになる。言うまでもなく、DLL回路１０は、ループ フィルタがデジタル制御に替
えられたデジタル的なものであってもよい。その場合、ＶＤＬｃｔｌは、ＶＤＬに対してはデジタル出力を有することになる（図示せず）。

一般に、そしてＣｌｋＩｎの周期がｔＣＫであると仮定した場合、ＤＬＬ回路１０のループは、ｔＶＤＬ＋ｔＤＭ＝Ｎ＊ｔＣＫの関係を成立させる。ここにおいて、Ｎは、できる限り小さな整数に等しい。ｔＶＤＬは、通常ｔＣＫよりも大きくないので、Ｎは主としてｔＤＭ即ち、遅延モジュールによる遅延によって決定される。ｔＤＭは、所定の条件下においては固定値であるが、Ｎは、依然として、ｔＣＫに対して反比例する可変値である。

遅延モジュールの遅延、ｔＤＭ、がクロック周期ｔＣＫよりも大きくなると、ループの伝達関数がより複雑になり、以下に示すように、不安定性が生ずる。更に、クロック周波数が高くなる（即ち、ｔＣＫは小さくなる）につれて、あるいはｔＤＭが大きくなるにつれて、問題は更に悪化する。更に、ｔＤＭは処理（またはプロセス）、温度、または電圧変動の結果として変化するので、かかる不安定性を、各デバイスごとに制御することは極めて困難なこととなる。

図２および図３は、遅延モジュール（ＤＭ）を有する（図２）もしくは有しない（図３）アナログＤＬＬ回路１０のＺ−ドメイン モデリング（Ｚ−ｄｏｍａｉｎ ｍｏｄｅｌｉｎｇ）を示している。ＫｄはＶＤＬ用の利得であり、Ｌ（ｚ）はチャージ ポンプおよびループ フィルターの伝達関数（ｔｒａｎｓｆｅｒ ｆｕｎｃｔｉｏｎ）である。Ｚ−１で示したボックスは、位相検出器が、現在の入力クロックのエッジをその前の入力クロックのエッジに基づくＶＤＬ出力と比較する事実を表している。言い換えると、Ｚ−１ブロックは１クロック サイクルの遅延（ｔＣＫ）を表している。これに対して、ＤＭは、ｚ−ｍブロック（図３）で表されており、ＤＭがｍサイクルだけ遅延することを意味している。

図に見るように、図２（遅延モジュールのないもの）の伝達関数は、ｚの１次システム（ｆｉｒｓｔ ｏｒｄｅｒ ｓｙｓｔｅｍ）であり、回路に対する最適パラメータ（Ｋｄ、Ｒ、Ｃ、など）は簡単に解決され得る。しかしながら、図３に示したように遅延モジュールを追加すると、重大な差が生じてくる。ここで、結果として生ずる伝達関数は、（ｍ＋1）次（（ｍ＋１）ｔｈ ｏｒｄｅｒ）のｚで表される。そのような高次数のシステムにおいて分析的な解決を実現することは極めて困難なことである。

その結果、そして上に示唆したように、比較的大きいｔＤＭを有するＤＬＬ回路は、図４に示されているように、不安定になる。図示されているように、ループによる伝播の全遅れ時間ｔＬｏｏＰは、例えば約４サイクルであり、ｔＦおよびｔＢの和に等しい。ここにおいて、ｔＦは、位相検出器による伝播遅延（ｔＰＤ）にループ フィルタによる伝播遅延（ｔＬＦ）を加えたものに等しく、そして、ｔＢは、ＶＤＬによる伝播遅延（ｔＶＤＬ）に遅延モジュールによる伝播遅延（ｔＤＭ）を加えたものに等しい（即ち、ｔＦ＝ｔＰＤ＋ｔＬＦ； ｔＢ＝ｔＶＤＬ＋ｔＤＭ）。ｔＶＤＬは一般に、ｔＣＫよりも大きくはなく、ｔＦは、アナログDLL設計の場合、通常無視し得る。そしてこのｔＦは、図４にお
いては、誇張して示されている。（ただし、このｔＦは、デジタルフィルターの場合には無視できない。）簡潔に言えば、ループによる遅延が１クロック サイクルよりも長くなり得るのは、主としてｔＤＭによる。

図４には、ＣｌｋＩｎおよびＣｌｋＯｕｔ_ＤＭ間のタイミング エラー（ｔＥＲ）が
示されている。最初ＣｌｋＩｎはＣｌｋＯｕｔ_ＤＭに対して先行しているので、それら
を整合させるためにＵＰパルスが必要になる。各ＵＰパルスは、ＶＤＬのアナログ コントロール信号ＶＤＬｃｔｒｌ、のアナログ値を大きくし、これはｔＶＤＬを小さくする。また、各ダウン パルス（ＤＮ）は、それとは逆の働きをする。（説明を簡単にするため、ＵＰおよびＤＮのパルス幅は固定されているものとする。）

しかしながら、位相検出器の出力（ＵＰ；ＤＮ）が、位相検出器の入力における位相を最新のものとするためにループによる効果を得るまでには相当の時間（即ち、ｔＬｏｏＰ）がかかることに注意を要する。ところで、かかる位相の変更の効果が現われる前に、位相検出器は、同じ信号（最初は、図４におけるＵＰ）を、それらが必要とされるか否かには関係なく、また、より早い信号によりなされた位相シフトが未だ分からないという事実にもかかわらず、各クロック周期に発生し続ける。それ故、図４の例においては、なんらかの位相の変更（ｔＥＲ）が登録される前に、４個のＵＰパルスが出力される。クロック周波数（1／ｔＣＫ）およびループ周波数（１／ｔＬｏｏＰ）間の周波数のずれ（または不一致：ｄｉｓｃｒｅｐａｎｃｙ）が、ループに過剰反応を引き起こしループを不安定にする。具体的には、タイミング エラー、ｔＥＲ、は、収斂することなく発振（ｏｓｃｉｌｌａｔｅ）ことになる。かかる発信（または振動）の大きさと周期は、ループ利得とループ遅延（ｔＬｏｏＰ）によって決まる。

この問題に対する従来の解決方法は、ループの利得を下げる、および／または、ループの帯域幅を減少させるということであった。これは、ループ フィルタの抵抗−キャンパシタンス値（アナログ回路であると仮定して）を大きくし、チャージポンプ電流を減少するか、またはループフィルタのサイズを大きくするかして、実現することができる。しかしながら、これらの解決方法は、より大きなレイアウト面積を使うことになるとともに、トラッキング帯域幅（即ち、ループ利得をループ遅延で除したもの）を相当小さくすることになり、その結果、位相を「ロック（ｌｏｃｋ）」するまでにより長い時間が必要になる。短く言えば、かかる従前の解決方法は、最大周波数性能、安定性、トラッキング帯域幅、およびレイアウト面積について、どこかで望ましくない妥協（ｔｒａｄｅ ｏｆｆ）をしなければならなかった。それ故、よりよい解決方法が必要であった。

ディレイ ロックド ループ（ＤＬＬ）もしくはフェーズ ロックド ループ（ＰＬＬ
）のための方法と回路がここに開示されている。この方法と回路によれば処理（またはプロセス）、電圧、あるいは温度の変化に関係なく、高い周波数におけるループの安定性が改善され且つ最大トラッキング帯域幅を得ることができる。かかる技術の中心となるものは、ループを、クロック信号の高い周波数（1／ｔＣＫ）においてではなく、ループ自身の固有の帯域幅（1／ｔＬｏｏｐ）に近い低い周波数において効果的に動作させることである。そのようにするために、一実施例においては、ループの動作前にループ遅延 ｔＬｏｏｐ が計測されるかもしくは予測される。続いて、位相検出器がループ周波数 1／ｔＬｏｏｐ、に近いところで動作するようにイネーブルされる。簡潔に言えば、位相検出器は、無用な遅延時間の間は実働しないようにされ、このことによりループが過剰反応したり、不安定になることを防ぐことができる。それ故、ここに提案された方法を備えたループは、ループ フィルタの抵抗‐コンデンサー値を大きくすることなく、また、ループ帯域幅を小さくすることなく、従って、トラッキング帯域幅およびレイアウト面積を犠牲にすることなく、いかなる周波数においても安定に動作する。簡潔に言えば、開示された本技術を使用すれば、最大周波数、安定性、およびトラッキング帯域幅について、如何なる妥協もする必要がない。

開示されているスキーム（基本構想：ｓｃｈｅｍｅ）は、位相検出器をループ周波数に近い周波数で（ａｔ ａ ｒａｔｅ）動作させることにより、ループ周波数（１／tＬｏ
ｏｐ;ループによる伝播遅れ）と高いクロック周波数（１／ｔＣＫ）との間の差異（または
不一致）を取り除くための洗練されたフィルター技術を使用する。図５は、この目的を達成するための一実施例を、改良されたアナログＤＬＬ回路１００との関係で示している。しかしながら、かかる改良は、デジタルＤＬＬまたはＰＬＬ １００’（図８）を用いた場合にも、同様に適用されるものであり、これは、位相と周波数が、入力クロック ＣｌｋＩｎ の位相と周波数にロックされるクロック信号を発生させるために、可変発振器（ＶＣＯ）を使用している。

図５に示したように、位相検出器コントロール ブロック ＰＤｃｔｒｌ １０５、が、ＤＬＬ回路に付加されている。このコントロール ブロックＰＤｃｔｒｌ １０５は、カウンタ１１２、レジスタ１１４、およびコントローラ１１６を有しており、これらは、ループ周波数の計測に際し、また最終的にはループ周波数に従って位相検出器をコントロールする際に、共に使用されて有用なものである。

望ましい実施例において、前記ループ周波数 １／ｔＬｏｏｐ、は、ＤＬＬ回路１００の動作の前に計測される。ループ周波数は、処理（またはプロセス）、電圧、および温度変化により変化するし、入力周波数によっても変化するので、このような手法が好ましい。それ故、ループ周波数を計測することにより、信頼できる値が得られ、その値は、ＤＬＬ回路１００が使用される特別な環境に合わせ調整される。しかしながら、すべての有用な実施例において、ループ周波数を、ＤＬＬ回路のコントロール用に使用する前に、最初に計測することは厳しく要求されることではない。その代わりに、もしループ周波数がわかっているか、あるいは確定可能な場合、計測工程なしでそれを使用することができる。

図６は、ループ周波数の計測工程中に使用されるタイミング図を示している。基本的に、この工程（またはステップ）は、入力パルス（ＣｌｋＩｎ）がループを通過する時間を計測するものである。図示されているように、指標信号（ｍｅａｓｕｒｅ ｓｉｇｎａｌ）は、計測機能をイネーブルするために用いられる。位相検出器とループ フィルタ回路（図５）は、計測中には、受け取られた入力信号がこれらブロックの出力へ単に通過するように、いわば透明にされているべきであることが推奨される。しかし、それが難しいか実際的ではない場合、転送ゲート１１０を使用するなどして、これらブロックを一緒にバイパスさせることができる。位相検出器およびループ フィルタをバイパスさせると、通常値よりもやや小さな、ループによる計測遅れが生ずるが、計測で生ずるそのようなわずかなスキュウ（ずれ：ｓｋｅｗ）は、満足できるものである。というのも、位相検出器およびループ フィルタにおける遅延（即ち、ｔＦ＝ｔＰＤ＋ｔＬＦ）は一般に無視し得るものであるからである（図６参照）。指標信号は、ＰＤｃｔｒｌ１０５ブロックが自分で作り出すこともできるし、あるいは、例えば、通常ＤＬＬ回路１００のような集積回路上にあるマイクロ・コントローラのような別のロジック回路によって与えられるようにもできる。

再度図６を参照する。指標信号が「ハイ（ｈｉｇｈ）」となり、最初のＣｌｋＩｎパルスが検出されると、カウンタ１１２は、続くＣｌｋＩｎパルスの数のカウントを開始し、一個のパルスがＣｌｋＯｕｔ_ＤＭにおいて検出されるまでカウントする。この検出があ
ると、回路は、次のＣｌｋＩｎパルスの到来を待ち、この「最後の」のＣｌｋＩｎパルスを計測期間の終了とみなす。それ故、指標信号は、非動作とされる。図示されているように、計測された遅延 ｔＭＬ は、計測期間における最初のＣｌｋＩｎパルスから最後のＣｌｋＩｎパルス間にわたっている。そしてこれは、実際のループ遅延 ｔＬｏｏｐ よりもわずかに長くなっているが、依然として、ループ遅延（即ち、ｔＭＬ〜ｔＬｏｏｐ）を計測するための有用な指標（ａ ｕｓｅｆｕｌ ｍｅａｓｕｒｅ）を構成している。いずれにせよ、計測された期間は、入力クロックのサイクルの数ｍとして見ることができる。そしてこれは、図６の例では、４に等しくなっている（即ち、ｍ＊ｔＣｋ＝ｔＭＬ〜ｔＬｏｏｐ）。この計測されたｍの値（クロック周波数とループ周波数間のおおよその比率）は、次に図７をもって説明されているように、レジスタ１１４に記憶され、前記ＤＬＬ１００の通常動作中に位相検出器をコントロールするために用いられる。

位相検出器は、その通常動作中、計測された（もしくは、与えられた）ループ周波数の各期間中一回だけ、即ち各ｔＭＬに１回だけイネーブルされる。具体的には、１／ｍコントローラ１１６が、入力信号 ＣｌｋＩｎ を、その信号をｍによって分周するために用いられる。即ち、１／ｍコントローラ１１６は、位相検出器イネーブル信号ＰＤｅｎを生成するために、パルス トレイン（列）中の各ｍ番目のパルスを除くすべてのパルスを取り除く。（前記コントローラ１１６は、ＣｌｋＩｎ信号の幅即ちそのデューティ サイクルも変更し得る。） かくして、ｍは、図６においては４と計測されているので、ＰＤｅｎ は、図７に示されているように、４番目のクロック パルス毎に「ハイ（ｈｉｇｈ）」となる。

いずれにせよ、位相検出器は、ＰＤｅｎ が「ハイ」のときだけイネーブルされるので、ＣｌｋＩｎおよびＣｌｋＯｕｔ＿ＤＭ間の位相の評価（ａｓｓｅｓｓｍｅｎｔ）、およびその結果としてのＵＰもしくはＤＮ信号出力は、かかる限定された時間の間だけ即ち窓１５０の間だけ、影響を受けることになる。もう一度言えば、かかる窓１５０は、ループ周波数（即ち、１／ｔＭＬ〜１／ｔＬｏｏｐ）に基づいて評価されるのであって、従来技術におけるようなクロック周波数（１／ｔＣＫ）に基づいているのではない。このようにすることによって、図４に示されているような、即ち、位相を調整するコントロール信号が保証されたものであるかどうかの評価がなされる前であっても、いくつかのＵＰ信号が発生し、ＶＤＬｃｔｒｌが継続的に変更されるといった、ループの過剰反応を抑えることができる。その結果として、そして図７に示されているように、ここに開示された技術を使用することにより、タイミングエラーｔＥＲは、収斂し、発振することはない。（これは、ループにおける利得が大きすぎないと仮定してのものである。当業者であれば理解されるように、ループ ゲインは最適にすることができるし、どのような場合であっても、ここに開示された技術の実施例を使用していない従来のループよりも大きくすることができる。）それ故、遅延モジュールによる大きな遅延ｔＤＭによる影響は、その遅延を事実上ループの遅延の一部として計測することにより、そしてその計測された遅延を位相検出器においてコントロール信号を発生させるときに考慮することにより、事実上克服される。

ＰＤｅｎ信号を介して位相検出器を選択的にイネーブルすることは、当業者であれば理解されるように、いくつかの異なった手法により行うことができる。一つの簡単な手法が、図９に示されている。この簡単な手法においては、ＰＤｅｎが「ロウ（ｌｏｗ）」でないときの期間中、ｔＶＤＬは調整しないというコマンド（命令：ｃｏｍｍａｎｄ）に応じて、ＵＰ信号出力およびＤＮ信号出力は接地されている（Ｎ−チャンネル トランジスター１３２を介して）。かかる期間、位相検出器内の回路の電源電圧Ｖｄｄ、に対する接続は、電源から接地への短絡が生じないように、絶たれている（Ｐ−チャンネル トランジスター１３０を介して）。

ここに開示されているところから、位相検出器を動作させる周波数は、ループ遅延に正確に一致させる必要はない、ということを理解すべきである。それ故、図６に示されているように、ループ遅延 ｔＬｏｏｐ、は、最終的に位相検出器の周波数を調整するために用いられる計測された値 ｔＭＬ、よりも小さい。このことは、入力クロック パルスをループ遅延の予測としてカウントするという利便さにより生ずる。 かかる観点から、本発明による好適な実施例においては、位相検出器の周波数（１／ｔＭＬ）は、ループ周波数（１／ｔＬｏｏｐ）に実質的に対応するだけでよいということを理解すべきである。好適さにおいてはやや劣るがそれでも利点はある実施例において、位相検出器は、クロック周波数とループ周波数の間にある周波数で動作される。例えば、図７において、位相検出器は、クロック パルスひとつおきに（図示されているような４つごとにではなく）イネーブルされる（ＰＤｅｎを介して）と仮定する。このことにより、たとえループの過剰反応の量が何がしか生じたとしても、必ずしも全ての位相調整コマンドが、新たなコマンドが到来する前に効果を得ようとしてループにいきわたるわけではないので、ループの過剰反応の量、ループの効果および安定性は、従来技術に比較してやはり改善されることになる。

計測工程（またはステップ）は、ＤＬＬが使用されている集積回路において、チップのリセットまたは初期化と同時に開始される。あるいはまた、計測されたループ周波数が依然として確実に最適であるようにするために集積回路の動作中に周期的に計測が行われるようにすることもできる。

ここに開示された位相検出器は、ループ フィルタとは別に示されているが、「位相検出器」という言葉の使用は、（もしあるとすれば）ループ フィルタ的特徴を有する回路も含むものであることを理解すべきである。

本発明による好適な実施例がここに開示されているが、位相検出器をイネーブルするための周波数変換に影響を与えるための回路は、その他多くの異なる手法により実現可能であることを理解すべきである。簡単に言えば、ここに開示された発明の概念は、多数の変形があり得ることを理解すべきである。それらの変形が、添付した特許請求の範囲およびその均等物の範囲内にある限り、それらは、本特許によりカバーされるものだと意図される。

ここに開示されている発明の態様の具体例は、添付された図面とともに、以下の詳細な説明を参照して読むことにより十分に理解されよう。
図１は、その他の部品とともに遅延モジュールを有する従来のディレイ ロックド ループ（ＤＬＬ）を図解する図である。 図２および図３は、遅延モジュールを有する、もしくは、有しない図１のＤＬＬの伝達関数を図解する図である。 図２および図３は、遅延モジュールを有する、もしくは、有しない図１のＤＬＬの伝達関数を図解する図である。 図４は、図１のＤＬＬを使用し遅延モジュールに長い遅延が用いられたときに生ずる不安定さと揺れ動きとを図解する図である。 図５は、位相検出器コントローラの使用を含む、改良されたＤＬＬの一実施例を示す図である。 図６は、計測期間中に使用されるタイミング図であり、この期間中に図５の改良されたＤＬＬ回路用のループ遅延が計測もしくは予測される。 図７は、図５のＤＬＬ回路用のタイミング図を図解しており、ループ周波数に基づいて位相検出器を選択的イネーブルする状態を示し、振動もなく不安定性もないことを示している。 図８は、本発明による一実施例をフェーズ ロックド ループ（ＰＬＬ）との関連でして示した図である。 図９は、イネーブル信号（ＰＤｅｎ）を用いて位相検出器を選択的にイネーブルするための例示的回路を示す図である。

Claims (33)

1. クロック周波数を有する入力クロック信号から出力クロック信号を発生させるための回路であって、
   ループ周波数を有するループを備え、前記ループ周波数はループ遅延の逆数からなり、前記ループ遅延は信号が前記ループを通過するのにかかる時間からなり、
   前記ループは、
   イネーブルされたときに、前記入力クロック信号と、前記出力クロック信号の遅延された信号との間の位相差を表す信号を出力するための検出回路と、
   前記位相差を表す信号を受け取り、前記出力クロック信号を出力するための可変遅延回路と、
   前記出力クロック信号を受け取り、前記出力クロック信号の前記遅延された信号を出力するための固定遅延回路とを備えており、
   前記検出回路は、前記クロック周波数の整数分の１の周波数であって前記ループ周波数よりも低い周波数のうち、前記ループ周波数に最も近い周波数で、選択的にイネーブルされる、回路。
2. 請求項１の回路であって、更に、前記検出回路を選択的にイネーブルするコントローラを備え、該コントローラは、前記ループ周波数と前記クロック周波数との比率を示す値を記憶するようにした、回路。
3. 請求項２の回路であって、前記コントローラは更に、前記比率を示す値を決定するためのカウンタを備えている、回路。
4. 請求項１の回路であって、前記ループ周波数は、前記クロック周波数よりも小さい、回路。
5. 請求項１の回路であって、前記ループ遅延は、計測された値である、回路。
6. 請求項１の回路であって、前記検出回路は、位相検出器およびループフィルタを備えている、回路。
7. クロック周波数を有する入力クロック信号から出力クロック信号を発生させるための回路であって、
   ループ周波数を有するループであって、該ループは、
   前記入力クロック信号と、前記出力クロック信号の遅延された信号との間の位相差を表す信号を出力するための検出回路と、
   前記位相差を表す信号を受け取り、前記出力クロック信号を出力するための可変遅延回路であって、前記出力クロック信号は前記クロック周波数を有する、可変遅延回路と、
   前記出力クロック信号を受け取り、前記出力クロック信号の前記遅延された信号を出力するための固定遅延回路であって、前記出力クロック信号の遅延された信号は前記クロック周波数を有する、固定遅延回路と、
   を直列に備える、ループと、
   前記検出回路を選択的にイネーブルするために、前記検出回路へ信号を送るコントローラであって、該コントローラは、前記クロック周波数の整数分の１の周波数であって前記ループ周波数よりも低い周波数のうち、前記ループ周波数に最も近い周波数に従って、前記検出回路を選択的にイネーブルし、前記ループ周波数は前記ループの伝播遅延にしたがって決定される、コントローラと、
   を備える回路。
8. 請求項７の回路であって、前記ループ周波数は、前記クロック周波数よりも小さい、回路。
9. 請求項７の回路であって、前記ループの伝播遅延は、計測された値である、回路。
10. 請求項７の回路であって、前記コントローラは、前記ループ周波数をループ計測期間中における値として決定するためのカウンタを備えている、回路。
11. 請求項１０の回路であって、前記コントローラは、前記入力クロック信号から信号を得る、回路。
12. 請求項１１の回路であって、前記コントローラは、前記入力クロック信号を前記値で分周した周波数によって前記信号を得る、回路。
13. クロック周波数を有する入力クロック信号から出力クロック信号を発生させるための回路であって、
    前記入力クロック信号を受け取り前記出力クロック信号を出力するためのループであって、該ループは、前記入力クロック信号を表す値と、前記出力クロック信号を表す値との間の位相差を表す信号に応じて少なくともその一部を調整可能なループ遅延を有しており、該ループ遅延は信号が前記ループを介して伝播するのにかかる時間からなり、前記ループ遅延はループ周波数の逆数である、ループと、
    前記位相差を表す信号を出力するための前記ループ内の検出回路であって、前記クロック周波数の整数分の１の周波数であって前記ループ周波数よりも低い周波数のうち、前記ループ周波数に最も近い周波数で、前記位相差を表す信号を出力する、検出回路と、
    を備える回路。
14. 請求項１３の回路であって、前記ループ周波数は、前記クロック周波数よりも小さい、
    回路。
15. 請求項１３の回路であって、前記ループ遅延は、計測された値である、回路。
16. 請求項１３の回路であって、前記検出回路は、前記クロック周波数の整数分の１の周波数であって前記ループ周波数よりも低い周波数のうち、前記ループ周波数に最も近い周波数で、選択的にイネーブルされることにより、前記位相差を表す信号を出力する、回路。
17. 請求項１６の回路であって、前記検出回路は、コントローラにより、選択的にイネーブルされる、回路。
18. 請求項１７の回路であって、前記コントローラは、前記入力クロック信号を分周することにより、前記検出回路を選択的にイネーブルする、回路。
19. 請求項１３の回路であって、前記検出回路は、位相検出器とループフィルタとを備えている、回路。
20. クロック周波数を有する入力クロック信号から出力クロック信号を発生させるためのディレイまたはフェーズロックドループ回路であって、
    前記入力クロック信号を受け取り、前記出力クロック信号を出力するためのループであって、前記入力クロック信号を表す値と前記出力クロック信号を表す値との間の位相差を表す信号の受信に応じて少なくともその一部を調整可能なループ遅延を有し、該ループ遅延は、ループ周波数の逆数である、ループと、
    前記位相差を表す信号を出力するための検出回路と、
    前記クロック周波数の整数分の１の周波数であって前記ループ周波数よりも低い周波数のうち、前記ループ周波数に最も近い周波数で、前記検出回路を選択的にイネーブルする検出器コントローラと、
    を備える回路。
21. 請求項２０の回路であって、前記ループ遅延は、計測された値である、回路。
22. 請求項２０の回路であって、前記検出回路は、前記クロック周波数の整数分の１の周波数であって前記ループ周波数よりも低い周波数のうち、前記ループ周波数に最も近い周波数に従って、選択的にイネーブルされることにより、前記位相差を表す信号を出力する、回路。
23. 請求項２０の回路であって、前記コントローラは、前記入力クロック信号を分周することにより、前記検出回路を選択的にイネーブルする、回路。
24. クロック周波数を有する入力クロック信号から出力クロック信号を発生させるためのループを使用する方法であって、
    ループを介しての伝播遅延を計測してループ周波数を決定することであって、該伝播遅延は信号が前記ループを介して通過する時間からなる、ことと、
    前記伝播遅延の計測後に、前記クロック周波数の整数分の１の周波数であって前記ループ周波数よりも低い周波数のうち、前記ループ周波数に最も近い周波数で、検出回路をイネーブルすることであって、前記検出回路は、前記入力クロック信号を表す値と前記出力クロック信号を表す値との間の位相差を表す信号を出力して前記ループの伝播遅延を調整する、ことと、
    を含む方法。
25. 請求項２４の方法であって、前記伝播遅延の計測は、信号がループを伝播する時間中の入力クロックサイクルの数をカウントすることを含む、方法。
26. 請求項２５の方法であって、前記入力クロックサイクルの数は、レジスタに記憶される、方法。
27. 請求項２６の方法であって、前記クロック周波数の整数分の１の周波数であって前記ループ周波数よりも低い周波数のうち、前記ループ周波数に最も近い周波数で、前記検出回路をイネーブルすることは、前記入力クロック信号を前記入力クロックサイクルの数で分周することによって得られた検出器イネーブル信号を発生させることを含む、方法。
28. 請求項２４の方法であって、前記位相差を表す信号は、アナログ信号である、方法。
29. 請求項２４の方法であって、前記位相差を表す信号は、遅延が大きくなるよう調整する必要があるか小さくなるよう調整する必要があるかを示すデジタルパルスである、方法。
30. 入力クロック信号から出力クロック信号を発生させるためのループを使用する方法であって、
    前記ループを介しての遅延を計測して、ループ周波数を決定することと、
    前記入力クロック信号を表す値と、前記出力クロック信号を表す値との間の位相差を表す信号を位相検出器から出力して、前記ループの遅延を調整することであって、前記位相差を表す信号は、前記入力クロック信号の有するクロック周波数の整数分の１の周波数であって前記ループ周波数よりも低い周波数のうち、前記ループ周波数に最も近い周波数で、出力され、前記入力クロック信号と前記出力クロック信号が同じクロック周波数をもつ、ことと、
    を含む方法。
31. 請求項３０の方法であって、前記ループ周波数は前記ループの遅延の逆数からなる、方法。
32. クロック周波数を有する入力クロック信号から出力クロック信号を発生させるための方法であって、前記方法はフィードバックループを使用し、
    前記入力クロック信号と前記出力クロック信号の遅延された信号との間の位相差を表す信号を出力することであって、前記位相差を表す信号は、前記クロック周波数の整数分の１の周波数であって前記フィードバックループの有するループ周波数よりも低い周波数のうち、前記ループ周波数に最も近い周波数で、出力され、前記ループ周波数は前記フィードバックループを介しての伝播遅延の逆数として決定される、ことと、
    前記出力クロック信号を出力する可変遅延回路で、前記位相差を表す信号を受け取ることと、
    前記出力クロック信号の前記遅延された信号を出力する固定遅延回路で、前記出力クロック信号を受け取ることと、
    を含む方法。
33. クロック周波数を有する入力クロック信号から出力クロック信号を発生する回路であって、
    ループ周波数を有するループであって、該ループは、
    前記入力クロック信号と前記出力クロック信号の遅延された信号との間の位相差を表す信号を出力する検出回路と、
    前記位相差を表す信号を受信し、前記出力クロック信号を出力する可変遅延回路であって、前記出力クロック信号は前記クロック周波数を有する、可変遅延回路と、
    前記出力クロック信号を受信し、前記出力クロック信号の遅延された信号を出力する固定遅延回路であって、前記出力クロック信号の遅延された信号は前記クロック周波数を有する、固定遅延回路と、
    を直列に備える、ループと、
    前記検出回路を選択的にイネーブルするための信号を前記検出回路に送るコントローラであって、前記コントローラはループ計測期間中の値として前記ループ周波数を決定するためのカウンタを備え、前記コントローラは、前記クロック周波数の整数分の１の周波数であって前記ループ周波数よりも低い周波数のうち、前記ループ周波数に最も近い周波数で、前記検出回路を選択的にイネーブルする、コントローラと、
    を備えた回路。