TWI313973B - Apparatus and method for controlling a delay- or phase-locked loop as a function of loop frequency - Google Patents

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1316283 號專利申請案 0·δΓ57ΊΓ3------1 . 中文說明書替換頁(98年5月）|年A曰修正替換頁j 九、發明說明： 一一 --------------------j 【發明所屬之技術領域】 本發明之實施例係關於延遲鎖定迴路或鎖相迴路，且特 定言之係關於具有增加之穩定性之類型的電路。 【先前技術】 通常需要在積體電路中延遲-訊號。在如時脈訊號之週 ‘㈣號之情形中，可將延遲之調整理解為對訊號相位之調 整。時脈訊號之該相移可藉由對用於自主時脈訊號產生積 »體電路之内部時脈訊號的延遲鎖定迴路（dll)或鎖相迴路 (PLL)之使用來達成。由於現代積體電路之複雜性，精確 地移動時脈訊號相位之能力對於確保電路内之正確時序尤 其重要。舉例而言，將DLL或PLL用於設定高速動態隨機 存取記憶體（DRAM)中的資料輸出時序。 圖1中展示典型類比DLL 10。如圖所示’ DLL 1〇自輸入 時脈訊號（Clkln)獲得輸出時脈訊號（clk〇ut)，其中可緊密 • 地控制該兩個時脈訊號之間的相位^ DLL包含：一可變延 遲線（VDL)，其之延遲（tVDL)可控地給定有控制訊號 (VDLctrl)之類比值；及一固定延遲電路，即延遲模組（或 DM)。該延遲模組之輸出（clk〇ut—〇]^)與(：^111訊號在相位 偵測器（PD)處進行對比，其基本上確定兩個輸入訊號 (Clkln、ClkOut_DM)中之一個是否滯後或領先於另一個， 且試圖使該兩個相位對準。舉例而言，若Cik〇ut_DM領先 於Clkln，則相位偵測器輸出一 ”向下„訊號⑴N)以減小 VDLctrl之值，其增加了 tVDL ;若ClkOut_DM滯後於 111053-980514.doc

1313沒2吝6283號專利申請案 - 中文說明書替換頁(98年5月）

Clkln，則偵測器輸出一”向上”訊號⑴㈠以增加Vdl价1之 值，其降低了 tVDL。迴路之頻寬係根據迴路濾波器（LF)確 定，該迴路濾波器在類比電路中可包含電阻器電容器電路 (例如，RC濾波器）。此外，且雖然未圖示，但迴路濾波器 可包含一電荷泵。無論任何，由於延遲模組，輸出時脈訊 號ClkOut將以其延遲（tDM)領先於輸入時脈訊號cikin。當 然，DLL電路1〇本質上亦可為數位的，其中迴路濾波器由 數位控制替代，且其中VDLctrl包含向VDL之數位輸出（未 圖示）。 一般而言且假定ClkIn之週期為tCK, DLL電路1〇中之迴 路建立tVDL+tDM=N*tCK之關係，其中]^等於最小可能之 整數。由於tVDL通常不大於tCK，因此N主要由tDM確 定，意即，通過延遲模組之延遲。雖然tDM為給定條件下 之固定值’但N仍可與tCK成反比變化。 當延遲模組之延遲tDM大於時脈週期tCK時，迴路之轉 φ 移函數的複雜性增加，且可導致不穩定性，如以下將展示 的。此外，隨著時脈頻率增加（意即，iCK降低），或隨著 tDM增加，3亥等問題變得惡化。此外，由於tDM可由於過 程、溫度或電壓變化而變化，因此在不同裝置上尤其難以 控制該不穩定性。 圖2及圖3展示不具有延遲模組（DM)(圖2)及具有延遲模 組（DM)(圖3)之類&DLL電路1〇的Z域模型。Kd為VDL之增 盈，且L(z)為電荷泵及迴路濾波器之轉移函數。z_!區塊表示 相位偵測器將當前輸入時脈邊緣與自早先輸入時脈邊緣 II 1053-980514.doc 1313973 獲得之VDL輸出進行比較之事實。換言之，z·1區塊表示一 時脈週期延遲（tCK)。相反地，DM係藉由z_m區塊（圖3)表 示，其意味著DM延遲了 m個週期。 如圖中所見，圖2之轉移函數（不具有延遲模組）為z之一 階系統，且可容易地對電路之最佳參數（Kd、R、C等等）求 解。然而，如圖3所示，延遲模組之添加引起顯著差異。 在此，所得轉移函數係藉由z之（m+1)階表示。獲得該高階 系統之解析解極為困難。 因此且如上文所暗指的，具有相對較高tDM之DLL電路 10可能為不穩定的，如圖4所示。如圖所示，傳播通過迴 路之總延遲時間tLooP例如約為四個週期，且等於tF與tB 之和，其中tF等於通過相位偵測器之傳播延遲（tPD)加上通 過迴路濾波器之傳播延遲（tLF)，且tB等於通過VDL之傳播 延遲（tVDL)加上通過延遲模組之傳播延遲（tDM)(意即， tF=tPD+tLF，tB=tVDL+tDM)。tVDL通常不大於 tCK，且 tF 對於類比DLL設計而言通常可忽略，且在圖4中對其進行 誇示。（然而tF對於數位濾波器不可忽略）。簡言之，通過 迴路之延遲可長於單個時脈週期，很大程度上係歸因於 tDM。 在圖4中，展示Clkln與ClkOut_DM之間的時序誤差 (tER)。由於最初Clkln領先於ClkOut_DM，故需要UP脈衝 以試圖並使其對準。每一 UP脈衝增加VDL之類比控制訊號 VDLctrl之類比值，其降低了 tVDL，每一向下脈衝（DN)達 成相反效應。（為闡述簡單起見假定UP及DN具有固定脈衝 111053.doc 1313973 寬度）。 然而，應注意，相位伯、、目彳突、+ & , 須劂益之輸出（UP、DN)經由迴路 生效以便更新相位偵測 盗之輸入端處的相位需要大量時 間。同時，在實現此相位改 文良之刖，相位偵測器繼續產生 相同sfl號（最初在圖4中為up、曰户> .. ，、，）且在母—時脈週期進行此操 作’而不管其是否需要 其 _s存在尚不知曉先前訊號所產 生之任何相移的事實。 ,^ 因此，在圖4之實例中，於登記任 何相位改變（tER)之前於, )之則輸出四個up脈衝。時脈頻率（1/tCK) 與迴路頻率（Ι/tLooP)之間的 的此頻率差異引起迴路過度作用 且變得不穩定。具體言之， 备x 時序為差tER並未收斂而是振 盈。振盪之振幅及週期&丄认、 取決於迴路增益及迴路延遲 (tLooP)。 ％ 路^題之傳轉決方法包括降低迴路增益及/或降低迴 類b :故此可藉由增加迴路濾波器之電阻電容值(假定為 類比電路）、減小電荷激 電",L(charge pumping current)或 ㈣之尺寸來實現。但該等解決方法可消耗更 =局面積且可顯著降低追縱頻寬（意即，迴路增益除以 =，而導致需要較長時間來達成”鎖”相。簡言 之’ 5亥專先如方法包枯太ΤΪ) • 頻率效能、穩定性、追緞頻 見與布局面積之間的不良 取捨。因此需要更好之解決方 法0 【發明内容】

本發明揭示一種用於„ π W fPLT ^ ^ ;遲1定迴路（DLL)或鎖相迴路 (PLL)之方法及電路，1 ’、良在回頻下之迴路穩定性且允 111053.doc 1313973 許最大追蹤頻寬，而不管過程、電壓或溫度變化如何。該 技術之中心在於在接近迴路自身固有頻寬之較低頻率 (Ι/tLoop)而非在時脈訊號（1/tCK)之較高頻率下運作該迴 路。為進行此操作，在-實施例中，在迴路運作之前量測 或估計迴路延遲tLo〇p。接著賦能相位偵測器使其在迴路 ，頻率Ι/tLoop附近運作1言之，使相位仙器不查看在無 -=延遲時期内之活動’其防止了迴路過度作用及變得不穩 定。因此，使用所建議方法的迴路可在任何頻率下且在不 験增加迴路遽波器電阻電容值或降低追蹤頻寬的情況下穩定 運作，使得未損失追蹤頻寬及布局面積。簡言之，使用所 揭示之技術不需要在最大頻率效能、穩定性、追蹤頻寬及 布局面積之間進行取捨。 【實施方式】 揭示方案使用智慧濾波以藉由啟動相位偵測器以較接近 迴路頻率之速率工作來移除迴路頻率（胤卿，在通過迴 ，路傳播中之延遲）與較高時脈頻率⑴収)之間的差異。圖$ 展=在經改良類比DLL電路1〇〇之情形中達成此目標之一 實細例。然而’該等改良在應用於數位DLL或⑽（圖 s)時同樣適用’該PLL⑽，使用可變振盈器（vc〇)來產生 時脈該時脈訊號之相位及頻率係叙為輸入時脈 Clkln之相位及頻率。 如圖5所不，已將相位偵測器控制區塊叩心1〇5添加至 犯電路。其包括計數器⑴、暫存器m及控制器]16， 他們一起可用於量測迴路頻率且最終可用於根據該迴路頻 111053.doc L3 1 ^^]ί?ϋ6283 號專利申請案 |^一一J~3 中文說明書替換頁(98年5月）|分擎货日修正替換頁 L-«——*一' ^ 率控制相位偵測器。 在較佳實施例t ’在DLL電路1G0之運作之前量測迴 頻率Ι/tLoop。因為迴路頻率可隨過程、電麼、溫度之變 文化且亦可根據輸入頻率而變化，故此為較佳的。因 此，藉由量測迴路頻率，可獲得適應使用DLL電路100之 獨特環境的可靠值。然而，在所有有用之實施例中，並不 嚴格地需要在控制DLL電路之前首先使用相同裝置量測迴 路頻率。實情為，若迴路頻率為已知或可確定的，則可僅 使用其而無需量測步驟。 圖6展示在迴路頻率量測步驟期間所使用之時序圖。基 本上，此步驟量測輸入脈衝（ClkIn)通過迴路所需之時間。 如圖所示，使用量測訊號以賦能量測運作。在量測期間最 好應使相位偵測器及迴路濾波器電路（圖5)為透明的使得所 接收之輸入訊號僅傳遞至該等區塊之輸出端。然而，若此 並不容易或並不實用，則可諸如使用傳輸閘11〇而完全繞 過該等區塊。雖然繞過相位偵測器及迴路濾波器將引起所 量測的通過迴路之延遲稍小於正常延遲，但由於相位偵測 器及迴路濾波器中之延遲（意即，tF=tPD+tLF)通常可忽略 (見圖6) ’因此該量測中之此較小滯後為令人滿意的。量測 訊號可藉由PDctrl 105區塊而自生，或可藉由另一邏輯電 路提供’該邏輯電路諸如通常作為DLL電路1〇〇位於積體 電路上之微控制器。 再次參看圖6，當量測訊號變高，且在偵測第一 ^以“脈 衝之後，計數器112開始將隨後Clkln脈衝之數目相加直至 111053-980514.doc •10· D 1 ^?3ϊ6283號專利申請案 --------] • 中文說明書替換頁(98年5月) 艿日修正替換Ij 在ClkOut_DM處偵測到脈衝為止。在該偵測發生之後，電 路等待下-Clkln脈衝，將此"最後"㈤樣衝作為量測週 期之結束。因此’量測訊號可為失效的。如圖所示，所量 測之延遲tML在量測週期内跨越於第一與最後Cikin脈衝之 . 間，其稍長於實際迴路延遲tLoop，但仍包含迴路延遲之 有用直測（意即，tML〜tLoop)。在任何狀況下，可將量測 * 週期視為許多輸入區塊循環m，其在圖6之實例中等於4(意 φ 即，m*tCk-tML〜tLoop)。m之此量測值（時脈頻率與迴路 頻率之間的近似比）係儲存於暫存器丨丨4中以用於在dll 100之正常運作期間控制相位偵測器，如接著參看圖7所闡 述的。 在正常運作期間，在所量測（或另外提供）迴路頻率之每 一週期中僅對相位偵測器賦能一次，意即，每一tML賦能 -人。具體δ之，1 /m控制器116用於藉由以m將該信號做 頻分來處理該輸入訊號ClkIn，意即，移除脈衝串中除每 φ 一第m個脈衝外之所有脈衝以產生相位偵測器賦能訊號 PDen。（控制器116亦可改變akIr^&號之寬度或其工作週 期）。因此，由於在圖6中將m量測為四，故在圖7中可見 PDen在每第四個輸入時脈脈衝處為高的。 在任何狀況下，由於僅在PDen為高位準時賦能相位偵測 器’因此對ClkIn與ClkOut_DM之間的相位之評估，及對 UP或DN訊號之隨後輸出的評估僅在彼等有限時間中（例 如’在視窗1 5 0中）實現。再次地，根據迴路頻率（意即， 1/tML〜1/tLoop)且不根據如先前技術中之時脈頻率（1/tCK) 111053-980514.doc -11 - ΤΤ .1 Q修正替㈣ 13 1 ；^?3ϊ6283號專利申請案 - 中文說明書替換頁(98年5月） 評估視窗150。此保持迴路不會過度作用，諸如在圖4中， 其中在甚至#估該等相位調整控制訊號是否受到保證之前 產生若干UP訊號，且連續修改VDLctrl。因此且如圖7中所 示’使用所揭示之技術，時序誤差tER將收斂且不會振 盪。（此假定迴路中之增益不會過大。如熟習此項技術者 將暸解的，可最佳化迴路增益，且在任何狀況下可使其高 於不使用本發明之實施例的傳統迴路。）因此，通過延遲 椟組之較長延遲tDM係藉由將該延遲作為迴路延遲之部分 進行有效里測，並在於相位彳貞測器處產生控制訊號時考慮 該所量測延遲來克服。

如熟習此項技術者將瞭解的，可以若干不同方式達成經 由PDen訊號對相位偵測器之選擇性賦能。以圖9所示之簡 單方式UP及DN訊號輸出在|>〇611不是低位準之週期中接 地（經由N通道電晶體132)，其對應於一不調整之指 令。在該時間中，相位偵測器中之電路與電源電壓Vdd之連 接斷開（經由P通道電晶體13G)以確保無電源對地短路。 自本揭示應瞭解，啟動相位偵測器 之頻率無需精確地匹 配迴路延遲。因此，如圖6所示，迴路延遲“Μ小於量測 值狐:,最終用於調整_測器之頻率。此結果係歸 因於計算輸入時脈脈衝作為迴路延遲之評估的便利。在此 方面，應瞭解，在一較佳實施例中相位谓測 (1/tML)大體上僅需對應於迴路頻率（1/tL〇 器之頻率 op)。在一較佳程 度較低但仍受益 < 實施例中 與迴路頻率之間某處的頻率 ’相位偵測器在一於時脈頻率 下運作。舉例而言，假定在圖 111053-980514.doc 12 131 ^73ι.6283號專利申請案 • 尹文說明書替換頁(98年5'月）

m 曰修正替換質 二每間隔-個時脈脈衝^7所示之每四個時脈脈衝) 他（經由PDen)相位谓測器。即使考慮到此會導致竿此迴 路過度作用量（由於並非祕古4 (由於at非所有相位調整指令會具有機會滲 透過迴路以在輸入新指令 、 之⑴生效），迴路之效應及穩定 性，、先前技術相比仍將得到改良。 1測步驟可發生於其中於晶 . ηττ ^ ^ '日0月重置或初始化之後使用 DLL的積體電路中，岑 — 次了在積體電路運作期間週期性地進 φ 〃量測以確保所量測之迴路頻率仍為最佳的。 雖然已將所揭示之相位偵測残_ 貞、丨15展不為自迴路濾波器分 離，但應瞭解，術語”相㈣測器"之使用亦可包含電路之 迴路濾波器態樣（若存在）。 雖然已揭示本發明之__鲂^去寄 夕 &佳實施例’但應瞭解’可以許 夕不同方式達成用於實現相位偵測器賦能之 =簡言之，應瞭解，本文所揭示之發明概念能狗具有許 。在料修改所屬之附加申請專利範圍及其等效物 &可内的耘度上，其係用以藉由本專利來涵蓋。 【圖式簡單說明】 圖1說明在其他組件中具有延遲槎 ^. A T八名<遲褀組之先前技術延遲鎖 定迴路（DLL)。 圖2及圖3說明不考岸或者廣遲描 可U考慮延遲換組之圖1之DLL的轉 秒函數。 =說明可導致在較長延遲用於延遲模心時使之 DLL的不穩定性及振盪。 圖5說明改良之DLL之一實施例，其包括 〇秸相位偵測器控 111053-980514.doc -13- 1313973 制器之使用。

圖6說明使用於量測週期中之時戽 .^ , , ^ ^ L 斤圖，其中量測或估計 圖5之經改良DLL的迴路延遲。 圖7說明圖5之DLL電路之時序圖，其展示根據迴路頻率 對相位偵測器之選擇性賦能，且無振盪或不穩定性。 圖8說明在鎖相迴路（PLL)之情形中的本發明之一實施 例。 圖9說明用於使用賦能訊號（pDen)選擇性賦能相位偵測 器之例示性電路。 【主要元件符號說明】 10 類比DLL電路 10〇 改良類比DLL電路 100丨 鎖相迴路 105 相位偵測器控制區塊 Π0 傳輸閘 112 計數器 114 暫存器 116 控制器 13〇 p通道電晶體 132 N通道電晶體 15〇 視窗 111053.doc •14-

Claims (1)

1. 年月日修正太 I313g73l.l6283號專利申請案 文申清專利範圍替換本(98年5月） 十、申請專利範固： 種用於自—具有—時脈頻率之輸入時 出時脈訊號之電路，其包人. ，R訊號產生一輸 具有一迴路頻率的迴路，其中 路延遲之倒數，及苴由〜 、硌頻率包含一迴 及其中该迴路延遲包含—1 路所需之-時間，該迴路包含： -蝴過該迴 電路’其在被賦能時用 訊號與該輸出時脈 、别出該輸入時脈 的—表示；出夺脈讯戒之一延遲型式之間的-相位差 —可變延遲電路’其用於接收該相 用於輸出該輸出時脈訊號；及 之》亥表不且 於輸路，其用於接收該輸出時脈訊號且用 、、q輸出時脈訊號之該延遲型式， ::該偵測器電路在大體上等於該迴路頻率之 被4擇性地賦能。 年 2.如請求項1之電路，豆 ^ 八進步包含一用於選擇性賦能該偵 測器電路之控制器，其中該控制器儲存一值，該值指; 貞 該迴路與時脈頻率之間的一比。 值心不 々叫求項2之電路’其中該控制器進一步包含一用於 該值之計數器。 疋 其中該迴路頻率小於該時脈頻率。 其中該迴路延遲為一量測值。 其中該偵測器電路包含一相位偵測器 4 如請求項1之電路 5，如請求項1之電路 6.如請求項1之電路 及一迴路濾波器， 111053-980514.doc 1313973 7· —種用於自一具有一時脈頻率之 ψ a主π 時脈訊號產生一輸 出時脈訊號之電路，其包含： —迴路’其串聯地包含： —偵測器電路，其用於輸出該輸 屮吐μ 匈入時脈訊號與該輸 出時脈訊號之一延遲型式之間的 砭主叭炙間的一相位差之一表示. —可變延遲電路，其用於接收 … 用·^认1 相位差之該表示且 於輸出該輸出時脈訊號，其中 該時脈頻率，及 、中違輪出時脈訊號具有 一固定延遲電路，其用於接 於鈐± °亥輪出時脈訊號且用 於輪出该輸出時脈訊號之該延 m. ^ 〇. ^ α l式，其中該輸出時 脈机唬之該延遲型式具有該時脈頻率；及 -控制器，其用於向該偵測器電路 選擇性妯捋At吩处， 發送夕數個§fl f虎以 k伴f生地賦旎該偵測器 該時脈頻率作Hu 中5亥控制器根據一低於 «馮手但冋於或大體上等於— 性地賦能該谓測器電頻率之頻率選擇 古亥迴路值、 ”中5亥迴路頻率係根據一通過 及迴路之傳播延遲而確定。 通、 8. 如請求項7之電路，其中該 9. 如請求項7之電路，1中 ，：：/、於該時脈頻率。 性地賦… 該控制器根據該迴路頻率而選擇 汪地賦施该偵測器電路。 疋怦 道如請求項7之電路，其令該迴 】】·如請求項7之雷玫*丄 為里測值。 頻率作為-迴路量測週期令 匕3用於確疋该迴路 A如請求項u之電路的汁數器。 得該等訊號。 …亥控制器自該輸入時脈訊號獲 111053-980514.doc 1313973 13·如t求項12之電路，其中該控制器藉由以該值頻分該輸 入時脈訊號而獲得該等訊號。 14二種用於自一具有-時脈頻率之輸入時脈訊號產生一輸 出時脈訊號的電路，其包含： 一用於接收該輸入時脈訊號且輸出該 迴路，該迴路具有—視該輸人時脈= 時脈訊號之表示之間的一相位差之 _ L 表不而至少部分可 調的迴路延遲，其中該迴路延遲包含—訊號通過該迴路 所而之-時間，該迴路延遲為一迴路頻率之倒數.及 用於輸出該相位差之該表示的偵測器電 路/、中㈣測器電路在大體上等於該迴 率輸出該相位差之該表示。 頻 1 5.如請求項1 4之電路，i由4 心Μ心 路頻率小於該時脈頻率。 17•如，其中該迴路延遲為—量測值。 . 之電路，其中該偵測器電路在大體上等” 迴路頻率之該頻率藉由被 該表示。 k料I而輸出該相位差之 8. U項17之電路，其中該偵測器電路係藉由 而選擇性地賦能。 控制器 如請求項18之電路，其中該控制器 訊號而進行選擇性地賦能。 μ輸入時脈 20.如“貝14之電路，其中該偵測器電路包含 器及一迴路濾波器。 相位偵測 .-種用於自—具有— 半之輪入時脈訊號產生一輸 111053-980514.doc 1313973 出時脈訊號之延遲鎖定趣路或鎖相迴路電路，立包含： 一用於接收該輸入時脈 八 迴路，該迴路具有一視該m出該輸出時脈訊號之 ::;了示之間的-相位差之-表示之接收而至少 …调的延遲，該迴路延遲為-迴路頻率之倒數，·及 ，器，其用於輸出該相位差之該表示；及 :偵測器控制器，其用於在—低 或大體上等於該迴路頻率 貝…於 器電路。 頸丰下選擇性地賦能該偵測 ==項21之電路，其中該迴路延遲為-量測值。 23. 如4求項2 1之電路，苴φ吁伯.| 頻率被_ ^ 〃中δ亥偵測器電路藉由根據該迴路 料被選擇性賦能而輸出該相位差之該表示。 24. 電路，其中該控制器藉由頻分該輪入時脈 °孔號而進订選擇性地賦能。 25·:種使用一用於自-具有-時脈頻率之輸入時脈訊號產 生一輸出時脈訊號之迴路的方法，其包含： 〜 1測通過_迴路之—傳播延遲以確迴路頻率，立 該傳播延遲量測包含一訊號通過該迴路所需之—時間 及 -遲量測之後’大體上根據該迴路頻率賦能 ，電路’其中該偵測器電路輸出該輪入時 與該輸出時脈訊號之—表示之間的—相位差之·^ 便調整該迴路中之一延遲。 不以 26.如清求項25之方法，其中量測該傳播延遲包含計算在該 111053-980514.doc 1313973 訊號通過該迴路所需之一時期 目。 輸入時脈週期數 A如請求項26之方法，其中將該輸人時脈 -暫存器中。 月數目儲存於 2”請求項27之方法，其中大體上根據 谓測器電路包含產生一藉由以該輸入時脈週=賊-亥 該輸入時脈訊號而獲得之谓測器賦能訊號。目頻分 Α如請求項25之方法，其中該相位差 訊號。 匕3 —類比 31 3〇.如請求項25之方法，其中該相位差之該表示包含表㈣ 延遲需要上調或下調之數位脈衝。 〜 一種使用一用於自—呈古 α士〆 在一仏山* /、有—時脈頻率之輪入時脈訊號產 生輸出時脈訊號之迴路的方法，其包含： 量測通過該迴路之一延遲以確定二迴路頻率，及 :―:位侦測器輸出該輸入時脈訊號與該輸出 Γ 之間的—相位差之一表示以便調整該迴路中 體上其中以小於該輸入時脈訊號之每-週期且大 體上根據该迴路頻率輸出 輸入時脈訊號盘該輸出昧 差之3亥表不’及其中該 ”輪出時脈訊號具有相同的時脈頻率。 32. 如5月求項31之方法，甘 ^大體上根據一指示一通過該迴 示。"π㈣延遲的迴路頻率輸出該相位差之該表 33. —種用於自一且右—咏〆 出時脈訊號的；法=頻率之輸入時脈訊號產生-輸 該方法使用一回饋迴路，該方法包 111053-9805I4.doc 1313973 含： 之間:::::脈:號與該輸*時脈訊號之-延遲型式 於—迴路頻皁之< 纟不’其中該表示係在一大體上等 ^ 4 矜出〇中备通過該回饋迴路之 傳播延遲反相時該迴路頻率被決定； 在一輸出該輪出時脈 位差之該表示’·及 變延遲電路處接收該相 在—輸出該輪出時脈訊號 路處接收該輸出時脈訊號。遲么式的固疋延遲電 34:=於自一具有—時脈頻率之輪入時脈訊號產生-輸 出時脈訊號之電座生輸 一迴路，其以串聯地包含： —傷測器電路，宜田M , 出時m 輸出該輸入時脈訊號與該輪 唬之—延遲型式之間的-相位差之—表亍. -可變延遲電路，其用於接收該相位差_’ =輸出該輸出時脈訊號，其中該輸出時: §亥時脈頻率，及 戊”有 :固定延遲電路，其用於接收該輸出時脈訊 财輸出該輸出時脈訊號之該延遲型式’其中該 •號之該延遲型式具有該時脈頻率；& 寺 二控制器’其用於向該伯測器電路發送訊 賦能該細電路，其中該控制器包含在一迴路 週期期間用以決定該迴路頻率作為一值之—計： III053-9805I4.doc