TWI528181B - 半導體記憶體裝置及包含其之記憶體系統及用於調整內部時脈及命令之間之時序的方法 - Google Patents

Description

半導體記憶體裝置及包含其之記憶體系統及用於調整內部時脈及命令之間之時序的方法

本發明之例示性實施例係關於一種半導體記憶體裝置，且更特定言之係關於用於容易地在記憶體裝置之減速模式中調整內部時脈與命令之間的時序之技術。

本申請案主張2010年2月25日申請之韓國專利申請案第10-2010-0017385號之優先權，該案以全文引用的方式併入本文中。

諸如DDR4記憶體裝置之下一代半導體記憶體裝置可利用下文將描述之減速模式。

DDR4記憶體裝置之目標操作速度為3,200 Mbps。在此種高速操作中，可難以達成高產能同時確保命令與時脈之間的設置/保持時間餘量(setup/hold margin)。因此，記憶體裝置可使用頻率降至資料時脈(CK，CK#)之頻率的一半之內部時脈。此模式稱為減速模式。

使用減速模式可增加內部時脈之脈寬，此係因為內部時脈之頻率降至資料時脈之頻率之一半。因此，可確保設置/保持時間餘量高達1,6000 Mpbs記憶體裝置之程度。然而，因為內部時脈並非全速率時脈，所以可能丟失關於命令與時脈之間的關係之資訊。因此，可需要內部時脈與命令之間的時序調整以補償關於命令與時脈之間的關係之資訊的丟失。

圖1為說明記憶體裝置之初始電力開啟後的減速模式之時序圖。

記憶體裝置可在內部時脈INTERNAL_CLK之頻率為資料時脈CK及CK#之一半的減速模式中開始電力開啟。在記憶體裝置之電力開啟後，可將重設信號RESET#撤銷啟動至高位準且可將時脈啟用信號CKE啟動至高位準。此情形可表示選擇記憶體裝置內之階層。在藉由模式暫存器設定來設定記憶體裝置之前，必須知曉在哪一邊緣藉由與資料時脈CK及CK#相比而將內部時脈INTERNAl_CLK對準，且必須知曉在哪一邊緣將內部時脈INTERNAL_CLK與命令對準。同步脈衝可用以得到該資訊。

可經由用於輸入晶片選擇信號CS#之襯墊施加同步脈衝。

本發明之一實施例係針對一種用於在記憶體裝置之減速模式中調整內部時脈與命令之間的時序之方法。

根據本發明之一例示性實施例，一種用於在記憶體裝置之減速模式中調整記憶體裝置之內部時脈與命令之間的時序之方法包含：在該內部時脈之上升邊緣及下降邊緣偵測同步脈衝；及根據偵測結果調整該記憶體裝置之內部時脈與命令之間的時序。

根據本發明之另一例示性實施例，一種半導體記憶體裝置包含：一偵測單元，其經組態以在用於減速模式中之內部時脈之上升邊緣及下降邊緣偵測同步脈衝；及一傳送單元，其經組態以將該偵測單元之偵測結果傳送至記憶體控制器。

根據本發明之另一例示性實施例，一種記憶體系統包含：一記憶體裝置，其包含一經組態以在用於減速模式中之內部時脈之上升邊緣及下降邊緣偵測同步脈衝之偵測單元及一經組態以傳送該偵測單元之偵測結果之傳送單元；及一記憶體控制器，其經組態以回應於自該記憶體裝置之傳送單元傳送之偵測結果調整該記憶體裝置之內部時脈與待施加至該記憶體裝置之命令之間的時序。

根據本發明之另一例示性實施例，一種半導體記憶體裝置包含：一偵測單元，其經組態以在用於減速模式中之內部時脈之上升邊緣及下降邊緣偵測同步脈衝；及一內部時脈調整單元，其經組態以回應於該偵測單元之偵測結果調整該內部時脈之時序。

下文參考隨附圖式更詳細描述本發明之例示性實施例。然而，本發明可以不同形式體現且不應視為限於本文所述之實施例。實情為，提供此等實施例以使得本發明詳盡且完整，且向熟習此項技術者充分傳達本發明之範疇。在整個揭示內容中，遍及多個圖式及本發明之實施例，類似元件符號指代類似部分。

圖2A及圖2B說明在同步脈衝SYNC_PULSE具有對應於內部時脈INTERNAL_CLK之半循環之脈寬的情況下同步脈衝SYNC_PULSE與內部時脈INTERNAL_CLK之間的關係。

參考圖2A，內部時脈INTERNAL_CLK之上升邊緣落入將經由用於輸入晶片選擇信號CS#之襯墊施加之同步脈衝SYNC_PULSE啟動至低位準之時段內。因此，可藉由使用內部時脈INTERNAL_CLK之上升邊緣偵測同步脈衝SYNC_PULSE知曉同步脈衝SYNC_PULSE與內部時脈INTERNAL_CLK之間的時序關係。在諸圖式中，參考符號R_EDGE表示在內部時脈INTERNAL_CLK之上升邊緣偵測到之同步脈衝SYNC_PULSE。

參考圖2B，內部時脈INTERNAL_CLK之上升邊緣未落入將同步脈衝SYNC_PULSE啟動至低位準之時段內。因此，不可藉由使用內部時脈INTERNAL_CLK之上升邊緣來偵測同步脈衝SYNC_PULSE。自圖2B可見，信號R_EDGE持續維持高位準且因此無時序資訊。在此情況下，可難以知曉同步脈衝SYNC_PULSE與內部時脈INTERNAL_CLK之間的時序關係。亦即，可難以調整命令與內部時脈INTERNAL_CLK之間的時序。

此等結果可能因以下事實所致：將具有資料時脈CK及CK#之頻率之一半的內部時脈INTERNAL_CLK用於減速模式中，將同步脈衝SYNC_PULSE之脈寬設定為資料時脈(全速率時脈)CK及CK#之一個循環，且在內部時脈INTERNAL_CLK之上升邊緣或下降邊緣偵測到同步脈衝SYNC_PULSE。

因此，若將同步脈衝SYNC_PULSE之脈寬設定為內部時脈INTERNAL_CLK之一個循環(資料時脈CK及CK#之兩個循環)且在內部時脈INTERNAL_CLK之上升邊緣與下降邊緣兩者偵測到同步脈衝SYNC_PULSE，則不會產生此等結果。

圖3說明根據本發明之一例示性實施例之用於藉由使用內部時脈INTERNAL_CLK偵測同步脈衝SYNC_PULSE之方法。

參考圖3，同步脈衝SYNC_PULSE可具有對應於內部時脈INTERNAL_CLK之一個循環之脈寬。若在內部時脈INTERNAL_CLK之上升邊緣偵測到同步脈衝SYNC_PULSE，則產生第一偵測信號R_EDGE。若在內部時脈INTERNAL_CLK之下降邊緣偵測到同步脈衝SYNC_PULSE，則產生第二偵測信號F_EDGE。因為第一偵測信號R_EDGE及第二偵測信號F_EDGE可含有關於同步脈衝SYNC_PULSE與內部時脈INTERNAL_CLK之間的時序之資訊，所以可使用此資訊調整內部時脈INTERNAL_CLK與命令之間的時序。

因為可在內部時脈INTERNAL_CLK之上升邊緣與下降邊緣兩者偵測到同步脈衝SYNC_PULSE，亦即可將時序資訊載入至第一偵測信號R_EDGE與第二偵測信號F_EDGE中之至少一者上，所以可調整內部時脈INTERNAL_CLK與命令之間的時序。

圖4為根據本發明之一例示性實施例之記憶體系統的組態圖。

參考圖4，該記憶體系統包含一記憶體裝置410及一記憶體控制器460。記憶體裝置410包含：一偵測單元420，其經組態以在用於減速模式中之內部時脈INTERNAL_CLK之上升邊緣及下降邊緣偵測同步脈衝SYNC_PULSE；及一傳送單元430，其經組態以將偵測單元420之偵測結果R_EDGE及F_EDGE傳送至記憶體控制器460。記憶體控制器460經組態以回應於自傳送單元430傳送之偵測結果R_EDGE及F_EDGE來調整該記憶體裝置之內部時脈與待施加至記憶體裝置410之命令之間的時序。

為在減速模式中偵測內部時脈INTERNAL_CLK與命令之間的時序，可將同步脈衝SYNC_PULSE自記憶體控制器460施加至記憶體裝置410。可經由用於施加晶片選擇信號CS#之襯墊施加或可經由其他襯墊施加同步脈衝SYNC_PULSE。同步脈衝SYNC_PULSE可具有等於內部時脈INTERNAL_CLK之一個循環(資料時脈CK及CK#之兩個循環)之脈寬。

偵測單元420可在內部時脈INTERNAL_CLK之上升邊緣與下降邊緣兩者偵測到施加至記憶體裝置410之同步脈衝SYNC_PULSE。如圖4所示，偵測單元420可包含一雙邊緣計數器。若在內部時脈INTERNAL_CLK之上升邊緣偵測到同步脈衝SYNC_PULSE之啟動至少一次，則雙邊緣計數器輸出具有低位準之第一偵測信號R_EDGE。另外，若在內部時脈INTERNAL_CLK之下降邊緣偵測到同步脈衝SYNC_PULSE之啟動至少一次，則雙邊緣計數器輸出具有低位準之第二偵測信號F_EDGE。另一方面，若在內部時脈INTERNAL_CLK之上升邊緣未偵測到同步脈衝SYNC_PULSE之啟動，則雙邊緣計數器輸出具有高位準之第一偵測信號F_EDGE。另外，若在內部時脈INTERNAL_CLK之下降邊緣未偵測到同步脈衝SYNC_PULSE之啟動，則雙邊緣計數器輸出具有高位準之第二偵測信號F_EDGE。參考圖3將可更明確理解雙邊緣計數器之操作。

傳送單元430可將偵測單元420之偵測結果R_EDGE及F_EDGE傳送至記憶體控制器460。傳送單元430包含經組態以輸出偵測結果R_EDGE及F_EDGE之輸出驅動器431及432。可經由諸如DQ襯墊之襯墊將偵測結果R_EDGE及F_EDGE傳送至記憶體控制器460，該等襯墊經組態以在記憶體裝置410與記憶體控制器460之間交換資訊。

記憶體控制器460可調整記憶體裝置之內部時脈與命令之間的時序。舉例而言，記憶體控制器460可藉由使用接收到之偵測結果R_EDGE及F_EDGE調整命令之時序。含有關於施加至記憶體裝置410之同步脈衝SYNC_PULSE與記憶體裝置之內部時脈INTERNAL_CLK之間的時序之資訊的偵測結果R_EDGE及F_EDGE可反饋至記憶體控制器460，且記憶體控制器460可藉由使用所反饋偵測結果R_EDGE及F_EDGE以調整命令與內部時脈INTERNAL_CLK之間的時序來調整命令之時序。

下文描述在減速模式中調整內部時脈INTERNAL_CLK與命令之間的時序之全部操作。首先，可在該記憶體裝置之內部時脈INTERNAL_CLK之上升邊緣及下降邊緣偵測自記憶體控制器460施加之同步脈衝SYNC_PULSE。偵測結果R_EDGE及F_EDGE可含有關於同步脈衝SYNC_PULSE與內部時脈INTERNAL_CLK之間的時序之資訊，且偵測結果R_EDGE及F_EDGE可傳送至記憶體控制器460。記憶體控制器460可藉由使用所反饋偵測結果R_EDGE及F_EDGE調整內部時脈INTERNAL_CLK與命令之間的時序。

圖5為根據本發明之另一例示性實施例之記憶體系統的組態圖。

圖5之傳送單元530具有不同於圖4之結構的結構。參考圖5，傳送單元530可將偵測單元420之偵測結果R_EDGE及F_EDGE傳送至記憶體控制器460，但其可執行資訊處理且傳送經處理之資訊。

傳送單元530可包含：一運算區540，其經組態以對偵測單元420之偵測結果R_EDGE及F_EDGE執行邏輯運算；及一輸出區550，其經組態以將運算區540之運算結果SAMPLE_FAIL及DELAY輸出至記憶體控制器460。

在偵測單元420之偵測操作之後，若根據一實例第一偵測信號R_EDGE處於高位準，則其意謂在內部時脈INTERNAL_CLK之上升邊緣未偵測到同步脈衝SYNC_PULSE之啟動。若根據一實例第一偵測信號R_EDGE處於低位準，則其意謂在內部時脈INTERNAL_CLK之上升邊緣偵測到同步脈衝SYNC_PULSE之啟動至少一次。另外，在偵測單元420之偵測操作之後，若第二偵測信號F_EDGE處於高位準，則其意謂在內部時脈INTERNAL_CLK之下降邊緣未偵測到同步脈衝SYNC_PULSE之啟動。若第二偵測信號F_EDGE處於低位準，則其意謂在內部時脈INTERNAL_CLK之下降邊緣偵測到同步脈衝SYNC_PULSE之啟動至少一次。

運算區540可包含NAND閘541及544及反相器542、543及545。若(R_EDGE，F_EDGE)為(低，高)或(低，低)，則運算區540將延遲信號DELAY撤銷啟動至低位準。第一偵測信號R_EDGE處於低位準可意謂在內部時脈INTERNAL_CLK之上升邊緣偵測到同步脈衝SYNC_PULSE之啟動。因此，假定在內部時脈INTERNAL_CLK之上升邊緣妥當地偵測到具有與同步脈衝SYNC_PULSE相同之時序之命令。在此情況下，可撤銷啟動延遲信號DELAY，且記憶體控制器460不可調整命令之時序。

當(R_EDGE，F_EDGE)為(高，低)時，運算區540可將延遲信號DELAY啟動至高位準。第一偵測信號R_EDGE處於高位準且第二偵測信號F_EDGE處於低位準可意謂在內部時脈INTERNAL_CLK之上升邊緣未偵測到同步脈衝SYNC_PULSE，而僅在內部時脈INTERNAL_CLK之下降邊緣偵測到同步脈衝SYNC_PULSE。在此情況下，因為不需要改變命令之時序，所以可啟動延遲信號DELAY以控制記憶體控制器460調整命令之時序。

當(R_EDGE，F_EDGE)為(高，高)時，運算區540可將偵測失敗信號SAMPLE_FAIL啟動至高位準。第一偵測信號R_EDGE與第二偵測信號F_EDGE兩者處於高位準可意謂在內部時脈INTERNAL_CLK之上升邊緣與下降邊緣兩者未偵測到同步脈衝SYNC_PULSE。在此種情形下，可未產生關於內部時脈INTERNAL_CLK與同步脈衝SYNC_PULSE之間的時序之資訊。因此，在此情況下，可產生指示偵測失敗之資訊。因為幾乎不會發生在內部時脈INTERNAL_CLK之上升邊緣與下降邊緣兩者未偵測到同步脈衝SYNC_PULSE之情況，所以產生偵測失敗信號SAMPLE_FAIL之運算區540的一部分係可選的。亦即，NAND閘541及反相器542在運算區540中係可選的。

輸出區550可包含經組態以將運算區540之運算結果DELAY及SAMPLE_FAIL輸出至記憶體控制器460之輸出驅動器551及552。

若撤銷啟動延遲信號DELAY，則記憶體控制器460以與同步脈衝SYNC_PULSE相同之時序將命令施加至記憶體裝置410。然而，若啟動延遲信號DELAY，則記憶體控制器460以參考內部時脈INTERNAL_CLK相對於同步脈衝SYNC_PULSE延遲達內部時脈INTERNAL_CLK之半個循環之時序將命令施加至記憶體裝置410。另外，若啟動偵測失敗信號SAMPLE_FAIL，則重新繼續包含偵測同步脈衝之調整命令與內部時脈INTERNAL_CLK之間的時序之操作。

因為可以大體上與圖4相同之方式執行圖5之偵測單元420之操作，所以將省略其詳細描述。

下文將描述在減速模式中調整內部時脈INTERNAL_CLK與命令之間的時序之全部操作。首先，可在記憶體裝置410之內部時脈INTERNAL_CLK之上升邊緣及下降邊緣偵測自記憶體控制器460施加之同步脈衝SYNC_PULSE。若在內部時脈之上升邊緣偵測到同步脈衝SYNC_PULSE之啟動(R_EDGE=「低」)，則將指示命令之時序可用之資訊自記憶體裝置410傳送至記憶體控制器460。若在內部時脈INTERNAL_CLK之上升邊緣未偵測到同步脈衝SYNC_PULSE之啟動(R_EDGE=「高」)且在內部時脈INTERNAL_CLK之下降邊緣偵測到同步脈衝SYNC_PULSE之啟動(F_EDGE=「低」)，則將指示命令之時序待調整之資訊自記憶體裝置410傳送至記憶體控制器460。記憶體控制器460可根據自記憶體裝置410傳送之資訊調整命令之時序。若在內部時脈INTERNAL_CLK之上升邊緣與下降邊緣兩者未偵測到同步脈衝SYNC_PULSE，則記憶體裝置410將指示同步脈衝SYNC_PULSE之偵測失敗之資訊傳送至記憶體控制器460，且記憶體控制器460可重新繼續調整命令與內部時脈INTERNAL_CLK之間的時序之操作。

圖6為根據本發明之另一實施例之記憶體系統之組態圖。

在圖4及圖5之實施例中，記憶體裝置410可偵測到內部時脈INTERNAL_CLK與同步脈衝SYNC_PULSE之間的時序關係，且可將偵測到之時序關係傳送至記憶體控制器460，且記憶體控制器460可藉由使用自記憶體裝置410傳送之資訊來調整命令之時序。以此方式，可調整內部時脈INTERNAL_CLK與命令之間時序。另一方面，在圖6之實施例中，記憶體裝置410可藉由調整內部時脈INTERNAL_CLK自身之時序來調整內部時脈INTERNAL_CLK與命令之間的時序。

參考圖6，記憶體裝置410包含：一偵測單元420，其經組態以在用於減速模式中之內部時脈INTERNAL_CLK之上升邊緣及下降邊緣偵測同步脈衝SYNC_PULSE；及一內部時脈調整單元630，其經組態以回應於偵測單元420之偵測結果R_EDGE及F_EDGE調整內部時脈INTERNAL_CLK之時序。

內部時脈調整單元630可包含：一運算區640，其經組態以對偵測單元420之偵測結果R_EDGE及F_EDGE執行邏輯運算；及一內部時脈選擇區650，其經組態以根據運算區640之運算結果DELAY使用內部時脈INTERNAL_CLK或反相內部時脈INTERNAL_CLKB作為新的內部時脈NEW_INTERNAL_CLK。

運算區640之組態及運算可配置成大體上與圖5中所示之運算區540一致。可能未配置產生偵測失敗信號SAMPLE_FAIL之部分641及642。若撤銷啟動延遲信號DELAY，則內部時脈選擇區650選擇當前使用之內部時脈INTERNAL_CLK作為新的內部時脈NEW_INTERNAL_CLK(INTERNAL_CLK=NEW_INTERNAL_CLK)。在此情況下，可不改變內部時脈INTERNAL_CLK。若啟動延遲信號DELAY，則內部時脈選擇區650選擇反相內部時脈INTERNAL_CLKB作為新的內部時脈NEW_INTERNAL_CLK(INTERNAL_CLKB=NEW_INTERNAL_CLK)。在此情況下，新的內部時脈NEW_INTERNAL_CLK可變為藉由將內部時脈INTERNAL_CLK反相獲得之時脈INTERNAL_CLKB。亦即，將內部時脈INTERNAL_CLK之相位移位180度。可藉由一多工器實施內部時脈選擇區650。

可經由具備輸出驅動器之輸出區660將由運算區640產生之偵測失敗信號SAMPLE_FAIL輸出至記憶體控制器460。如在圖5之實施例中，可不配置與產生及輸出偵測失敗信號SAMPLE_FAIL相關之部分。

為調整內部時脈INTERNAL_CLK與命令之間的時序，可改變內部時脈INTERNAL_CLK或命令之時序。在圖4及圖5之實施例中，可使用改變命令之時序之方法。在圖6之實施例中，可使用改變內部時脈之時序之方法。因此，可預期圖4及圖5之實施例及圖6之實施例將獲得相同效應。

下文將描述在減速模式中調整內部時脈INTERNAL_CLK與命令之間的時序之全部操作。首先，可在記憶體裝置之內部時脈INTERNAL_CLK之上升邊緣及下降邊緣偵測自記憶體控制器460施加之同步脈衝SYNC_PULSE。使用該偵測結果，記憶體裝置410可調整內部時脈INTERNAL_CLK之時序。具體言之，若在內部時脈INTERNAL_CLK之上升邊緣偵測到同步脈衝SYNC_PULSE之啟動，則記憶體裝置410按原樣使用內部時脈INTERNAL_CLK。若未在內部時脈INTERNAL_CLK之上升邊緣偵測到同步脈衝SYNC_PULSE之啟動而在下降邊緣偵測到同步脈衝SYNC_PULSE之啟動，則記憶體裝置410選擇反相內部時脈INTERNAL_CLKB作為新的內部時脈NEW_INTERNAL_CLK。因此，可調整內部時脈INTERNAL_CLK與命令之間時序。若在內部時脈INTERNAL_CLK之上升邊緣與下降邊緣兩者未偵測到同步脈衝SYNC_PULSE，則記憶體裝置410將指示同步脈衝SYNC_PULSE之偵測失敗之資訊傳送至記憶體控制器460，且記憶體控制器460控制記憶體裝置410以重新繼續調整命令與內部時脈INTERNAL_CLK之間的時序之操作。

根據本發明之例示性實施例，可在內部時脈之上升邊緣及下降邊緣偵測同步脈衝，且調整內部時脈與命令之間的時序。

另外，可確保設計之靈活性，此係因為記憶體控制器可提供各種時序調整方法，例如調整命令之時序的方法及調整內部時脈自身之時序的方法。

雖然已關於具體實施例而描述本發明，但對於熟習此項技術者將顯而易見的是，可在不背離隨附申請專利範圍中所定義之本發明之精神及範疇的情況下進行各種改變及修改。

410．．．記憶體裝置

420．．．偵測單元

430．．．傳送單元

431．．．輸出驅動器

432．．．輸出驅動器

460．．．記憶體控制器

530．．．傳送單元

540．．．運算區

541．．．NAND閘

542．．．反相器

543．．．反相器

544．．．NAND閘

545．．．反相器

550．．．輸出區

551．．．輸出驅動器

552．．．輸出驅動器

630．．．內部時脈調整單元

640．．．運算區

641．．．產生偵測失敗信號SAMPLE_FAIL之部分

642．．．產生偵測失敗信號SAMPLE_FAIL之部分

650．．．內部時脈選擇區

660．．．輸出區

圖1為說明用於在記憶體裝置之初始電力開啟後處理減速模式之方法的時序圖。

圖2A及圖2B說明當同步脈衝具有對應於內部時脈之半循環之脈寬時同步脈衝與內部時脈之間的關係。

圖3說明根據本發明之一實施例之用於藉由使用內部時脈偵測同步脈衝之方法。

圖4為根據本發明之一實施例之記憶體系統的組態圖。

圖5為根據本發明之另一實施例之記憶體系統的組態圖。

圖6為根據本發明之另一實施例之記憶體系統的組態圖。

410．．．記憶體裝置

420．．．偵測單元

430．．．傳送單元

431．．．輸出驅動器

432．．．輸出驅動器

460．．．記憶體控制器

Claims (18)

1. 一種用於在一記憶體裝置之一減速模式中調整該記憶體裝置之一內部時脈與一命令之間的一時序之方法，該方法包括：在一同步脈衝之一單一脈寬內在該內部時脈之所有上升邊緣及下降邊緣偵測該同步脈衝，其中該同步脈衝之該單一脈寬對應於用於該減速模式中之該內部時脈之一個循環；及根據該偵測結果調整該記憶體裝置之該內部時脈與該命令之間的一時序。
2. 如請求項1之方法，其中，在該記憶體裝置之該內部時脈與該命令之間的該時序之該調整中，若在該內部時脈之該上升邊緣偵測到該同步脈衝之一啟動，則不延遲該命令，且若在該內部時脈之該上升邊緣未偵測到該同步脈衝之該啟動且在該內部時脈之該下降邊緣偵測到該同步脈衝之該啟動，則延遲該命令以調整該內部時脈與該命令之間的該時序。
3. 如請求項1之方法，其中，在該內部時脈之該時序之該調整中，若在該內部時脈之該上升邊緣偵測到該同步脈衝之一啟動，則不調整該內部時脈，且若在該內部時脈之該上升邊緣未偵測到該同步脈衝之該啟動且在該內部時脈之該下降邊緣偵測到該同步脈衝之該啟動，則將一反相內部時脈用作該內部時脈。
4. 一種半導體記憶體裝置，其包括：一偵測單元，其經組態以在一同步脈衝之一單一脈寬內在一內部時脈之所有上升邊緣及下降邊緣偵測該同步脈衝，其中該同步脈衝之該單一脈寬對應於用於該減速模式中之該內部時脈之一個循環；及一傳送單元，其經組態以將該偵測單元之該偵測結果傳送至一記憶體控制器。
5. 如請求項4之半導體記憶體裝置，其中該偵測單元包括一雙邊緣計數器。
6. 如請求項4之半導體記憶體裝置，其中該傳送單元包括：一運算區，其經組態以對該偵測單元之該偵測結果執行一邏輯運算；及一輸出區，其經組態以將該運算區之一運算結果輸出至該記憶體控制器。
7. 如請求項6之半導體記憶體裝置，其中該運算區經組態以：若在該內部時脈之該上升邊緣偵測到該同步脈衝之啟動，則產生含有當前內部時脈可用的資訊之該運算結果，且若在該內部時脈之該上升邊緣未偵測到該同步脈衝之該啟動且在該內部時脈之該下降邊緣偵測到該同步脈衝之該啟動，則產生延遲該命令之該運算結果。
8. 如請求項7之半導體記憶體裝置，其中該運算區經組態以：若在該內部時脈之該上升邊緣與該下降邊緣兩者未偵測到該同步脈衝之該啟動，則產生含有指示該同步脈 衝之該偵測失敗之資訊之該運算結果。
9. 一種記憶體系統，其包括：一記憶體裝置，其包括一經組態以在一同步脈衝之一單一脈寬內在一內部時脈之所有上升邊緣及下降邊緣偵測該同步脈衝之偵測單元，其中該同步脈衝之該單一脈寬對應於用於該減速模式中之該內部時脈之一個循環，及一經組態以傳送該偵測單元之一偵測結果之傳送單元；及一記憶體控制器，其經組態以回應於自該記憶體裝置之該傳送單元傳送之該偵測結果調整該記憶體裝置之一內部時脈與待施加至該記憶體裝置之一命令之間的一時序。
10. 如請求項9之記憶體系統，其中該傳送單元包括：一運算區，其經組態以對該偵測單元之該偵測結果執行一邏輯運算；及一輸出區，其經組態以將該運算區之一運算結果輸出至該記憶體控制器。
11. 如請求項10之記憶體系統，其中該運算區經組態以：若在該內部時脈之該上升邊緣偵測到該同步脈衝之啟動，則產生含有當前內部時脈可用的資訊之該運算結果，且若在該內部時脈之該上升邊緣未偵測到該同步脈衝之該啟動且在該內部時脈之該下降邊緣偵測到該同步脈衝之該啟動，則產生該運算結果，而其中該運算結果用以延遲該命令。
12. 如請求項11之記憶體系統，其中該運算區經組態以：若在該內部時脈之該上升邊緣與該下降邊緣兩者未偵測到該同步脈衝之該啟動，則產生含有指示該同步脈衝之該偵測失敗之資訊之該運算結果。
13. 一種半導體記憶體裝置，其包括：一偵測單元，其經組態以在一同步脈衝之一單一脈寬內在一內部時脈之所有上升邊緣及下降邊緣偵測該同步脈衝，其中該同步脈衝之該單一脈寬對應於用於該減速模式中之該內部時脈之一個循環；及一內部時脈調整單元，其經組態以回應於該偵測單元之一偵測結果調整該內部時脈之一時序。
14. 如請求項13之半導體記憶體裝置，其中該內部時脈調整單元包括：一運算區，其經組態以對該偵測單元之該偵測結果執行一邏輯運算；及一內部時脈選擇區，其經組態以根據該運算區之該偵測結果選擇該內部時脈或一反相內部時脈。
15. 如請求項14之半導體記憶體裝置，其中該運算區經組態以若在該內部時脈之該上升邊緣偵測到該同步脈衝之啟動，則將指示當前內部時脈可用之資訊傳送至該內部時脈選擇區，且若在該內部時脈之該上升邊緣未偵測到該同步脈衝之該啟動且在該內部時脈之該下降邊緣偵測到該同步脈衝之該啟動，則將指示該內部時脈選擇區使用該反相內部時脈作為一新的內部時脈之資訊傳送至該內 部時脈選擇區。
16. 如請求項15之半導體記憶體裝置，其中該運算區經組態以：若在該內部時脈之該上升邊緣與該下降邊緣兩者未偵測到該同步脈衝之該啟動，則產生指示該同步脈衝之該偵測失敗之資訊，其中該等半導體記憶體裝置進一步包括一經組態以將該資訊輸出至一記憶體控制器之輸出單元。
17. 如請求項16之半導體記憶體裝置，其中經由一用以輸入一晶片選擇信號之襯墊將該同步脈衝施加至該記憶體裝置。
18. 如請求項13之半導體記憶體裝置，其中該偵測單元包括一雙邊緣計數器。