KR101090330B1

KR101090330B1 - 반도체 메모리장치 및 이를 포함하는 메모리 시스템, 내부 클럭과 커맨드 간의 타이밍 조절 방법

Info

Publication number: KR101090330B1
Application number: KR1020100017385A
Authority: KR
Inventors: 문진영; 윤상식
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-02-25
Filing date: 2010-02-25
Publication date: 2011-12-07
Also published as: JP2011175619A; CN102169715A; KR20110097508A; US8665664B2; CN102169715B; TW201207614A; TWI528181B; US20110205818A1

Abstract

메모리장치의 기어 다운 모드시에 내부 클럭과 커맨드 간의 타이밍을 조절하는 방법이 개시된다. 상기 방법은, 메모리장치가 상기 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 제1단계; 상기 싱크 펄스의 검출결과를 메모리 콘트롤러로 전달하는 제2단계; 및 상기 메모리 콘트롤러가 상기 커맨드의 타이밍을 튜닝하는 제3단계를 포함한다.

Description

반도체 메모리장치 및 이를 포함하는 메모리 시스템, 내부 클럭과 커맨드 간의 타이밍 조절 방법{SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME, METHOD FOR TIMING TUNING BETWEEN INTERNAL CLOCK AND COMMAND}

본 발명은 반도체 메모리장치에 관한 것으로, 더욱 자세하게는 메모리장치의 기어 다운 모드시에 내부 클럭과 커맨드 간의 타이밍을 용이하게 조절하게 해주는 기술에 관한 것이다.

DDR4 메모리장치와 같은 차세대의 반도체 메모리장치에서는 기어 다운 모드(Gear Down Mode)를 사용하는데, 기어 다운 모드가 무엇인지를 알아보기로 한다.

DDR4 메모리장치의 동작 속도는 3200Mbps를 타겟으로 하고 있는데, 이와 같은 고속의 동작시 현재의 기술로는 커맨드(command)와 클럭(clock) 사이의 셋업/홀드 마진(setup/hold margin)을 맞추면서 높은 양산성을 달성하기가 힘들다. 따라서 메모리장치의 내부 클럭(Internal CLK)의 주파수를 데이터 클럭(CK, CK#) 대비 1/2로 낮추어 사용하는데, 이러한 모드를 기어 다운 모드라고 한다.

기어 다운 모드를 사용하면 내부 클럭의 주파수가 데이터 클럭 대비 1/2로 낮추어져 펄스 폭이 늘어날 수 있기 때문에, 셋업/홀드 마진을 1600Mbps 메모리장치의 수준으로 확보할 수 있게 된다. 하지만, 내부 클럭은 풀-레이트의 클럭이 아니기 때문에 커맨드와 클럭 간의 관계정보를 잃어버리게 되고, 이를 보상해주기 위하여 내부 클럭과 커맨드 간의 타이밍 튜닝을 필요로 하게 된다.

도 1은 메모리장치의 초기 파워업(initial powerup)부터 기어 다운 모드를 어떻게 다루어야 하는가에 대한 타이밍도이다.

메모리장치는 내부 클럭(Internal CLK)이 데이터 클럭(CK, CK#)의 1/2의 주파수를 갖는 기어 다운 모드로 파워업을 시작한다. 메모리장치의 파워업 후에 리셋 신호(Reset#)가 해제되고(하이로 천이하고), 클럭 인에이블 신호(CKE)가 '하이'가 되면 메모리장치 내부의 랭크(RANK)가 선택되어 있는 상황이다. 이때, MRS(Mode Registor Setting)가 들어와서 메모리장치가 셋팅되기 전에 현재 메모리장치의 내부 클럭(Internal CLK)이 데이터 클럭(CK, CK#)과 비교해서 어떤 에지로 정렬되어 있는지, 내부 클럭(Internal CLK)이 커맨드(command)에 어떤 에지(edge)로 정렬되어 있는지를 알아야 한다. 따라서 싱크 펄스(Sync Pulse)를 사용하여 이러한 정보를 알아내는 방법을 사용한다.

참고로, 싱크 펄스(Sync Pulse)의 인가는 칩셀렉트 신호(CS#)가 들어오는 패드(pad)를 이용하여 이루어진다.

본 발명은 메모리장치의 기어 다운 모드시에 내부 클럭과 커맨드 간의 타이밍 튜닝을 정확하고도 효율적으로 하는 새로운 방식을 제시하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 내부 클럭과 커맨드 간의 타이밍 조절방법은, 메모리장치의 기어 다운 모드시에 내부 클럭과 커맨드 간의 타이밍을 조절하는 방법에 있어서, 메모리장치가 상기 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 제1단계; 상기 싱크 펄스의 검출결과를 메모리 콘트롤러로 전달하는 제2단계; 및 상기 메모리 콘트롤러가 상기 커맨드의 타이밍을 튜닝하는 제3단계를 포함할 수 있다.

또한, 본 발명에 따른 내부 클럭과 커맨드 간의 타이밍 조절방법은, 메모리장치의 기어 다운 모드시에 내부 클럭과 커맨드 간의 타이밍을 조절하는 방법에 있어서, 상기 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 제1단계; 및 상기 제1단계에서의 검출결과에 따라 상기 내부 클럭의 타이밍을 튜닝하는 제2단계를 포함할 수 있다.

또한, 본 발명에 따른 반도체 메모리장치는, 기어 다운 모드시에 사용되는 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 검출부; 및 상기 검출부의 검출결과를 메모리 콘트롤러로 전달하기 위한 전달부를 포함할 수 있다.

또한, 본 발명에 따른 메모리 시스템은, 기어 다운 모드시에 사용되는 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 검출부와, 상기 검출부의 검출결과를 메모리 콘트롤러로 전달하기 위한 전달부를 포함하는 메모리장치; 및 전달받은 상기 검출결과에 응답하여 상기 메모리장치로 인가할 커맨드의 타이밍을 튜닝하는 메모리 콘트롤러를 포함할 수 있다.

또한, 본 발명에 따른 반도체 메모리장치는, 기어 다운 모드시에 사용되는 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 검출부; 및 상기 검출부의 검출결과에 응답하여 상기 내부 클럭의 타이밍을 튜닝하는 내부 클럭 튜닝부를 포함할 수 있다.

본 발명은 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하고, 그 결과를 이용하여 내부 클럭과 커맨드 간의 타이밍을 조절한다. 따라서 실패 없이 내부 클럭과 싱크 펄스 간의 타이밍 정보를 검출하는 것이 가능하며, 그 결과 내부 클럭과 싱크 펄스 간의 타이밍을 정확히 튜닝하는 것을 가능하게 해준다.

또한, 본 발명은 메모리 콘트롤러가 커맨드의 타이밍을 조정하는 방식 및 메모리장치가 자체적으로 내부 클럭의 타이밍을 조절하는 방식 등 다양한 방식을 제공하기 때문에, 설계에 있어서 유연성을 확보할 수 있다는 장점이 있다.

도 1은 메모리장치의 초기 파워업(initial powerup)부터 기어 다운 모드를 어떻게 다루어야 하는가에 대한 타이밍도.
도 2a,b는 싱크 펄스(Sync Pulse)가 내부 클럭(Internal CLK)의 반주기 만큼의 펄스 폭을 가지는 경우에, 싱크 펄스와 내부 클럭과의 관계를 도시한 도면.
도 3은 본 발명에 따라 내부 클럭(Internal CLK)을 이용하여 싱크 펄스(Sync Pulse)를 검출하는 방법을 도시한 도면.
도 4는 본 발명에 따른 메모리 시스템의 일실시예 구성도.
도 5는 본 발명의 다른 실시예에 따른 메모리 시스템의 구성도.
도 6은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 구성도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a,b는 싱크 펄스(Sync Pulse)가 내부 클럭(Internal CLK)의 반주기 만큼의 펄스 폭을 가지는 경우에, 싱크 펄스와 내부 클럭과의 관계를 도시한 도면이다.

도 2a를 참조하면, 칩 셀렉트 신호(CS#)가 들어오는 패드를 통해 인가되는 싱크 펄스(Sync Pulse)가 '로우'로 활성화되는 구간에 내부 클럭(Internal CLK)의 라이징 에지가 포함된다. 따라서 내부 클럭(Internal CLK)의 라이징 에지를 이용하여 싱크 펄스(Sync Pulse)를 검출하면 싱크 펄스(Sync Pulse)와 내부 클럭(Internal CLK)간의 타이밍 관계를 알 수 있게 된다. 도면의 R_edge는 내부 클럭(Internal CLK)의 라이징 에지에서 검출된 싱크 펄스(Sync Pulse)를 나타내는 신호이다.

도 2b를 참조하면, 싱크 펄스(Sync Pulse)가 '로우'로 활성화되는 구간에 내부 클럭(Internal CLK)의 라이징 에지가 포함되지 않는다. 따라서 내부 클럭(Internal CLK)의 라이징 에지를 이용해서는 싱크 펄스(Sync Pulse)가 전혀 검출되지 않는다. 도면의 R_edge를 보면, R_edge 신호가 계속적으로 '1'레벨을 유지하여 아무런 타이밍 정보도 가지지 않는 것을 확인할 수 있다. 이러한 경우에, 싱크 펄스(Sync Pulse)와 내부 클럭(Internal CLK) 간의 타이밍 관계를 전혀 알 수 없게 된다. 이는 곧 커맨드(command)와 내부 클럭(Internal CLK) 간의 타이밍 조절이 불가능해진다는 문제점을 가진다.

이러한 문제는 기어 다운 모드에서 내부 클럭(Internal CLK)으로 데이터 클럭(CK, CK#) 대비 1/2주파수(frequency)를 갖는 클럭을 사용하면서도, 싱크 펄스(Sync Pulse)의 펄스 폭은 데이터 클럭(CK, CK#, full rate clock)의 한주기에 맞추어 놓았으며, 내부 클럭(Internal CLK)의 한 종류의 에지(riding or falling edge)에서만 싱크 펄스(Sync Pulse)를 검출하였기에 발생하는 것이다.

따라서 싱크 펄스(Sync Pulse)의 펄스 폭을 내부 클럭(Internal CLK)의 한주기(데이터 클럭의 2주기)에 맞추어 놓고, 내부 클럭(Internal CLK)의 라이징 에지와 폴링 에지에서 싱크 펄스(Sync Pulse)를 검출해야할 필요성이 있다.

도 3은 본 발명에 따라 내부 클럭(Internal CLK)을 이용하여 싱크 펄스(Sync Pulse)를 검출하는 방법을 도시한 도면이다.

도 3을 참조하면, 싱크 펄스(Sync Pulse)는 내부 클럭(Internal CLK)의 한주기 만큼의 펄스 폭을 가진다. 그리고 내부 클럭(Internal CLK)의 라이징 에지에서 싱크 펄스(Sync Pulse)가 검출되어 제1검출신호(R_edge)가 생성되고, 내부 클럭(Internal CLK)의 폴링 에지에서 싱크 펄스(Sync Pulse)가 검출되어 제2검출신호(F_egde)가 생성된다. 제1검출신호(R_edge)와 제2검출신호(F_edge)는 싱크 펄스(Sync Pulse)와 내부 클럭(Internal CLK) 간의 타이밍에 관한 정보를 포함하므로, 이 정보를 이용하여 내부 클럭(Internal CLK)과 커맨드 간의 타이밍을 조절하는 것이 가능해진다.

내부 클럭(Internal CLK)의 라이징 에지와 폴링 에지 중 적어도 어느 하나의 에지에서는 싱크 펄스(Sync Pulse)가 검출되므로, 즉, 제1검출신호(R_edge)와 제2검출신호(F_edge) 중 적어도 하나의 신호에는 타이밍 정보가 실리므로, 내부 클럭(Internal CLK)과 커맨드 간의 타이밍을 튜닝하는 것이 가능해진다. 즉, 도 2b에서처럼 내부 클럭(Internal CLK)과 커맨드 간의 타이밍을 튜닝하는 것이 불가능해지는 경우가 발생하지 않는다.

도 4는 본 발명에 따른 메모리 시스템의 일실시예 구성도이다.

도 4에 도시된 바와 같이, 메모리 시스템은, 기어 다운 모드(Gear Down Mode)시에 사용되는 내부 클럭(Internal CLK)의 라이징 에지와 폴링 에지에서 싱크 펄스(Sync Pulse)를 검출하는 검출부(420)와, 검출부(420)의 검출결과(R_edge, F_edge)를 메모리 콘트롤러(460)로 전달하는 전달부(430)를 포함하는 메모리장치(410); 및 전달받은 검출결과(R_edge, F_edge)에 응답하여 메모리장치(410)로 인가할 커맨드(command)의 타이밍(timing)을 튜닝(tuning)하는 메모리 콘트롤러(460)를 포함한다.

기어 다운 모드시에 내부 클럭(Internal CLK)과 커맨드 간의 타이밍을 검출하기 위하여 메모리 콘트롤러(460)로부터 메모리장치(410)로는 싱크 펄스(Sync Pulse)가 인가된다. 싱크 펄스(Sync Pulse)의 인가는 칩 셀렉트 신호(CS#)가 인가되는 패드를 통하여 이루어질 수도 있으며, 다른 커맨드 패드를 통하여 이루어질 수도 있다. 싱크 펄스(Sync Pulse)는 내부 클럭(Internal CLK)의 1주기(데이터 클럭 2주기)와 동일한 펄스 폭을 갖는 것이 바람직하다.

검출부(420)는 메모리장치로 인가된 싱크 펄스(Sync Pulse)를 내부 클럭(Internal CLK)의 라이징 에지와 폴링 에지에서 검출한다. 이러한 검출부(420)는 도면과 같이 듀얼 에지 카운터(Dual Edge Counter)를 포함하여 구성될 수 있다. 듀얼 에지 카운터는 인터널 클럭(Internal CLK)의 라이징 에지에서 싱크 펄스가 활성화된 것이 한번이라도 검출되면 제1검출신호(R_edge)를 '로우'로 출력한다. 또한, 인터널 클럭(Internal CLK)의 폴링 에지에서 싱크 펄스(Sync Pulse)가 활성화된 것이 한번이라도 검출되면 제2검출신호(F_edge)를 '로우'로 출력한다. 반면에 인터널 클럭(Internal CLK)의 라이징 에지에서 싱크 펄스(Sync Pulse)가 활성화된 것이 검출되지 않으면 제1검출신호(R_edge)를 '하이'로 출력한다. 또한, 인터널 클럭(Internal CLK)의 폴링 에지에서 싱크 펄스(Sync Pulse)가 활성화된 것이 검출되지 않으면 제2검출신호(F_edge)를 '하이'로 출력한다. 이러한 듀얼 에지 카운터의 동작은 도 3을 참조하면 더욱 명확히 이해될 수 있다.

전달부(430)는 검출부(420)가 검출한 검출결과(R_edge, F_edge)를 메모리 콘트롤러(460)로 전달한다. 전달부(430)는 검출결과(R_edge, F_edge))를 출력하기 출력드라이버(431, 432)를 포함하여 구성된다. 검출결과(R_edge, F_edge)를 메모리 콘트롤러(460)로 전달하기 위한 패드로는 DQ패드와 같이 메모리장치(410)와 메모리 콘트롤러(460) 간에 정보를 주고받는 패드가 사용될 수 있다.

메모리 콘트롤러(460)는 전달받은 검출결과(R_edge, F_edge)를 이용하여 커맨드의 타이밍을 조절한다. 메모리 콘트롤러(460)가 메모리장치(410)에 인가한 싱크 펄스(Sync Pulse)와 메모리장치의 내부 클럭(Internal CLK) 간의 타이밍 정보가 포함된 검출결과(R_edge, F_edge)를 피드백받고, 피드백받은 검출결과(R_edge, F_dege)를 이용하여 커맨드의 타이밍을 조절하여 커맨드와 내부 클럭(Internal CLK) 간의 타이밍을 튜닝하는 것이다.

기어 다운 모드시에 내부 클럭(Internal CLK)과 커맨드 간의 타이밍을 조절하기 위한 전체적인 동작을 살펴보면, 먼저 메모리 콘트롤러(460)로부터 인가된 싱크 펄스(Sync Pulse)가 메모리장치의 내부 클럭(Internal CLK)의 라이징 에지와 폴링 에지에서 검출된다. 검출결과(R_edge, F_edge)에는 싱크 펄스(Sync Pulse)와 내부 클럭(Internal CLK) 간의 타이밍 정보가 포함되어 있는데, 이러한 검출결과(R_edge, F_edge)는 메모리 콘트롤러(460)로 전달된다. 그리고 메모리 콘트롤러(460)는 피드백받은 검출결과(R_edge, F_edge)를 이용하여 내부 클럭(Internal CLK)과 커맨드 간의 타이밍을 튜닝한다.

도 5는 본 발명의 다른 실시예에 따른 메모리 시스템의 구성도이다.

도 5는 전달부(530)가 도 4와 달라진 구성을 갖는다. 도 5의 전달부(530)도 검출부(420)의 검출결과(R_edge, F_edge)를 메모리 콘트롤러(460)에 전달하는 역할을 수행하지만, 검출결과(R_edge, F_edge)를 그대로 전달하지는 않고 연산을 통해 정보를 가공하여 전달한다.

전달부(530)는 검출부(420)의 검출결과(R_edge, F_edge)를 논리 연산하기 위한 연산부(540)와, 연산부(540)의 연산결과(Sample_Fail, Delay)를 메모리 콘트롤러(460)로 출력하기 위한 출력부(550)를 포함하여 구성된다.

검출부(420)의 검출 이후에 제1검출신호(R_edge)가 '하이'이면 내부 클럭(Internal CLK)의 라이징 에지에서 싱크 펄스(Sync Pulse)가 활성화된 것이 한번도 검출되지 않았다는 것을 뜻하고, 제1검출신호(R_edge)가 '로우'이면 내부 클럭(Internal CLK)의 라이징 에지에서 싱크 펄스(Sync Pulse)가 활성화된 것이 검출되었다는 것을 뜻한다. 또한, 검출부(420)의 검출 이후에 제2검출신호가 '하이'이면 내부 클럭(Internal CLK)의 폴링 에지에서 싱크 펄스(Sync Pulse)가 활성화된 것이 한번도 검출되지 않았다는 것을 뜻하고, 제2검출신호(F_edge)가 '로우'이면 내부 클럭(Internal CLK)의 폴링 에지에서 싱크 펄스(Sync Pulse)가 활성화된 것이 한번도 검출되지 않았다는 것을 뜻한다.

연산부(540)는 낸드게이트(541, 544)와 인버터(542, 543, 545)를 포함하여 구성된다. 연산부(540)는 (R_edge, F_edge)가 (로우, 하이) 또는 (로우, 로우)이면 지연신호(DELAY)를 '로우'로 비활성화시킨다. 제1검출신호(R_edge)가 '로우'라 함은 내부 클럭(Internal CLK)의 라이징 에지에서 싱크 펄스(Sync Pulse)가 활성화되는 것이 검출된다는 것을 뜻한다. 따라서 싱크 펄스(Sync Pulse)와 동일한 타이밍을 갖는 커맨드도 내부 클럭(Internal CLK)의 라이징 에지에서 유효하게 검출될 것이라는 것을 짐작할 수 있다. 따라서 이 경우에는 지연신호(Delay)를 비활성화하여 메모리 콘트롤러(460)가 커맨드의 타이밍을 조절하지 않도록 한다.

연산부(540)는 (R_edge, F_edge)가 (하이, 로우)이면 지연신호(DELAY)를 '하이'로 활성화시킨다. 제1검출신호(R_edge)가 '하이'이고 제2검출신호(F_edge)가 '로우'라 함은 내부 클럭(Internal CLK)의 라이징 에지에서는 싱크 펄스(Sync Pulse)가 검출되지 않고, 내부 클럭(Internal CLK)의 폴링 에지에서만 싱크 펄스(Sync Pulse)가 검출된다는 것을 의미한다. 따라서 이 경우에는 커맨드의 타이밍이 변경될 필요가 있기 때문에 지연신호(Delay)를 활성화하여 메모리 콘트롤러(460)가 커맨드의 타이밍을 조절하도록 한다.

연산부(540)는 (R_edge, F_edge)가 (하이, 하이)이면 검출실패 신호(Sample_Fail)를 '하이'로 활성화시킨다. 제1검출신호(R_edge)와 제2검출신호(F_edge)가 모두 '하이'라는 것은, 내부 클럭(Internal CLK)의 라이징 에지와 폴링 에지의 그 어디에서도 싱크 펄스(Sync Pulse)가 검출되지 않았다는 것을 의미하는데, 이러한 상황에서는 내부 클럭(Internal CLK)과 싱크 펄스(Sync Pulse)간의 타이밍에 관한 그 어떤 정보도 생성되지 않는다. 따라서 이 경우에는 검출이 실패하였다는 정보를 생성하는 것이다. 싱크 펄스(Sync Pulse)가 내부 클럭(Internal CLK)의 라이징 에지와 폴링 에지 모두에서 검출되지 않는 경우는 거의 발생하지 않으므로, 연산부(540)에서 검출실패 신호(Sample_Fail)를 생성하는 부분은 생략될 수 있다. 즉, 낸드게이트(541)와 인버터(542)는 연산부(540)에서 생략될 수 있다.

출력부(550)는 연산부(540)의 연산결과(Delay, Sample_Fail)를 메모리 콘트롤러(460)로 출력하기 위한 출력 드라이버(551, 552)를 포함하여 구성된다.

메모리 콘트롤러(460)는 지연신호(Delay)가 비활성화된 경우 싱크 펄스(Sync Pulse)와 동일한 타이밍에 커맨드를 메모리장치(410)로 인가한다. 그러나, 지연신호(Delay)가 활성화된 경우에는 내부 클럭(Internal CLK)을 기준으로 싱크 펄스(Sync Pulse)보다 반클럭 지연된 타이밍에 커맨드를 메모리장치로 인가한다. 또한, 검출실패 신호(Sample_Fail)가 활성화되면 커맨드와 내부 클럭(Internal CLK) 간의 타이밍을 튜닝하는 동작을 다시 시작하도록 한다.

도 5에서의 검출부(420)의 동작은 도 4와 동일하게 이루어지므로, 여기서는 이에 대한 상세한 설명을 생략하기로 한다.

기어 다운 모드시에 내부 클럭(Internal CLK)과 커맨드 간의 타이밍을 조절하기 위한 전체적인 동작을 살펴보면, 먼저 메모리 콘트롤러(460)로부터 인가된 싱크 펄스(Sync Pulse)가 메모리장치의 내부 클럭(Internal CLK)의 라이징 에지와 폴링 에지에서 검출된다. 검출결과 내부 클럭(Internal CLK)의 라이징 에지에서 싱크 펄스(Sync Pulse)가 활성화된 것으로 검출된 경우(R_edge='로우')에 메모리장치로(410)부터 메모리 콘트롤러(460)로 커맨드의 지연값을 조절하지 말라는 정보가 전달된다. 검출결과 내부 클럭(Internal CLK)의 라이징 에지에서는 싱크 펄스가 활성화된 것으로 검출되지 않고(R_edge='하이'), 내부 클럭의 폴링 에지에서 싱크 펄스(Sync Pulse)가 활성화된 것으로 검출된(F_edge='로우') 경우에는 메모리장치(410)로부터 메모리 콘트롤러(460)로 커맨드의 지연값을 조절하라는 정보가 전달된다. 그리고 메모리 콘트롤러(460)는 전달받은 정보를 이용하여 커맨드의 지연값을 조절하거나 조절하지 않는 방법으로 커맨드의 타이밍을 튜닝한다. 만약에 내부클럭(Internal CLK)의 라이징 에지와 폴링 에지 모두에서 싱크 펄스(Sync Pulse)가 검출되지 않았으면 메모리장치(410)는 싱크 펄스(Sync Pulse)의 검출이 실패했다는 정보를 메모리 콘트롤러(460)에 전달하며, 메모리 콘트롤러(460)는 커맨드와 내부 클럭(Internal CLK) 간의 타이밍을 튜닝하기 위한 동작을 다시 시작한다.

도 6은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 구성도이다.

도 4와 도 5의 실시예에서는 메모리장치(410)가 내부 클럭(Internal CLK)과 싱크 펄스(Sync Pulse) 간의 타이밍 관계를 검출하여 메모리 콘트롤러(460)로 전달하고, 메모리 콘트롤러(460)는 메모리장치(410)로부터 전달받은 정보를 이용하여 커맨드의 타이밍을 튜닝하는 방식으로, 내부 클럭(Internal CLK)과 커맨드 간의 타이밍을 조절했다. 도 6의 실시예에서는 메모리장치(410)가 자체적으로 내부 클럭(Internal CLK)의 타이밍을 튜닝하는 방법으로, 내부 클럭(Internal CLK)과 커맨드 간의 타이밍을 조절한다.

도 6에 도시된 바와 같이, 메모리장치는, 기어 다운 모드시에 사용되는 내부 클럭(Internal CLK)의 라이징 에지와 폴링 에지에서 싱크 펄스(Sync Pulse)를 검출하는 검출부(420); 및 검출부(420)의 검출결과(R_edge, F_edge)에 응답하여 내부 클럭(Internal CLK)의 타이밍을 튜닝하는 내부 클럭 튜닝부(630)를 포함한다.

내부 클럭 튜닝부(630)는 검출부(420)의 검출결과(R_edge, F_edge)를 논리연산하기 위한 연산부(640); 및 연산부(640)의 연산결과(Delay)에 따라 내부 클럭(Internal CLK)을 그대로 사용하거나, 내부 클럭을 반전한 클럭(Internal CLKB)을 새로운 내부 클럭(NEW_Internal CLK)으로 사용하기 위한 내부 클럭 선택부(650)를 포함한다.

연산부(640)는 도 5에서 설명한 연산부(540)와 동일하게 구성되며, 동일하게 동작한다. 물론, 검출실패 신호(Sample_Fail)를 생성하는 부분(641, 642)은 연산부(640)에서 생략 가능하다. 지연신호(Delay)가 비활성화되면 내부 클럭 선택부(650)는 현재 사용중인 내부 클럭(Internal CLK)을 새로운 내부 클럭(NEW_Internal CLK)으로 선택한다(Internal CLK = NEW_Internal CLK). 이 경우 내부 클럭(Internal CLK)은 변경되지 않는다. 지연신호(Delay)가 활성화되면 내부 클럭 선택부(650)는 반전된 내부 클럭(Internal CLKB)을 새로운 내부 클럭(NEW_Internal CLK)으로 선택한다(Internal CLKB = NEW_Internal CLK). 이 경우 새로운 내부 클럭(NEW_Internal CLK)은 기존의 내부 클럭을 반전한 클럭(Internal CLKB)이 된다. 즉, 내부 클럭(Internal CLK)의 위상이 180도 변경된다. 내부 클럭 선택부(650)는 멀티 플렉서로 구성될 수 있다.

연산부(640)에서 생성된 검출실패 신호(Sample_Fail)는 출력드라이버로 구성되는 출력부(660)를 통해 메모리 콘트롤러(560)로 출력될 수 있다. 도 5의 실시예에서와 마찬가지로 검출실패 신호(Sample_Fail)의 생성 및 출력과 관련된 부분들은 생략되는 것이 가능하다.

내부 클럭(Internal CLK)과 커맨드 간의 타이밍을 맞추기 위해서는 내부 클럭(Internal CLK)의 타이밍을 변경시키거나 커맨드의 타이밍을 변경시키면 된다. 도 4,5의 실시예에서는 커맨드의 타이밍을 변경시키는 방법을 사용하고, 도 6의 실시예에서는 내부 클럭(Internal CLK)의 타이밍을 변경시키는 방법을 사용한다. 따라서 도 4,5의 실시예와 도 6의 실시예에서는 동일한 효과를 기대할 수 있다.

기어 다운 모드시에 내부 클럭(Internal CLK)과 커맨드 간의 타이밍을 조절하기 위한 전체적인 동작을 살펴보면, 먼저 메모리 콘트롤러(460)로부터 인가된 싱크 펄스(Sync Pulse)가 메모리장치의 내부 클럭(Internal CLK)의 라이징 에지와 폴링 에지에서 검출된다. 그리고 검출된 결과를 이용하여 메모리장치(410)는 내부 클럭(Internal CLK)의 타이밍을 튜닝한다. 상세하게, 내부 클럭(Internal CLK)의 라이징 에지에서 싱크 펄스(Sync Pulse)가 활성화된 것으로 검출된 경우에, 메모리장치(410)는 내부 클럭(Internal CLK)을 그대로 사용한다. 내부 클럭(Internal CLK)의 라이징 에지에서 싱크 펄스(Sync Pulse)가 활성화된 것으로 검출되지 않고, 내부 클럭(Internal CLK)의 폴링 에지에서 싱크 펄스(Sync Pulse)가 활성화된 것으로 검출된 경우에는 메모리장치(410)는 반전된 내부 클럭(Internal CLKB)을 새로운 내부 클럭(NEW_Internal CLK)으로 사용한다. 따라서 내부 클럭(Internal CLK)과 커맨드 간의 타이밍이 조절될 수 있다. 만약에 내부 클럭(Internal CLK)의 라이징 에지와 폴링 에지 모두에서 싱크 펄스(Sync Pulse)가 검출되지 않았으면 메모리장치(410)는 싱크 펄스(Sync Pulse)의 검출이 실패되었다는 정보를 메모리 콘트롤러(460)에 전달하며, 메모리 콘트롤러(460)는 커맨드와 내부 클럭(Internal CLK) 간의 타이밍을 튜닝하기 위한 동작을 다시 시작하도록 메모리장치(410)를 제어한다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

410: 메모리 장치 420: 검출부
430: 전달부 460: 메모리 콘트롤러
530: 전달부 540: 연산부
550: 출력부 630: 내부 클럭 튜닝부
640: 연산부 650: 내부 클럭 선택부

Claims

메모리장치의 기어 다운 모드시에 내부 클럭과 커맨드 간의 타이밍을 조절하는 방법에 있어서,
메모리장치가 상기 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 제1단계;
상기 싱크 펄스의 검출결과를 메모리 콘트롤러로 전달하는 제2단계; 및
상기 메모리 콘트롤러가 상기 커맨드의 타이밍을 튜닝하는 제3단계를 포함하고,
상기 싱크 펄스는 상기 내부 클럭의 한클럭 주기 만큼의 펄스 폭을 가지는
내부 클럭과 커맨드 간의 타이밍 조절방법.
삭제
제 1항에 있어서,
상기 제3단계에서 상기 메모리 콘트롤러는
상기 제1단계의 검출결과 상기 내부 클럭의 라이징 에지에서 상기 싱크 펄스가 활성화된 것으로 검출되면 상기 커맨드의 지연값을 조절하지 않으며,
상기 제1단계의 검출결과 상기 내부 클럭의 라이징 에지에서는 상기 싱크 펄스가 비활성화된 것으로 검출되고 상기 내부 클럭의 폴링 에지에서는 상기 싱크 펄스가 활성화된 것으로 검출되면 상기 커맨드의 지연값을 조절하는
것을 특징으로 하는 내부 클럭과 커맨드 간의 타이밍 조절방법.
메모리장치의 기어 다운 모드시에 내부 클럭과 커맨드 간의 타이밍을 조절하는 방법에 있어서,
상기 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 제1단계; 및
상기 제1단계에서의 검출결과에 따라 상기 내부 클럭의 타이밍을 튜닝하는 제2단계를 포함하고,
상기 싱크 펄스는 상기 내부 클럭의 한클럭 주기 만큼의 펄스 폭을 가지는
내부 클럭과 커맨드 간의 타이밍 조절방법.
삭제
제 4항에 있어서,
상기 제2단계는
상기 제1단계의 검출결과 상기 내부 클럭의 라이징 에지에서 상기 싱크 펄스가 활성화된 것으로 검출되면 상기 내부 클럭을 그대로 사용하고,
상기 제1단계의 검출결과 상기 내부 클럭의 라이징 에지에서는 상기 싱크 펄스가 비활성화된 것으로 검출되고 상기 내부 클럭의 폴링 에지에서는 상기 싱크 펄스가 활성화된 것으로 검출되면 상기 내부 클럭을 반전하여 새로운 내부 클럭으로 사용하는
것을 특징으로 하는 내부 클럭과 커맨드 간의 타이밍 조절방법.
기어 다운 모드시에 사용되는 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 검출부; 및
상기 검출부의 검출결과를 메모리 콘트롤러로 전달하기 위한 전달부를 포함하고,
상기 싱크 펄스는 상기 내부 클럭의 한클럭 주기 만큼의 펄스 폭을 가지는
반도체 메모리장치.
삭제
제 7항에 있어서,
상기 전달부는
상기 검출부의 검출결과를 논리연산하기 위한 연산부; 및
상기 연산부의 연산결과를 메모리 콘트롤러로 출력하기 위한 출력부
를 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 9항에 있어서,
상기 연산부는
상기 내부 클럭의 라이징 에지에서 상기 싱크 펄스가 활성화된 것으로 검출되면 커맨드의 지연값이 조절될 필요가 없다는 정보를 포함하는 상기 연산결과를 생성하고,
상기 내부 클럭의 라이징 에지에서 상기 싱크 펄스가 비활성화된 것으로 검출되고 상기 내부 클럭의 폴링 에지에서 상기 싱크 펄스가 활성화된 것으로 검출되면 상기 커맨드의 지연값이 조절될 필요가 있다는 정보를 포함하는 상기 연산결과를 생성하는
것을 특징으로 하는 반도체 메모리장치.
제 10항에 있어서,
상기 연산부는
상기 내부 클럭의 라이징 에지에서 상기 싱크 펄스가 비활성화된 것으로 검출되고 상기 내부 클럭의 폴링 에지에서 상기 싱크 펄스가 비활성화된 것으로 검출되면 상기 싱크 펄스의 검출이 실패했다는 정보를 포함하는 상기 연산결과를 생성하는
것을 특징으로 하는 반도체 메모리장치.
기어 다운 모드시에 사용되는 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 검출부와, 상기 검출부의 검출결과를 메모리 콘트롤러로 전달하기 위한 전달부를 포함하는 메모리장치; 및
전달받은 상기 검출결과에 응답하여 상기 메모리장치로 인가할 커맨드의 타이밍을 튜닝하는 메모리 콘트롤러를 포함하고,
상기 싱크 펄스는 상기 내부 클럭의 한클럭 주기 만큼의 펄스 폭을 가지는
메모리 시스템.
삭제
제 12항에 있어서,
상기 전달부는
상기 검출부의 검출결과를 논리연산하기 위한 연산부; 및
상기 연산부의 연산결과를 메모리 콘트롤러로 출력하기 위한 출력부
를 포함하는 것을 특징으로 하는 메모리 시스템.
제 14항에 있어서,
상기 연산부는
상기 내부 클럭의 라이징 에지에서 상기 싱크 펄스가 활성화된 것으로 검출되면 상기 커맨드의 지연값이 조절될 필요가 없다는 정보를 포함하는 상기 연산결과를 생성하고,
상기 내부 클럭의 라이징 에지에서 상기 싱크 펄스가 비활성화된 것으로 검출되고 상기 내부 클럭의 폴링 에지에서 상기 싱크 펄스가 활성화된 것으로 검출되면 상기 커맨드의 지연값이 조절될 필요가 있다는 정보를 포함하는 상기 연산결과를 생성하는
것을 특징으로 하는 메모리 시스템.
제 15항에 있어서,
상기 연산부는
상기 내부 클럭의 라이징 에지에서 상기 싱크 펄스가 비활성화된 것으로 검출되고 상기 내부 클럭의 폴링 에지에서 상기 싱크 펄스가 비활성화된 것으로 검출되면 상기 싱크 펄스의 검출이 실패했다는 정보를 포함하는 상기 연산결과를 생성하는 것을
특징으로 하는 메모리 시스템.
기어 다운 모드시에 사용되는 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 검출부; 및
상기 검출부의 검출결과에 응답하여 상기 내부 클럭의 타이밍을 튜닝하는 내부 클럭 튜닝부를 포함하고,
상기 싱크 펄스는 상기 내부 클럭의 한클럭 주기 만큼의 펄스 폭을 가지는
반도체 메모리장치.
삭제
제 17항에 있어서,
상기 내부 클럭 튜닝부는
상기 검출부의 검출결과를 논리연산하기 위한 연산부; 및
상기 연산부의 연산결과에 따라 상기 내부 클럭을 그대로 사용하거나, 상기 내부 클럭을 반전한 클럭을 새로운 내부 클럭으로 사용하기 위한 내부 클럭 선택부
를 포함하는 것을 특징으로 하는 반도체 메모리장치.
제 19항에 있어서,
상기 연산부는
상기 내부 클럭의 라이징 에지에서 상기 싱크 펄스가 활성화된 것으로 검출되면 현재의 내부 클럭을 그대로 사용해도 좋다는 정보를 상기 내부 클럭 선택부로 전달하고,
상기 내부 클럭의 라이징 에지에서 상기 싱크 펄스가 비활성화된 것으로 검출되고 상기 내부 클럭의 폴링 에지에서 상기 싱크 펄스가 활성화된 것으로 검출되면 상기 내부 클럭을 반전한 클럭을 새로운 내부 클럭으로 사용하라는 정보를 상기 내부 클럭 선택부로 전달하는
것을 특징으로 하는 반도체 메모리장치.
제 20항에 있어서,
상기 연산부는
상기 내부 클럭의 라이징 에지에서 상기 싱크 펄스가 비활성화된 것으로 검출되고 상기 내부 클럭의 폴링 에지에서 상기 싱크 펄스가 비활성화된 것으로 검출되면 상기 싱크 펄스의 검출이 실패했다는 정보를 생성하고,
상기 반도체 메모리장치는
상기 싱크 펄스의 검출이 실패했다는 정보를 메모리 콘트롤러로 출력하기 위한 출력부를 더 포함하는
것을 특징으로 하는 반도체 메모리장치.
제 17항에 있어서,
상기 싱크 펄스는
칩 셀렉트 신호가 입력되는 패드를 통하여 메모리장치로 인가되는 것을 특징으로 하는 반도체 메모리장치.
제 7항 또는 제 17항 중 어느 한 항에 있어서,
상기 검출부는,
듀얼 에지 카운터를 포함하는
것을 특징으로 하는 반도체 메모리장치.