JP5188287B2 - 通信装置 - Google Patents

Description

本発明は、多相クロックにより同期を検出する通信装置に関し、特に、伝送信号のサンプリングに不要なクロックを停止する通信装置に関する。

無線通信用のＬＳＩは、高周波（ＲＦ）用のＬＳＩと、ベースバンド（ＢＢ）用のＬＳＩとから構成される。高周波用のＬＳＩは、アンテナで受信した信号をアナログ処理する。ベースバンド用のＬＳＩは、変調前、又は、復調後の伝送信号をディジタル処理する。これら高周波用のＬＳＩとベースバンド用のＬＳＩとの間の高速同期通信において、その伝送路において信号の遅延やジッタが発生する。このとき、それらＬＳＩが互いに非同期の関係にあるクロック信号に基づいてそれぞれ動作した場合には、受信側ＬＳＩでデータを正しく受信できない問題がある。そこで、受信側ＬＳＩでデータの受信に用いるクロックの位相を制御して、データ受信を正しく行うことが行われる。このように、受信側ＬＳＩにおいてデータ受信に用いるクロックの位相を制御する方法の一例が特許文献１、２に開示されている。

特許文献１に記載のベースバンド信号受信回路では、複数のクロック位相を用いて、入力されるベースバンド信号に含まれる同期ワードをサンプリングし、ベースバンド信号に立ち上り又は立下り変化点が生じた際のクロック位相の変化点数情報に基づき、サンプリングクロック位相を決定する。そして、決定したサンプリングクロックによりベースバンド信号をサンプリングすることで、ベースバンド信号（シリアル信号）のシンボルを正しく復元可能とする。

なお、関連する技術が記載された特許文献２に係る受信装置では、伝送信号のプリアンブル部分を受信する際には高速クロックによりサンプリングを行い、プリアンブル部分に後続するデータ部分を受信する際には低速クロックに切替えてサンプリングを行うことで、オーバーサンプリングによる消費電力を低減する。
特許３４９００７８号公報 特許３７９２９０４号公報

しかしながら、通信システムにおいて一般的に使用されるフレーム構成（伝送信号を、プリアンブル部分とペイロード部分を含むフレームとして構成する。）を用いて通信する場合に、特許文献１記載のベースバンド信号受信回路では、決定したサンプリングクロックを除く他のクロックを停止することなく、ペイロード部分を含むベースバンド信号のサンプリングを行うものであり、電力を無駄に消費するという問題がある。

本発明に係る通信装置は、伝送信号を位相が互いに異なる複数のクロックで受信して当該伝送信号に含まれる同期ワードをサンプリングし、前記サンプリングの結果と予め定めた同期パターンとを比較して、前記同期パターンと一致する前記同期ワードをサンプリングすることができたクロックを前記複数のクロックのうちから識別する同期検出部と、前記同期パターンと一致する前記同期ワードをサンプリングすることができた前記クロックのうち、前記伝送信号のサンプリングに使用する一のクロックを選択して、他のクロックを停止するための指示を出力するクロック位相選択部と、前記クロック位相選択部からの指示を受けて、前記複数のクロックのうち、前記伝送信号のサンプリングに使用するクロックとして選択された前記一のクロックを前記同期検出部に供給すると共に、他のクロックの前記同期検出部への供給を停止するクロックゲート部と、を有するものである。

本発明に係る通信装置によれば、複数のクロックのうち正しく同期ワードをサンプリングすることができたクロックを識別する。次に、識別したクロックのうち伝送信号のサンプリングに使用する一のクロックを選択して、他のクロックを停止するための指示を出力する。次いで、クロック停止の指示を受けて、複数のクロックのうち選択したクロックを供給すると共に、他のクロックの供給を停止する。従って、供給するクロックを選択した以後は不要なクロックの供給を停止することで、ＬＳＩの消費電力を低減することができる。

本発明に係る通信装置によれば、不要なクロックの供給を停止することで低電力化が可能な通信装置を提供することができる。

実施の形態１．
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。まず、図１を参照して、本実施の形態にかかる通信装置（具体的には受信装置）の構成について説明する。図１に示すように、受信装置は、アンテナ１と、高周波（ＲＦ）部２と、デジタルベースバンド（ＤＢＢ）部３とを有する。

ＲＦ部２は、復調器２１と、第１のＰＬＬ（Phase Locked Loop）回路２３とを有する。復調器２１は、アンテナ１を介して受信される無線信号を復調してデータ信号を生成する。このデータ信号は、例えば、８ビットのビット幅を有するパラレルデータである。復調器２１は、例えば、パラレルデータをシリアルデータに変換して伝送信号として出力する。伝送信号は、例えば、１ビットのビット幅のデータ列を構成する。

本実施の形態における伝送信号は、データ列中に、同期ワード（Sync Word）領域と、ペイロード（Payload）領域とを有する。同期ワード領域には、予めシステムにおいて設定した同期ワードデータを格納する。ペイロード領域には、システムにおいて処理される処理データを格納する。システムでは、同期ワードに続けてペイロードを送信する。そして、同期ワードによって、ペイロードの伝送単位を管理する。

同期ワードに続いて、第１のＰＬＬ回路２３は、例えば、単相の第１のクロックを出力する。この第１のクロックは、復調器２１におけるデータ列の動作処理に用いられる。

ＤＢＢ部３は、同期検出部３０と、クロック位相選択部４０と、第２のＰＬＬ回路５０と、クロックゲート部６０と、クロック乗せ換え処理部７０と、ＦＩＦＯ部８０と、信号処理回路９０とを有する。尚、同期検出部３０とクロック乗せ換え処理部７０を囲う破線部分１００の詳細については後述する。

同期検出部３０は、同期パターン検出ユニット３１を有する。同期パターン検出ユニット３１は、伝送信号を位相が互いに異なる複数のクロックで受信する。次いで、受信した伝送信号に含まれる同期ワードを位相が互いに異なる複数のクロックでサンプリングし、サンプリングの結果と予め定めた同期パターンとを比較する。次いで、同期パターンと一致する同期ワードをサンプリングすることができたクロックを、複数のクロックのうちから識別する。即ち、同期パターン検出ユニット３１は、位相が互いに異なるｎ個のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]で、入力された同期ワードをサンプリングする。同期パターン検出ユニット３１は、複数の互いに異なるｎ個のクロックのうち、予め定めた同期パターンを正しくサンプリングすることができたクロックがどのクロックなのかを示す信号であるＯＫＦＬＧ［ｎ−１：０］をクロック位相選択部４０へと出力する。例えば、ＯＫＦＬＧ［ｎ−１：０］は、予め定めた同期パターンを正しくサンプリングすることができたクロックに対応するビットが１となり、係る同期パターンを正しくサンプリングすることができなかったクロックに対応するビットは０となる信号である。尚、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]は後述するクロックゲート部６０によりゲーティングされた後の多相クロックであり、クロックゲート部６０によるゲーティングの詳細は後述する。

図２を参照して、同期検出部３０のより詳細な構成について説明する。図２は、図１において破線部分１００で示した範囲を詳細に説明するための図であり、同期検出部３０と、後述するクロック乗せ換え処理部７０の構成を示すブロック図の一例である。図に示すように、同期検出部３０において、同期パターン検出ユニット３１を複数の同期パターン検出器３１ａ〜３１ｈにより構成する。本実施の形態では、同期パターン検出器３１ａ〜３１ｈは、同期ワードによりキャラクタ同期を行う。尚、図２においては、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]の位相の個数が８個である例を示し、位相が互いに異なる８個のクロックＧ＿ＦＣＬＫ＿Ｐ０〜７で同期パターン検出器３１ａ〜３１ｈが動作するものとして説明する。

伝送信号を受信した同期パターン検出器３１ａ〜３１ｈは、クロックＧ＿ＦＣＬＫ＿Ｐ０〜７で伝送信号に含まれる同期ワードをサンプリングする。具体的には、クロックの立ち上がりエッジ（又は、立ち下がりエッジ）で伝送信号の同期ワードをサンプリングする。次いで、同期パターン検出器３１a〜３１ｈは、予め定めて格納した同期パターン（例えばＤＢＢ部３が有するレジスタ等の記憶手段に、予め定めた同期パターンは格納されている。）と、伝送信号に含まれる同期ワードのサンプリングの結果とを比較する。次いで、同期パターン検出器３１a〜３１ｈは、同期パターンと一致する同期ワードをサンプリングすることができたクロックを、クロックＧ＿ＦＣＬＫ＿Ｐ０〜７のうちから識別する。同期パターン検出器３１ａ〜３１ｈのそれぞれは、供給されたクロックで予め定めた同期パターンを正しくサンプリングすることができた場合には、例えば１を示すＯＫＦＬＧ信号を出力し、供給されたクロックで予め定めた同期パターンを正しくサンプリングすることができなかった場合には、例えば０を示すＯＫＦＬＧ信号を出力する。具体的に説明すると、例えば、同期パターン検出器３１aは、クロックＧ＿ＦＣＬＫ＿Ｐ０を用いて伝送信号に含まれる同期ワードをサンプリングする。そこで、同期パターン検出器３１aは、クロックＧ＿ＦＣＬＫ＿Ｐ０で係る同期ワードをサンプリングした結果と、記憶手段に格納された、予め定めた同期パターンとを比較する。そして、係るサンプリングの結果と同期パターンとが一致していれば、同期パターン３１aは、クロックＧ＿ＦＣＬＫ＿Ｐ０は予め定めた同期パターンを正しくサンプリングすることができたクロックであると判定し、"１"を示すＯＫＦＬＧ０信号を出力する。その他の同期パターン検出器３１ｂ〜３１ｈも同様の動作を行い、それぞれＯＫＦＬＧ１乃至ＯＫＦＬＧ７を出力する。したがって、図２に示すＯＫＦＬＧ[ｎ−１：０]は、予め定めた同期パターンを正しくサンプリングすることができたクロックに対応するビットは１となり、係る同期パターンを正しくサンプリングすることができなかったクロックに対応するビットは０となる複数ビットのパラレル信号である。同期検出部３０は、ＯＫＦＬＧ[ｎ−１：０]を、クロック位相選択部４０に出力する。同期パターン検出器３１ａ〜３１ｈからのパラレル信号ＯＫＦＬＧ［ｎ−１：０］の例としては、（ＯＫＦＬＧ７，ＯＫＦＬＧ６，ＯＫＦＬＧ５，・・・ＯＫＦＬＧ０）＝(０，０，１，１，１，１，１，０)という信号が一例として考えられる。ビット列の最も左側のビットが最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を、最も右側のビットが最下位ビット（ＬＳＢ：Ｌｅｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）をそれぞれ示す。この例では、ＬＳＢより数えて２番目から６番目までのクロックＧ＿ＦＣＬＫ＿Ｐ１〜５で、同期ワードを正しく検出できたことを示す。

同期パターン検出器３１ａ〜３１ｈは、伝送信号の受信後は、全てのクロックＧ＿ＦＣＬＫ＿Ｐ０〜７で動作する。そして、後述するように、クロックゲート部６０においてクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]がゲーティングされた後は、クロック位相選択部４０で選択したクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のみで動作する。例えば、クロックＧ＿ＦＣＬＫ＿Ｐ０〜７のうちクロックＧ＿ＦＣＬＫ＿Ｐ３を選択した場合には、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]は選択した１相のクロックＧ＿ＦＣＬＫ＿Ｐ３を示す。

クロック位相選択部４０は、同期パターンと一致する同期ワードをサンプリングすることができたクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、伝送信号のサンプリングに使用する一のクロックを選択して、他のクロックを停止するための指示を出力する。クロック位相選択部４０はクロック制御部４１を有する。クロック制御部４１は、サンプリングクロックとして選択しなかったクロックであって、同期ワードに続くペイロードの受信に不要なクロックを停止するための制御を行う。

具体的には、クロック位相選択部４０は、同期検出部３０からの出力信号ＯＫＦＬＧ［ｎ−１：０］を受けて、複数のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、サンプリングに使用する一のクロックを選択する。クロック位相選択部４０は、選択したクロックを示す選択信号ＣＬＫＳＥＬ［ｎ−１：０］をＦＩＦＯ部８０のセレクタ８１へと出力する。選択信号ＣＬＫＳＥＬ［ｎ−１：０］は、クロック位相選択部４０からの出力を示すパラレル信号である。選択信号ＣＬＫＳＥＬ［ｎ−１：０］は、ｎ本の信号線によりパラレルに伝送する。例えば、サンプリングクロックとして選択したクロックを１で示し、選択しなかったクロックを０で示すものとする。例えば、８相のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]から１相のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]を選択するものとして、クロック位相選択部４０は、同期検出部３０からの出力信号ＯＫＦＬＧ［ｎ−１：０］として（ＯＫＦＬＧ７，ＯＫＦＬＧ６，ＯＫＦＬＧ５，・・・ＯＫＦＬＧ０）＝(０，０，１，１，１，１，１，０)という信号を受けた場合を考える。この場合、クロック位相選択部４０は、その選択可能なクロックＧ＿ＦＣＬＫ＿Ｐ１〜５のうち、中心のクロックＧ＿ＦＣＬＫ＿Ｐ３を選択する。そして、クロック位相選択部４０は、選択信号ＣＬＫＳＥＬ［ｎ−１：０］を"００００１０００"として出力する。左端のビットが最上位ビット（ＭＳＢ）であり、同期パターン検出器３１aに入力されたクロックＧ＿ＦＣＬＫ＿Ｐ７が選択されたか否かを示す。右端のビットが最下位ビットをであり、同期パターン検出器３１hに入力されたクロックＧ＿ＦＣＬＫ＿Ｐ０が選択されたか否かを示す。即ち、この例では、クロック位相選択部４０は、ＬＳＢより数えて４番目のビットを１としており、クロック位相選択部４０は、同期パターン検出器３１eに入力されたクロックＧ＿ＦＣＬＫ＿Ｐ３を選択したことになる。これは、ＬＳＢより数えて４番目のクロックＧ＿ＦＣＬＫ＿Ｐ３でセレクタ８１を動作させることを示す。

クロック制御部４１は、同期検出部３０からの出力信号ＯＫＦＬＧ［ｎ−１：０］を受けて、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち停止するクロックを指示するイネーブル信号ＣＬＫＥＮ［ｎ−１：０］をクロックゲート部６０へと出力する。イネーブル信号ＣＬＫＥＮ［ｎ−１：０］は、クロック制御部４１からの出力を示すパラレル信号である。イネーブル信号ＣＬＫＥＮ［ｎ−１：０］は、ｎ本の信号線によりパラレルに伝送する。例えば、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち停止しないクロックを１で示し、停止するクロックを０で示すものとする。例えば、クロック制御部４１は、８相のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち７相分のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]を停止するものとして、イネーブル信号ＣＬＫＥＮ［ｎ−１：０］を"００００１０００"として出力する。左端のビットが最上位ビット（ＭＳＢ）であり、同期パターン検出器３１aに入力されたクロックＧ＿ＦＣＬＫ＿Ｐ７が停止されるか否かを示す。右端のビットは最下位ビット（ＬＳＢ）であり、同期パターン検出器３１hに入力されたクロックＧ＿ＦＣＬＫ＿Ｐ０が停止されるか否かを示す。この例では、クロック制御部４１は、同期パターン検出器３１eに入力されたクロックＧ＿ＦＣＬＫ＿Ｐ３を停止せず、その他のクロックを停止させることを示す信号を出力したことになる。

第２のＰＬＬ回路５０は、基準クロックＦＣＬＫ＿Ｍと多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］を生成する。第２のＰＬＬ回路５０は、生成した基準クロックＦＣＬＫ＿Ｍと多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］をクロックゲート部５０に出力する。本実施の形態における基準クロックＦＣＬＫと多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］は、参照クロックを逓倍した高速クロックである。また、多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］は、同速度であって、位相が互いに３６０°／ｎずつ異なる複数クロックにより構成される。本実施の形態では、ｎは８であるものとして説明する。このため、第２のＰＬＬ回路５０の出力は１ビットのビット幅と８ビットのビット幅とにより構成され、それぞれのビットは一つの位相のクロックに対応する。また、本実施の形態では、第１のＰＬＬ回路２３と第２のＰＬＬ回路５０は、同一の参照クロックから逓倍されたクロックであり、同じ周波数を有し、かつ、互いに非同期の関係を有するクロックを生成する。

クロックゲート部６０は、クロック制御部４１からのイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を受けて、第２のＰＬＬ回路５０が供給する基準クロックＦＣＬＫ＿Ｍと多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］とをゲーティングする。具体的には、クロックゲート部６０は、多相クロックＦＣＬＫ＿Ｐ[ｎ−１：０]をゲーティングし、多相クロックＦＣＬＫ＿Ｐ[ｎ−１：０]のうち選択した一のクロックをＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]として同期検出部３０に供給すると共に、選択しなかった他のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]の同期検出部３０への供給を停止する。さらに、クロックゲート部６０は、多相クロックＦＣＬＫ＿Ｐ[ｎ−１：０]のうち選択した一のクロックをＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]として後述するクロック乗せ換え処理部７０に供給すると共に、選択しなかった他のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のクロック乗せ換え処理部７０への供給を停止する。また、クロックゲート部６０は、基準クロックＦＣＬＫ＿Ｍをゲーティングし、クロックＧ＿ＦＣＬＫ＿Ｍとして出力する。基準クロックＦＣＬＫ＿Ｍはシステムを動作させる基準クロックであり、システムを停止させる場合に、クロックゲート部６０は、クロックＧ＿ＦＣＬＫ＿Ｍを出力することで基準クロックの供給を停止する。

ここで、図３を参照してクロックゲート部６０によるクロックゲーティング動作の様子を説明する。図に示すように、伝送信号を示す受信（ＲＸ）フレームは、同期ワード（Ｓｙｎｃ Ｗｏｒｄ）と、ペイロード（Ｐａｙｌｏａｄ）を含む。同期ワードに続いてペイロードを受信する。まず、伝送信号を時間Ｔ１に受けた同期検出部３０は、全てのクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]で動作を開始する。同期検出部３０は、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]から同期パターンと一致する同期ワードをサンプリングすることができたクロック識別して、識別結果を示す信号ＯＫＦＬＧ［ｎ−１：０］をクロック位相選択部４０へと出力する。クロック位相選択部４０のクロック制御部４１は、同期検出部３０からの出力信号ＯＫＦＬＧ［ｎ−１：０］を受けて、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち停止するクロックを指示するイネーブル信号ＣＬＫＥＮ［ｎ−１：０］をクロックゲート部６０へと出力する。時間Ｔ２においてイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を受けたクロックゲート部６０は、クロックＦＣＬＫ＿Ｐ[ｎ−１：０]のうち選択した一のクロックをＧ＿ＦＣＬＫ＿Ｐ（選択位相）として同期検出部３０に供給すると共に、選択しなかった他のクロックＧ＿ＦＣＬＫ＿Ｐ（非選択位相）の同期検出部３０への供給を停止する。本実施の形態では、ペイロード長は予め定めた固定長であるものとする。このため、クロック制御部４１は、ペイロード長に応じたクロック停止期間中のみイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を出力する。従って、クロック制御部４１は、時間Ｔ２から開始したクロック停止期間が終了する時間Ｔ３までの間、クロックゲート部６０に対して停止するクロックを指示するイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を出力する。そして、時間Ｔ３以後は、全てのクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]を同期検出部３０に供給するように、クロックゲート部６０に対して全てのクロックの供給を指示するイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を出力する。

図４は、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]の位相の個数が８個である場合の、クロックゲート部６０によるクロックゲーティング動作の様子を説明する図である。図２に示した同期パターン検出器３１ａ〜３１ｈは、ＲＸフレームを受信後、各同期パターン検出器３１ａ〜３１ｈに供給されるクロックＧ＿ＦＣＬＫ＿Ｐ０〜７で動作する。そして、上述したようにして、時間Ｔ２においてイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を受けたクロックゲート部６０は、クロックＦＣＬＫ＿Ｐ０〜７のうち選択した一のクロックＧ＿ＦＣＬＫ＿Ｐ３を同期検出部３０に供給すると共に、選択しなかった他のクロックＧ＿ＦＣＬＫ＿Ｐ０、１、２、４、５、６、７の同期検出部３０への供給を停止する。

図１に戻り説明を続ける。クロック乗せ換え処理部７０は、同期検出部３０が出力するデータ信号をクロックＧ＿ＦＣＬＫ＿Ｐ［ｎ−１：０］で受信して、受信したデータ信号を基準クロックＧ＿ＦＣＬＫ＿Ｍに乗せ換える非同期乗せ換え処理を行う。クロック乗せ換え処理部７０より後段の回路は、１相の基準クロックＧ＿ＦＣＬＫ＿Ｍで動作する。これに対して、クロック乗せ換え処理部７０より前段の回路は多相のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]で動作しているため、クロック乗せ換え処理部７０では、基準クロックＧ＿ＦＣＬＫ＿Ｍへの非同期乗せ換え処理を行う。

図２に示したように、クロック乗せ換え処理部７０において、エラスティックストアユニット７１を複数のエラスティックストア回路７１ａ〜７１ｈにより構成する。本実施の形態では、エラスティックストア回路７１ａ〜７１ｈは、入力したデータ信号をクロックＧ＿ＦＣＬＫ＿Ｐ［ｎ−１：０］で受信して、受信したデータ信号を基準クロックＧ＿ＦＣＬＫ＿Ｍに乗せ換える非同期乗せ換え処理を行う。尚、図２においては、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]の位相の個数が８個である例を示し、位相が互いに異なる８個のクロックＧ＿ＦＣＬＫ＿Ｐ０〜７と、基準クロックＧ＿ＦＣＬＫ＿Ｍとによりエラスティックストア回路７１ａ〜７１ｈは動作するものとして説明する。

図２示すエラスティックストア回路７１ａ〜７１ｈは、同期パターン検出器３１ａ〜３１ｈが出力したデータ信号Ｄａｔａ＿Ｐ０〜７をクロックＧ＿ＦＣＬＫ＿Ｐ０〜７でサンプリングする。次いで、後述するエラスティックストアメモリ７３でデータ信号Ｄａｔａ＿Ｐ０〜７を引き伸ばす。次いで、引き伸ばした後のデータ信号を基準クロックＧ＿ＦＣＬＫ＿Ｍでリタイミングし、Ｄａｔａ＿Ｍ０〜７としてＦＩＦＯ部８０へと出力する。Ｄａｔａ＿Ｍ[ｎ−１：０]は、エラスティックストア回路７１ａ〜７１ｈからの出力信号を示すパラレル信号である。複数のエラスティックストア回路７１ａ〜７１ｈに対応して、ｎ本の信号線によりＤａｔａ＿Ｍ０〜７をパラレルに伝送する。尚、本実施の形態では、データ信号Ｄａｔａ＿Ｐ０〜７はペイロードを示すデータである。

図５は、エラスティックストア回路７１ａ〜７１ｈの動作例を示すタイミングチャート図である。尚、図では、エラスティックストア回路７１ａ〜７１ｈのうち、その対応するクロックＧ＿ＦＣＬＫが選択されたエラスティック回路のみについての動作を示し、対応するクロックＧ＿ＦＣＬＫが選択されなかったエラスティック回路の動作については図示を省略する。

図５において、エラスティックストア回路７１ａ〜７１ｈは、クロックＧ＿ＦＣＬＫ＿Ｐ（選択位相）でデータ信号Ｄａｔａ＿Ｐを受信する。次いで、エラスティックストア回路７１ａ〜７１ｈは、クロックＧ＿ＦＣＬＫ＿Ｐ（選択位相）を基準として、データ信号Ｄａｔａ＿Ｐを引き伸ばしたデータ信号Ｄａｔａ＿Ｐ＿１〜４を生成する。本実施の形態では、クロックＧ＿ＦＣＬＫ＿Ｐ（選択位相）の１周期分の長さの各データ信号Ｄａｔａ＿Ｐを、４周期分の長さのデータ信号Ｄａｔａ＿Ｐ＿１〜４へと引き伸ばす。次いで、エラスティックストア回路７１ａ〜７１ｈは、引き伸ばしたデータ信号Ｄａｔａ＿Ｐ＿１〜４を基準クロックＧ＿ＦＣＬＫ＿Ｍでリタイミングし、Ｄａｔａ＿Ｍ０〜７としてＦＩＦＯ部８０へと出力する。これにより、エラスティックストア回路７１ａ〜７１ｈは、データ信号Ｄａｔａ＿ＰをクロックＧ＿ＦＣＬＫ＿Ｐ（選択位相）から基準クロックＧ＿ＦＣＬＫ＿Ｍへと乗せ換え、データ信号Ｄａｔａ＿Ｍを出力する。これにより、エラスティックストア回路７１ａ〜７１ｈは、データ信号Ｄａｔａ＿Ｐを引き伸ばすことで、いずれのクロックＧ＿ＦＣＬＫ＿Ｐによりデータ信号Ｄａｔａ＿Ｐが受信された場合でも、基準クロックＧ＿ＦＣＬＫ＿Ｍにより正確にサンプリングすることができる。

ＦＩＦＯ部８０は、セレクタ８１と、シリアルパラレル変換器（Ｓ／Ｐ変換器）８２とを有する。セレクタ８１は、クロック乗せ換え処理部７０が出力するデータ信号を選択クロックＣＬＫＳＥＬ[ｎ−１：０]に基づきセレクトし、セレクトしたデータをＳ／Ｐ変換器８２に出力する。Ｓ／Ｐ変換器８２は、ＦＩＦＯ部８０においてサンプリングされたシリアルデータを、内部回路用の基準クロックＳＣＬＫに同期させてパラレルデータに変換して出力する。

信号処理回路９０は、Ｓ／Ｐ変換器８２から出力されるパラレルデータに基づいて信号処理（例えば、受信データのパスサーチ等を含む復号化処理）を行い、後段回路（不図示）で用いられる制御信号、或いはデータ信号を生成する。

尚、ＲＦ部２からＤＢＢ部３への伝送信号の送信は、低電圧差動（ＬＶＤＳ）のシリアル信号に変換して同期検出部へと送信することが好ましい。例えば、図６に示すように、Ｐ／Ｓ変換器２２からのシリアル伝送信号を、ドライバ２４により差動増幅し、レシーバ３４により差動信号を受信する。図６に示すように、ドライバ２４とレシーバ３４との間を２本の信号線により伝送する。それぞれの信号線において、伝送信号と、伝送信号を反転した信号を伝送する。これにより、低電圧の伝送信号を高速でデータ送受信を行う場合であっても、２本の信号により差分信号を伝送することで、ノイズの耐性を高めることができる。また、ＤＢＢ部３からＲＦ部２への伝送信号の送信についても、低電圧差動（ＬＶＤＳ）のシリアル信号に変換して同期検出部へと送信することが好ましい。例えば、図７に示すように、ＤＢＢ部３からのシリアル伝送信号を、ドライバ３５により差動増幅し、レシーバ２５により差動信号を受信するようにしてもよい。

実施の形態２．
次に、図８を参照して、本実施の形態２にかかる通信装置（具体的には受信装置）の構成について説明する。尚、上述した実施の形態１で図１に示したブロックと同一の構成部分には、同一の符号を付して示す。受信装置は、アンテナ１と、高周波（ＲＦ）部２と、デジタルベースバンド（ＤＢＢ）部３とを有する。尚、アンテナ１と、ＲＦ部２の構成および機能は上述した実施の形態１と同様であり、詳細な説明を省略する。

本実施の形態における伝送信号は、データ列中に、同期ワード（Sync Word）領域と、ヘッダー（Header）領域と、ペイロード（Payload）データ領域とを有する。同期ワード領域は、予めシステムにおいて設定された同期ワードデータが格納される。ヘッダー領域は、システムを制御するための各種の制御情報が格納される。ペイロード領域は、システムにおいて処理される処理データが格納される。システムでは、同期ワードに続けてヘッダーを受信する。さらに、ヘッダーに続けてペイロードを受信する。そして、同期ワードによって、ペイロードの伝送単位を管理する。

ＤＢＢ部３は、同期検出部３０と、クロック位相選択部４０と、第２のＰＬＬ回路５０と、クロックゲート部６０と、クロック乗せ換え処理部７０と、ＦＩＦＯ部８０と、信号処理回路９０とを有する。図８に示すように、本実施の形態にかかる受信装置は、同期検出部３０がヘッダー解釈ユニット３２を更に有することを特徴とする。

ヘッダー解釈ユニット３２は、伝送信号を位相が互いに異なる複数のクロックで受信する。次いで、受信した伝送信号に含まれるヘッダーを解釈して、伝送信号に含まれるペイロードの長さ情報を取得する。ヘッダー解釈ユニット３２は、位相が互いに異なるｎ個のクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]で動作する。ヘッダー解釈ユニット３２は、ヘッダーに続いて伝送するペイロードの長さ情報をクロック位相選択部４０へと出力する。

クロック位相選択部４０は、同期パターンと一致する同期ワードをサンプリングすることができたクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、伝送信号のサンプリングに使用する一のクロックを選択して、他のクロックを停止するための指示を出力する。クロック位相選択部４０はクロック制御部４１を有する。クロック制御部４１は、サンプリングクロックとして選択しなかったクロックであって、ヘッダーに続くペイロードの受信に不要なクロックを停止するための制御を行う。本実施の形態に係るクロック位相選択部４０は、ヘッダー情報に基づいて、クロックを停止する期間を調整することを特徴とする。

具体的には、クロック位相選択部４０は、取得したペイロード長情報に応じたクロック停止期間を計算する。次いで、同期検出部３０からの出力信号ＯＫＦＬＧ［ｎ−１：０］を受けて、選択可能と判断したクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、サンプリングに使用するクロックを選択する。クロック位相選択部４０は、選択したクロックを示す選択信号ＣＬＫＳＥＬ［ｎ−１：０］をＦＩＦＯ部８０のセレクタ８１へと出力する。クロック制御部４１は、同期検出部３０からの出力信号ＯＫＦＬＧ［ｎ−１：０］を受けて、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち停止するクロックを指示するイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を、計算したクロック停止期間中のみクロックゲート部６０へと出力する。

クロックゲート部６０は、クロック位相選択部４１からのイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を受けて、第２のＰＬＬ回路５０が供給する基準クロックＦＣＬＫ＿Ｍと多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］とをクロック停止期間中にゲーティングする。

ここで、図９を参照してクロックゲート部６０によるクロックゲーティング動作の様子を説明する。図に示すように、伝送信号を示す受信（ＲＸ）フレームは、同期ワード（Ｓｙｎｃ Ｗｏｒｄ）と、ヘッダー（Ｈｅａｄｅｒ）と、ペイロード（Ｐａｙｌｏａｄ）を含む。同期ワードに続いてヘッダーを受信し、ヘッダーに続いてペイロードを受信する。まず、伝送信号を時間Ｔ１に受けた同期検出部３０は、全てのクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]で動作を開始する。同期検出部３０の同期パターン検出ユニット３１は、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]から予め定めた同期パターンを正しくサンプリングすることができたクロックがどのクロックなのかを示すＯＫＦＬＧ［ｎ−１：０］信号をクロック位相選択部４０に出力する。そしてＯＫＦＬＧ信号を受けたクロック位相選択部４０は、予め定めた同期パターンを正しくサンプリングできたクロックの内の一のクロックを選択する。この動作は実施の形態１で説明したものと同様である。また、伝送信号を受けたヘッダー解釈ユニット３２は、受信した伝送信号に含まれるヘッダーを解釈して、ペイロードの長さ情報を取得する。ヘッダー解釈ユニット３２は、取得したペイロードの長さ情報をクロック位相選択部４０へと出力する。次いで、クロック位相選択部４０は、取得したペイロード長情報に応じたクロック停止期間を計算する。また、クロック位相選択部４０のクロック制御部４１は、同期検出部３０からの出力信号ＯＫＦＬＧ［ｎ−１：０］を受けたことにより選択した一のクロックは停止せず、その他のクロックを停止する。すなわち、クロック位相制御部４１は、クロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち停止するクロックを指示するイネーブル信号ＣＬＫＥＮ［ｎ−１：０］をクロックゲート部６０へと出力する。時間Ｔ２においてイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を受けたクロックゲート部６０は、クロックＦＣＬＫ＿Ｐ[ｎ−１：０]のうち選択した一のクロックをＧ＿ＦＣＬＫ＿Ｐ（選択位相）として同期検出部３０に供給すると共に、選択しなかった他のクロックＧ＿ＦＣＬＫ＿Ｐ（非選択位相）の同期検出部３０への供給を停止する。本実施の形態では、ペイロード長は可変長であるものとする。このため、クロック制御部４１は、ペイロード長に応じたクロック停止期間を計算し、クロック停止期間中のみイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を出力する。従って、クロック制御部４１は、時間Ｔ２から開始したクロック停止期間が終了する時間Ｔ３までの間、クロックゲート部６０に対して停止するクロックを指示するイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を出力する。そして、時間Ｔ３以後は、全てのクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]を同期検出部３０に供給するように、クロックゲート部６０に対して全てのクロックの供給を指示するイネーブル信号ＣＬＫＥＮ［ｎ−１：０］を出力する。

尚、第２のＰＬＬ回路６０と、クロック乗せ換え処理部７０と、ＦＩＦＯ部８０と、信号処理回路９０の構成および機能は上述した実施の形態１と同様であり、詳細な説明を省略する。

以上説明したように、本発明に係る通信装置によれば、複数のクロックＦＣＬＫ＿Ｐ[ｎ−１：０]のうち正しく同期ワードをサンプリングすることができたクロックＯＫＦＬＧ[ｎ−１：０]を識別する。次に、識別したクロックのうち伝送信号のサンプリングに使用する一のクロックＣＬＫＳＥＬ［ｎ−１：０］を選択して、他のクロックを停止するための指示ＣＬＫＥＮ［ｎ−１：０］を出力する。次いで、クロック停止の指示ＣＬＫＥＮ［ｎ−１：０］を受けて、複数のクロックＦＣＬＫ＿Ｐ[ｎ−１：０]のうち選択したクロックＧ＿ＦＣＬＫ＿Ｐ[ｎ−１：０]を供給すると共に、他のクロックの供給を停止する。従って、供給するクロックを選択した以後は不要なクロックの供給を停止することで、ＬＳＩの消費電力を低減することができる。

言い換えると、本発明に係る通信装置は、まず、同速度で互いに位相が３６０°／ｎずつ異なるｎ本のサンプリングクロックを用いて同期化を図る。次いで、同期検出後、同期ワードに続くデータ信号のサンプリングに代表として使用する１のサンプリングクロックのみを残して、その他の（ｎ−１）本のサンプリングクロックを、データ信号の受信中に停止する。更には、伝送信号に含まれるヘッダーからフレームの終了位置を予測し、停止したクロックのクロック動作を自動的に開始する。これにより、キャラクタ同期を実現しつつ、不要なクロックを自律的に停止及び開始することで、回路動作に関わる余計な消費電力を削減することができる。

次に、本発明の効果について説明する。ＬＳＩ中の消費電力は、下記式により表現することができる。Ｐｔは、スイッチング確率を示す。ｆ_ＣＬＫは、動作周波数を示す。Ｃ_Ｌは、負荷容量を示す。Ｉ_０は、電流の補正係数を示す。Ｓは、Ｖ_ｔの補正係数を示す。ここで、右辺第１項は、スイッチング動作による消費電力を示し、第２項は、リーク電力を示す。

本発明によれば、同期検出動作時に不要と判断した位相のクロック（ｎ−１）相分を停止することで、ＦＩＦＯ部８０より前段に配置した論理回路（同期検出部３０、クロック乗せ換え処理部７０）を不要に動作させずに済む。このため、数１からも分かるように、不要なクロックｆ_ＣＬＫを停止することで、右辺第１項で消費する電力を削減することができる。さらにまた、ペイロード長が長ければ長いほど、クロックの動作時間に対する停止時間の比率を伸ばすことができるため、より高い電力削減効果を実現することができる。

尚、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

本発明の実施の形態１に係る受信装置ブロック図である。 本発明の実施の形態１に係る同期検出部とクロック乗せ換え処理部のブロック図である。 本発明の実施の形態１に係るクロックゲート部によるクロックゲーティング動作の様子を説明する図である。 本発明の実施の形態１に係るクロックゲート部によるクロックゲーティング動作の様子を説明する図である。 本発明の実施の形態１に係るエラスティックストア回路の動作例を示すタイミングチャート図である 本発明の実施の形態１に係るＲＦ部からＤＢＢ部への伝送信号の送受信を示すブロック図である。 本発明の実施の形態１に係る伝送信号の送受信方法を説明するための図である。 本発明の実施の形態２に係る受信装置ブロック図である。 本発明の実施の形態２に係るクロックゲート部によるクロックゲーティング動作の様子を説明する図である。

符号の説明

１ アンテナ、

２ ＲＦ部、
２１ 復調器、
２３ 第１のＰＬＬ、
２４ ドライバ、
２５ レシーバ、

３ ＤＢＢ部、
３０ 同期検出部、
３１ 同期パターン検出ユニット、
３１ａ〜ｈ 同期パターン検出器、
３２ ヘッダー解釈ユニット、
３４ レシーバ、
３５ ドライバ、
４０ クロック位相選択部、
４１ クロック制御部、
５０ 第２のＰＬＬ回路、
６０ クロックゲート部、
７０ クロック乗せ換え処理部、
７１ エラスティックストアユニット、
７１ａ〜ｈ エラスティックストア回路、
７２、７４ フリップフロップ、
７３ エラスティックストアメモリ、
８０ ＦＩＦＯ部、
８１ セレクタ、
８２ Ｓ／Ｐ変換器、
９０ 信号処理回路

Claims (6)

1. 伝送信号を位相が互いに異なる複数のクロックで受信して当該伝送信号に含まれる同期ワードをサンプリングし、前記サンプリングの結果と予め定めた同期パターンとを比較して、前記同期パターンと一致する前記同期ワードをサンプリングすることができたクロックを前記複数のクロックのうちから識別する同期検出部と、
   前記同期パターンと一致する前記同期ワードをサンプリングすることができた前記クロックのうち、前記伝送信号のサンプリングに使用する一のクロックを選択して、他のクロックを停止するための指示を出力するクロック位相選択部と、
   前記クロック位相選択部からの指示を受けて、前記複数のクロックのうち、前記伝送信号のサンプリングに使用するクロックとして選択された前記一のクロックを前記同期検出部に供給すると共に、他のクロックの前記同期検出部への供給を停止するクロックゲート部と、を有し、
   前記同期検出部は、
   前記伝送信号を位相が互いに異なる複数のクロックで受信して当該伝送信号に含まれる同期ワードをサンプリングし、前記サンプリングの結果と予め定めた同期パターンとを比較して、前記同期パターンと一致する前記同期ワードをサンプリングすることができたクロックを前記複数のクロックのうちから識別する同期パターン検出ユニットと、
   前記伝送信号に含まれるヘッダーを解釈して、前記伝送信号に含まれるペイロードの長さ情報を取得するヘッダー解釈ユニットと、を有し、
   前記クロック位相選択部は、
   前記取得したペイロード長情報に応じたクロック停止期間を計算すると共に、前記同期パターンと一致する前記同期ワードをサンプリングすることができた前記クロックのうち、前記伝送信号のサンプリングに使用する一のクロックを選択して、他のクロックを停止するための指示を前記クロック停止期間中に出力する
   ことを特徴とする通信装置。
2. 前記同期検出部が出力するデータ信号を前記位相が互いに異なる複数のクロックで受信して、前記受信したデータ信号を基準クロックに乗せ換えるクロック乗せ換え処理部を更に有し、
   前記クロックゲート部は、前記クロック位相選択結果を受けて、前記複数のクロックのうち、前記伝送信号のサンプリングに使用するクロックとして選択された前記一のクロックを前記クロック乗せ換え処理部に供給すると共に、他のクロックの前記クロック乗せ換え処理部への供給を停止する
   ことを特徴とする請求項１記載の通信装置。
3. 前記同期検出部は、前記伝送信号を位相が互いに異なる複数のクロックで受信して当該伝送信号に含まれる同期ワードをサンプリングし、前記サンプリングの結果と予め定めた同期パターンとを比較して、前記同期パターンと一致する前記同期ワードをサンプリングすることができたクロックを前記複数のクロックのうちから識別する複数の同期パターン検出器を有し、
   前記クロック乗せ換え処理部は、前記同期パターン検出器が出力するデータ信号を前記位相が互いに異なる複数のクロックで受信して、前記受信したデータ信号を基準クロックに乗せ換える複数のエラスティック回路を有し、
   前記同期パターン検出器及び前記エラスティック回路の個数は、前記位相が互いに異なる複数のクロックの個数と等しい
   ことを特徴とする請求項２記載の通信装置。
4. 前記クロック乗せ換え処理部が出力するデータ信号のうち、前記クロック位相選択部で選択した一のクロックを示す信号に対応するデータ信号を選択するセレクタを更に有する
   ことを特徴とする請求項３記載の通信装置。
5. 前記セレクタが出力するシリアルデータ信号を、パラレルデータ信号に変換するシリアルパラレル変換器を更に有する
   ことを特徴とする請求項４記載の通信装置。
6. 前記伝送信号を低電圧差動のシリアル信号に変換して前記同期検出部へと送信する
   ことを特徴とする請求項１乃至５いずれか１項記載の通信装置。
   

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