JP5531655B2 - シリアルデータ受信回路装置及びシリアルデータ受信方法 - Google Patents
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Description
にd22が格納されており、特定コードが含まれているd10〜d19はData[12:3]に含まれるので、特定コード検出回路(D)が特定コードを検出する。従って、T102の期間に特定コード検出回路(D)から出力される検出信号detect[D]信号がアサートされる。図6では、detect[D]信号の右側に描かれている横棒がdetect[D]信号がアサートされていることを示す。
53 受信データレジスタ
54−1 特定コード検出回路
54−11 検出位置保持回路
54−12 書き込みタイミング調整回路
54−21 セレクタ
55 Nビットのデータレジスタ
56−1 クロック乗り換えバッファ
56−2 書き込み制御回路
56−3 同期化回路
56−4 読み出し制御回路
57 Mビットのデータレジスタ
Claims (8)
- 第1のビット数単位で区切られた通信データと、前記第1のビット数単位で区切られた制御用データとを含むシリアルデータを受信するシリアルデータ受信回路装置であって、
前記シリアルデータを受信して、前記第1のビット数よりも少ない第2のビット数のパラレルデータに前記シリアルデータを変換するシリアル・パラレル変換回路と、
前記第2のビット数単位のビット幅を持つ複数のレジスタを有し、前記シリアル・パラレル変換回路で変換されたパラレルデータを入力された順に、前記複数のレジスタの中で前記パラレルデータが直接入力される第1のレジスタから前記複数のレジスタの配置順にシフトしながら保持するデータ保持回路と、
前記データ保持回路に格納されたデータに含まれる制御用データを検出して、受信したシリアルデータの区切り位置を検出する検出回路と、
前記検出回路の検出結果から得られる前記データ区切り位置に関する情報を基に、前記データ保持回路に格納されたパラレルデータに含まれる、前記データ区切り位置から第2のビット数分のデータを選択するための選択信号を生成する検出位置保持回路と、
前記検出位置保持回路で生成された選択信号に基づいて、前記データ保持回路に格納されたデータのうち、検出した区切り位置を基準として、第2のビット数単位でデータを選択する選択回路とを有し、
前記検出位置保持回路は、前記第2のビット数分のデータが前記複数のレジスタの中の前記第1のレジスタおよび前記第1のレジスタの近くに配置されたレジスタに最大限保持されるように前記第2のビット数分のデータを選択する前記選択信号を生成する
ことを特徴とするシリアルデータ受信回路装置。
- 請求項1記載のシリアルデータ受信回路装置であって、
前記検出回路は、前記検出回路に入力された第1のビット数のパラレルデータが前記制御用データの特定のビットパターンと一致するか否かを比較するための、前記第2のビット数と同数の複数の比較回路を有し、
前記複数の比較回路には、前記データ保持回路に格納された受信データから、前記第1のビット数単位で1ビットずつずらしたデータがそれぞれ入力され、
各比較回路は、入力された前記第1のビット数のデータが前記特定のビットパターンに一致するか否かを比較することにより、受信データの区切り位置を検出すること、
を特徴とするシリアルデータ受信回路装置。
- 請求項1又は請求項2記載のシリアルデータ受信回路装置であって、
前記データ保持回路は、前記データ保持回路を構成する複数のレジスタの中で前記シリアル・パラレル変換回路からのデータを格納する第1のレジスタと、前記第1のレジスタに格納されたデータを格納する第2のレジスタとを有し、
前記検出位置保持回路は、前記検出回路の検出結果から得られる前記データ区切り位置に関する情報を基に、前記特定のビットパターンが検出された制御用データ以降の受信データであって、データ区切り位置を基準として第2のビット数分のデータを前記第1及び第2のレジスタに格納されたデータから前記選択回路で選択できるタイミングを判定し、判定したタイミングにおいて前記データ区切り位置から第2のビット数分のデータを前記選択回路で選択する選択信号を生成すること、
を特徴とするシリアルデータ受信回路装置。
- 請求項1乃至請求項3記載のシリアルデータ受信回路装置であって、さらに、
前記シリアルデータの転送クロックに同期した第1のクロックに同期して前記選択回路により選択された前記第2のビット数のデータが書き込まれ、当該書き込まれたデータがシリアルデータ受信回路装置内部の回路を動作させるための第2のクロックに同期して前記第1のビット数単位で読み出されるクロック乗り換えバッファと、
前記選択回路により選択された前記第2のビット数のデータを前記クロック乗り換えバッファに書き込む第1クロックに同期した第1の制御信号を生成し、前記選択回路により選択された前記第2のビット数のデータを前記クロック乗り換えバッファへ書き込む制御を当該第1の制御信号を用いて行なう書き込み制御回路と、
前記書き込み制御回路で生成された第1の制御信号を前記第2のクロックに同期化して第2の制御信号を生成する同期化回路と、
前記同期化回路で第2クロックに同期化された第2の制御信号を用いて、前記第1のビット数単位でクロック乗り換えバッファに書き込まれたデータを前記第2のクロックに同期して読み出すための第3の制御信号を生成する読み出し制御回路と、
を有することを特徴とするシリアルデータ受信回路装置。
- 請求項4記載のシリアルデータ受信回路装置であって、
前記検出回路の検出結果から得られる前記データ区切り位置に関する情報を基に、検出した特定のビットパターンを有する制御用データ以降の受信データであって前記データ区切り位置から第2のビット数分のデータを前記選択回路で選択できるタイミングを判定し、判定したタイミングに関する情報に基づいて、前記データ区切り位置から前記クロック乗り換えバッファへの書き込みを開始するための書き込みタイミング制御信号を生成する書き込みタイミング制御回路をさらに有し、
前記書き込み制御回路は、前記書き込みタイミング制御回路により生成された書き込みタイミング制御信号を用いて前記第1の制御信号を生成すること、
を特徴とするシリアルデータ受信回路装置。
- 第1のビット数単位で区切られた通信データと、前記第1のビット数単位で区切られた制御用データとを含むシリアルデータを受信するシリアルデータ受信方法であって、
前記シリアルデータを受信してパラレルデータに変換するシリアル・パラレル変換回路により、受信した前記シリアルデータを前記第1のビット数と同じか、それよりも少ない第2のビット数のパラレルデータに前記シリアルデータを変換するシリアル・パラレル変換ステップと、
前記第2のビット数単位のビット幅を持つ複数のレジスタを有するデータ保持回路により、前記シリアル・パラレル変換回路で変換されたパラレルデータを入力された順に、前記複数のレジスタの中で前記パラレルデータが直接入力される第1のレジスタから前記複数のレジスタの配置馴にシフトしながら保持する保持ステップと、
前記データ保持回路に格納されたデータに含まれる制御用データ特有のビットパターンを検出するための検出回路により、受信したシリアルデータの区切り位置を検出する検出ステップと、
前記検出回路の検出結果から得られる前記データ区切り位置に関する情報を基に、前記データ保持回路に格納されたパラレルデータに含まれる、前記データ区切り位置から第2のビット数分のデータを選択するための選択信号を生成して保持する検出位置保持回路により、前記選択信号を生成する検出位置保持ステップと、
前記検出位置保持回路で生成された選択信号に基づいて、前記データ保持回路に格納されたデータの中から前記第2のビット数分のデータを選択する選択回路により、前記データ保持回路に格納されたデータのうち、検出した区切り位置を基準として、第2のビット数単位でデータを選択する選択ステップと、
前記選択回路により選択された前記第2のビット数のデータを、前記シリアルデータの転送クロックに同期した第1のクロックから受信回路装置内部の回路を動作させるためのクロックに同期した第2のクロックに乗り換えるためのクロック乗り換えバッファに書き込む書き込みステップと、
前記書き込みステップにより書き込まれたデータを、前記第2のクロックに同期して前記第1のビット数単位で読み出す読み出しステップとを有し、
前記検出位置保持ステップは、前記第2のビット数分のデータが前記複数のレジスタの中の前記第1のレジスタおよび前記第1のレジスタの近くに配置されたレジスタに最大限保持されるように前記第2のビット数分のデータを選択する前記選択信号を生成する
ことを特徴とするシリアルデータ受信方法。
- 請求項6記載のシリアルデータ受信方法であって、
前記検出回路で前記特定のビットパターンを検出して受信データの区切り位置を検出した場合に、前記検出回路の検出結果から得られる前記データ区切り位置に関する情報を基に、前記特定のビットパターンが検出された制御用データ以降の受信データであって、データ区切り位置を基準として第2のビット数分のデータを前記選択回路で選択できるタイミングを判定し、判定したタイミングに関する情報に基づいて、前記データ区切り位置から前記クロック乗り換えバッファへの書き込みを開始する書き込みタイミングの制御を行なう書き込みタイミング制御ステップをさらに有すること、
を特徴とするシリアルデータ受信方法。
- 第1のビット数単位で区切られた通信データと、前記第1のビット数単位で区切られた制御用データとを含むシリアルデータを受信するシリアルデータ受信回路装置であって、
前記シリアルデータを受信して、前記第1のビット数と同じか、それよりも少ない第2のビット数のパラレルデータに前記シリアルデータを変換するシリアル・パラレル変換回路と、
前記第2のビット数単位のビット幅を持つ複数のレジスタを有し、前記シリアル・パラレル変換回路で変換されたパラレルデータを入力された順に、前記複数のレジスタの中で前記パラレルデータが直接入力される第1のレジスタから前記複数のレジスタの配置順にシフトしながら保持するデータ保持回路と、
前記データ保持回路に格納されたデータに含まれる制御用データを検出して、受信したシリアルデータの区切り位置を検出する検出回路と、
前記検出回路の検出結果から得られる前記データ区切り位置に関する情報を基に、前記データ保持回路に格納されたパラレルデータに含まれる、前記データ区切り位置から第2のビット数分のデータを選択するための選択信号を生成する検出位置保持回路と、
前記検出位置保持回路で生成された選択信号に基づいて、前記データ保持回路に格納されたデータのうち、検出した区切り位置を基準として、第2のビット数単位でデータを選択する選択回路とを有し、
前記検出位置保持回路は、前記第2のビット数分のデータが前記複数のレジスタの中の前記第1のレジスタおよび前記第1のレジスタの近くに配置されたレジスタに最大限保持されるように前記第2のビット数分のデータを選択する前記選択信号を生成する
ことを特徴とするシリアルデータ受信回路装置。
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