JP3441275B2 - データのパラレルインタフェース回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシリアルデータをパ
ラレルデータに変換するデータのパラレルインタフェー
ス回路に関する。

【０００２】

【従来の技術】図２９は従来回路の構成例を示すブロッ
ク図である。図において、１は受信したシリアルデータ
を受けて、受信する信号から同期語（シンクコード：Ｓ
Ｃ）を検出して受信フレームに同期させるフレーム同期
部である。該フレーム同期部１には受信側クロックＲＣ
ＬＫ１が入力されている。２はフレーム同期部１で同期
されて出力されるタイミング信号とＲＣＬＫ１を受けて
シリアル／パラレル（以下Ｓ／Ｐと略す）タイミング信
号を発生するＳ／Ｐタイミング発生部、３は入力シリア
ルデータをＳ／Ｐタイミング発生部２から発生されるタ
イミングでパラレルデータに変換するＳ／Ｐ変換部であ
る。

【０００３】５は該Ｓ／Ｐ変換部３，受信側クロックＲ
ＣＬＫ，Ｓ／Ｐタイミングをインバータ４で反転した信
号を受けるＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
Ｏｕｔ）部である。Ｓ／Ｐ変換部３は、シリアルデータ
を８ビットのパラレルデータに変換してＦＩＦＯ部５に
与える。Ｓ／Ｐタイミングの反転信号は、ライトイネー
ブル（＊ＷＥ：以下＊は負論理を示す）信号としてＦＩ
ＦＯ部５に入り、クロックＲＣＬＫ１は書き込みクロッ
クＷＣＬＫとしてＦＩＦＯ部５に入っている。

【０００４】６はＦＩＦＯ部５からのデータを受ける計
算機（ＣＰＵ）である。ＦＩＦＯ部５からはデータ有り
の時に“１”レベル、データなしの時“０”レベルを示
す＊ＥＭＰ信号が出力されて計算機６に入っている。該
計算機６は、ＦＩＦＯ部５からのデータの読み出しに際
し、リードイネーブル（＊ＲＥ）を出力する。クロック
ＲＣＬＫ２は読み出し側クロックである。ＲＣＬＫ２と
しては、ＳＣＬＫを用いる。

【０００５】図３０は図２９に示す従来回路の動作例を
示すタイムチャートである。図の（ａ）はシリアル受信
信号、（ｂ）はフレームタイミング、（ｃ）はＳ／Ｐタ
イミング、（ｄ）は読み出しデータ、（ｅ）はＦＩＦＯ
部５の出力データ、（ｆ）はＦＩＦＯ５の＊ＲＥ信号、
（ｇ）はＦＩＦＯ５の＊ＥＭＰ信号である。図２９中の
信号ａ〜ｇは図３０の（ａ）〜（ｇ）と対応している。

【０００６】通信機が受信するシリアルデータａに対し
てフレーム同期部１は同期語（ＳＹＮＣ ＣＯＤＥ）を
検出してフレームタイミング信号ｂを出力する。フレー
ムタイミング信号ｂはフレーム毎に１個のパルスを出力
する。受信信号は１フレームあたりｍ個のビットデータ
から構成されている。Ｓ／Ｐタイミング発生部２は、ク
ロックＲＣＬＫ１とフレームタイミング信号ｂを受けて
（ｃ）に示すような、フレームタイミングから計算機６
に渡すデータの最小単位（ワード）毎にＳ／Ｐタイミン
グ信号ｃを出力する。Ｓ／Ｐ変換部３は、このＳ／Ｐタ
イミング信号ｃでシリアルデータをパラレルデータに変
換するから、Ｓ／Ｐ変換部３の出力データｄはワードデ
ータ１（ｄ）に示すようなものとなる。ここで、入力信
号ｍがｎ（ｍ＞ｎ）に変わっているのは、１ビットデー
タがシリ／パラ変換により８ビットのパラレルデータに
変換されたからである。

【０００７】パラレルデータに変換されたワードデータ
は、＊ＷＥが“０”の期間に書き込みクロックＷＣＬＫ
によりＦＩＦＯ部５に書き込まれる。計算機６は、常時
ＦＩＦＯ部５の＊ＥＭＰ（ＦＩＦＯ内にデータが存在す
る時“１”レベル）を監視している。そして、＊ＥＭＰ
が“１”の時に、＊ＲＥ（リードイネーブル：ＦＩＦＯ
にデータを出力させる時に“０”レベル）を“０”とし
て、出力されたデータを内部に取り込む。

【０００８】

【発明が解決しようとする課題】前記した従来の回路で
は、ＦＩＦＯ部５がオーバフローとならないように、Ｆ
ＩＦＯ部５の書き込み側の速度より読み出し側の速度が
速いことが前提となる。従って、計算機６はＦＩＦＯ部
５の＊ＥＭＰを常時監視することが必要である。このこ
とは、計算機６の負荷を増加させるものであり、計算機
６の処理能力を低下させることになる。更に、転送する
データの先頭の位置を計算機６に通知できないという問
題がある。

【０００９】本発明はこのような課題に鑑みてなされた
ものであって、計算機の負荷の軽減を図ると共に、転送
するデータの先頭位置を計算機に通知することができる
データのパラレルインタフェース回路を提供することを
目的としている。

【００１０】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図２９と同一のものは、同一の符号を付
して示す。

【００１１】図において、１は受信する信号から同期語
（シンクコードコード：ＳＮＹＣＣＯＤＥ）を検出して
受信フレームに同期させるフレーム同期手段、３は受信
するシリアルデータをパラレルデータに変換するシリア
ル／パラレル変換手段、１７は受信するデータを予め決
められたまとまった単位になるまで一時的に保持して、
受信クロックから受信クロックより高い周波数のクロッ
クにまとめて乗せ替えるクロック乗り換え手段、１０は
該クロック乗り換え手段１７がまとめてクロック乗り換
えを行なったことを検出して、該クロック乗り換え手段
１７がデータを出力していることを示す書き込み制御信
号を発生する書き込み信号発生手段、３０は該書き込み
信号発生手段１０に書き込みを指示される間前記クロッ
ク乗り換え手段１７が出力するデータを計算機６側のク
ロックに乗せ換えて計算機に転送するデータ転送手段、
６は転送されるデータを受ける計算機である。

【００１２】図において、クロック１は書き込み側クロ
ック、クロック２は読み出し側クロックである。クロッ
ク２は、クロック１よりも高速である。クロック１はフ
レーム同期手段１，シリアル／パラレル変換手段３及び
クロック乗り換え手段１７に入力され、クロック２は、
データ転送手段３０及び計算機６に入力されている。

【００１３】このように構成すれば、クロック乗り換え
手段１７が、パラレルデータをまとまった単位になるま
で溜めて、受信側クロック（クロック１）から受信側ク
ロックよりも高い周波数のクロック（クロック２）に乗
せ換えるので、連続して入力されるデータを間欠的なデ
ータに変換できる。この間欠的なデータをデータ転送手
段３０を介して計算機６に転送するので、計算機６は間
欠的なデータを受け取ることになり、まとまったデータ
間に空き時間が生じる。計算機６では、この空き時間を
利用して他の処理を行なうことが可能であり、結果とし
て計算機６の負荷の軽減を図ることができる。更に、ま
とまったデータの先頭を常にフレームの先頭とすること
で、計算機６にフレームの先頭位置を通知することが可
能になる。

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】また、前記データ転送手段３０は、前記ク
ロック乗り換え手段１７がまとめてクロック乗り換えを
行なったことを検出する検出手段と、前記クロック乗り
換え手段が出力するデータの長さが奇数であることを検
出する奇数検出手段と、該奇数検出手段が奇数であるこ
とを検出する時だけ書き込み制御信号を１データ分延ば
す第１の延長手段と、データの終わりを示す信号を１デ
ータ分延ばす第２の延長手段と、前記奇数検出手段が奇
数であることを検出する時だけデータの後に１データ分
の不定データを挿入する挿入手段と、該挿入手段が出力
するデータを交互に保持して２倍幅のデータに変換する
変換手段と、前記第１の延長手段が出力する書き込み制
御信号を該変換手段が奇数番目のデータを保持してから
１データの間書き込みを禁止する禁止手段と、前記クロ
ック乗り換え手段が出力するデータの幅を２倍として計
算機のクロックに乗せ換えて計算機に転送する転送手段
とを有することを特徴としている。

【００２４】この発明の構成によれば、バウンダリ制御
方式により、入力されるワードデータを２ワード幅で展
開し、ＦＩＦＯ部に出力するデータの速度を１／２に下
げることが可能となる。

【００２５】更に、前記データ転送手段３０は、前記ク
ロック乗り換え手段１７がまとめてクロック乗り換えを
行なったことを検出する検出手段と、前記クロック乗り
換え手段が出力するデータの長さが奇数であることを検
出する奇数検出手段と、該奇数検出手段が奇数であるこ
とを検出する時だけ書き込み制御信号を１データ分延ば
す第１の延長手段と、データの終わりを示す信号を１デ
ータ分延ばす第２の延長手段と、前記奇数検出手段が奇
数であることを検出する時だけデータの後に１データ分
の不定データを挿入する挿入手段と、該挿入手段が出力
するデータを交互に保持して２倍幅のデータに変換する
変換手段と、該変換手段が奇数番目のデータを保持して
から１データの間のクロックの変化を禁止して出力する
クロック制御手段と、前記クロック乗り換え手段が出力
するデータの幅を２倍して計算機側のクロックに乗せ換
えて計算機に転送する転送手段とを有することを特徴と
している。

【００２６】この発明の構成によれば、バウンダリ制御
回路をｋ段のカスケード接続とすることにより、データ
転送手段に出力するデータ（データ２）の幅を（データ
の幅）×２^k に設定することができ、データ２の速度を
１／２^k とすることが可能となる。

【００２７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。図２は本発明の第１の実
施の形態例の要部を示すブロック図で、データ転送手段
よりも前の部分の構成を示す。図１，図２９と同一のも
のは、同一の符号を付して示す。図において、１は第１
のクロック（受信側クロック）ＲＣＬＫを受けてシリア
ル受信信号ａのシンクコード（ＳＣ）を検出してフレー
ム同期を確立し、フレームに同期したフレームタイミン
グを発生するフレーム同期手段としてのフレーム同期
部、２はＲＣＬＫを受けてフレームタイミングからシリ
アルデータをパラレルデータに変換するタイミングを発
生するＳ／Ｐタイミング発生部、３はＳ／Ｐタイミング
発生部２で発生したタイミングで、シリアルデータをパ
ラレルデータ（以下ワードデータという）に変換するＳ
／Ｐ変換部、５はＦＩＦＯ部である。該ＦＩＦＯ部５
は、図１の原理図のデータ転送手段３０に相当してい
る。

【００２８】１１はフレーム同期部１の出力ｂをその一
方の入力に受けるオアゲート（以下ＯＲ１）、１２は該
ＯＲ１の出力ｅをロード信号ＬＤとして受け、第１のク
ロックＲＣＬＫをカウントする第１のカウンタ（以下Ｃ
ＴＲ１）、該ＣＴＲ１からは、信号ｆと信号ｈが出力さ
れる。信号ｈは、前記ＯＲ１の他方の入力に入ってい
る。１３はカウンタＣＴＲ１の出力ｈをイネーブル信号
ＥＮとして受け、第１のクロックＲＣＬＫをクロック入
力に受ける第１のフリップフロップ（以下ＦＦ１）、１
４は該ＦＦ１の出力ｉを受けるインバータである。該イ
ンバータ１４の出力ｊはＦＦ１の入力部にフィードバッ
クされている。

【００２９】１５はＳ／Ｐタイミング発生部２の出力ｃ
を反転するインバータ、１６は該インバータ１５の出力
ｇと第１のクロックＲＣＬＫを受けるオアゲート（以下
ＯＲ２）、１７は書き込みと読み出しが可能なデュアル
ポートＲＡＭ（以下ＤＰ−ＲＡＭ：１つのメモリ空間に
対して２つのポートを持つＲＡＭ）である。該ＤＰ−Ｒ
ＡＭは、図１の原理図のクロック乗り換え手段１７に相
当している。該ＤＰ−ＲＡＭには、Ｓ／Ｐ変換部３のパ
ラレル出力ｄがデータ入力Ｄｉとして入り、ＦＦ１の出
力ｉがＬＡＤＲＳ−ＭＳＢとして入り、ＣＴＲ１の出力
ｆがアドレスＬＡＤＲＳとして入り、ＯＲ２の出力がラ
イトイネーブル信号＊ＷＥとして入っている。該ＤＰ−
ＲＡＭの出力データＤｏは、信号ｍとしてＦＩＦＯ部５
にデータ入力Ｄｉとして入っている。

【００３０】１８は、インバータ１４の出力ｊを受け
て、信号が変化したことを検出してパルスを発生する変
化点検出部、１９は該変化点検出部１８の出力ｋをロー
ド信号ＬＤとして受け、第２のクロック（書き込みクロ
ック）ＷＣＬＫをカウントする第２のカウンタ（以下Ｃ
ＴＲ２）、２０は該ＣＴＲ２の出力ｎと第２のクロック
ＷＣＬＫを受ける第２のフリップフロップ（以下ＦＦ
２）、２１はＣＴＲ２の出力ｎを反転させるインバータ
である。該インバータ２１の出力はＣＴＲ２にイネーブ
ル入力ＥＮとして入っている。２２はＣＴＲ２の出力ｎ
とＦＦ２の出力ｏを受けるアンドゲート（以下＆１）で
ある。該＆１の出力ｐは、ＦＩＦＯ部５にライトイネー
ブル信号＊ＷＥとして入っている。該＆１はＤＰ−ＲＡ
Ｍがまとめてクロック乗り換えを行なったことを検出し
て、該ＤＰ−ＲＡＭがデータを出力していることを示す
書き込み制御信号を発生する書き込み制御信号発生手段
（図１の１０）に相当している。ＣＴＲ２の出力ｎは、
ＦＩＦＯ部５にエンドフラグ（ＥＦ）信号として入って
いる。

【００３１】ＣＴＲ１とＣＴＲ２は、イネーブル信号Ｅ
Ｎが“１”の時にクロックをカウントし、予め決めてい
た値に達した時にキャリー信号Ｃｏを“１”にする。ま
た、ロード信号ＬＤが“１”の時に、予め決めておくプ
リセット値をロードする。ＦＩＦＯ部５は、ライトイネ
ーブル＊ＷＥが“０”の時にＷＣＬＫの立ち上がりでデ
ータを書き込み、リードイネーブル＊ＲＥが“０”の時
に読み出し側クロックの立ち上がりに同期して記憶した
順にデータを出力する。ＦＦ１,ＦＦ２は、入力をクロ
ックの立ち上がり１回分遅延させて出力する。ＦＦ１,
ＦＦ２は入力信号を１クロック分遅らせる機能を持つ。
このように構成された回路の動作を説明すれば、以下の
通りである。

【００３２】図３は通常の動作時の図２の回路のタイム
チャートである。図中の（ａ）〜（ｐ）は、図２中のａ
〜ｐと対応している。フレーム同期部１では、受信信号
ａの中のシンクコード（同期語）を検出して、フレーム
に同期したフレームタイミングｂを発生する。シリアル
受信信号ａは、１フレーム当たり、シンクコード（ＳＹ
ＮＣ ＣＯＤＥ）とｍビットのデータから構成されてい
る。Ｓ／Ｐタイミング発生部２では、フレームタイミン
グｂからＳ／Ｐタイミングｃを発生する。Ｓ／Ｐ変換部
３は、Ｓ／Ｐタイミングｃにより受信信号ａをワード単
位にワードデータ１（パラレルデータ）に変換する。

【００３３】ＯＲ１は、ＣＴＲ１のキャリー出力（Ｃ
ｏ）ｈとフレームタイミングｂとの論理和を取り、信号
ｅを出力し、ＣＴＲ１にロードをかける。該ＣＴＲ１
は、ロード信号の入力時点から１フレーム分のビット数
を数える。そしてワード長毎に、カウンタ出力をインク
リメントし、１フレーム長の最後のビットの時にキャリ
ー出力ｈを“１”にする。ＦＦ１は、キャリー出力ｈが
“１”である毎に＊ＢＮＫ（バンク）信号ｊを取り込
み、ＤＰ−ＲＡＭにＬＡＤＲＳ−ＭＳＢ（ｉ）として出
力する。ＤＰ−ＲＡＭのポートＬ（左）側では、ＬＡＤ
ＲＳ−ＭＳＢ（ｉ）をメモリの面切り換え信号、ＬＡＤ
ＲＳをアドレス、Ｓ／Ｐタイミングｃをインバータ１５
で反転した信号ｇを書き込み制御信号（ライトイネーブ
ル信号）＊ＷＥ、ワードデータ１ｄを入力データとし
て、各アドレスに書き込む。

【００３４】一方、変化点検出部１８は、バンク信号ｊ
を毎ＷＣＬＫの立ち上がりで監視し、変化があった時に
変化点検出信号ｋを“１”にする。ＣＴＲ２は、この変
化点検出信号ｋをロード信号ＬＤとして、この入力から
１フレーム分のワード数を数え、カウンタ出力ｌをＲＡ
ＤＲＳして出力し、１フレーム長の最後のワードの時に
キャリー信号であるＣｏをエンドフラグＥＦ（ＥＦ）を
“１”にする。ＣＴＲ２は、自己のキャリー出力である
ＥＮＤＦＬＧをインバータ２１で反転した信号をイネー
ブルとし、ＥＮＤＦＬＧが“１”の時にはカウントを停
止する。

【００３５】ＦＦ２は、ＥＦ（ｎ）を１クロック分遅延
させ、ｏとして出力する。＆１は、ＥＦ（ｎ）とＦＦ２
出力ｏの論理積をとり信号ｐ（ＡＮＤ１）として出力す
る。ＤＰ−ＲＡＭのポートＲ（右）側では、＊ＢＮＫ信
号ｊをＲＡＤＲＳ−ＭＳＢとしてメモリの面切り換え信
号、ＲＡＤＲＳ（ｌ）をアドレスとして各アドレスに書
き込まれているワードデータ１を、ワードデータ２
（ｍ）として出力する。

【００３６】ＦＩＦＯ部５では、＆１の出力ｐを書き込
み制御信号（ライトイネーブル）＊ＷＥとし、ワードデ
ータ２（ｍ）を入力データとし、ＥＦ（ｎ）を更に上位
のビットに入力して、＊ＷＥが“０”の間に、第２のク
ロックＷＣＬＫの立ち上がりで入力データとＥＦ（ｎ）
を書き込む。このように、フレームデータの終わりを示
すエンドフラグＥＦ（ｎ）を検出して計算機６に通知す
ることができ、計算機６側はとりもなおさずフレームの
先頭位置を認識することができる。

【００３７】以上説明したように、受信信号ａは先ずシ
リアルデータから１ワード分のビット幅毎にパラレルの
ワードデータ１に変換される。ここで、シリアルデータ
は、１ビット／１ワードの周波数のパラレルデータにな
る。ワードデータ１（ｄ）は、ＤＰ−ＲＡＭのポートＬ
側からＤＰ−ＲＡＭに書き込まれる。ＤＰ−ＲＡＭは、
書き込まれたワードデータ１（ｄ）を、ポートＲ側のク
ロックＷＣＬＫに乗せ換え、ワードデータ２（ｍ）とし
て読み出す。ワードデータ２（ｍ）は、ワードデータ１
（ｄ）の周波数よりも高い周波数のクロックＷＣＬＫで
読み出されることで、各フレーム分のデータ間に空き時
間が存在する間欠のデータとなる。このような構成のフ
レームデータをＦＩＦＯ部５から計算機６に転送するの
で、図３の空き時間Ｔの間、計算機６は他の処理を行な
うことができ、計算機６の負荷の軽減を図ることができ
る。

【００３８】一方、受信信号にエラーが発生したり、受
信クロックＲＣＬＫが乱れたりすることにより、受信信
号のフレーム周期がずれることがある。この時、フレー
ム同期部１は、新しくシンクコード（同期語ＳＣ）を検
出して、フレームに同期したフレームタイミングを発生
する。以下に、タイミング更新が発生する時の回路の動
作について、図４のタイムチャートを用いて説明する。

【００３９】受信信号ａで、２番目のシンクコード（Ｓ
Ｃ）から新しいフレーム周期となる場合について説明す
る。ＳＣの位置がずれたことでフレームタイミングｂが
ずれて、Ｓ／Ｐタイミングｃが新しいフレームタイミン
グに従ったタイミングで出力される。ワードデータ１
（ｄ）は、図の斜線部分が更新前のタイミングで、以降
が新しいタイミングとなっている。ＣＴＲ１は、新しい
タイミングによって発生したフレームタイミングｂによ
ってカウントの途中でロードがかかり、再度０からカウ
ントを行なう。

【００４０】ここで、ＤＰ−ＲＡＭのポートＬ側では、
新しいタイミングによって再度０からワードデータ１
（ｄ）の書き込みを行なうので、０〜３のアドレスには
斜線部分で書き込んだワードデータ１と同じアドレスに
新しいワードデータ１を上書きし、以降は通常動作を行
なう。この例では、斜線部のデータは失われる。

【００４１】図５は本発明の第２の実施の形態例の要部
を示すブロック図で、データ転送側の構成を示してい
る。図１と同一のものは、同一の符号を付して示す。図
において、５は予め書き込まれたデータをリードイネー
ブル（＊ＲＥ）が“０”の時に書き込まれた順に出力す
るＦＩＦＯ部、３１は該ＦＩＦＯ部５が出力するデータ
を計算機６のメモリに書き込むＤＭＡ（ダイレクト・メ
モリ・アクセス）部、６は複数のバッファメモリを持
ち、ＤＭＡ部３１が書き込むデータを受け取る計算機で
ある。システムクロックＳＣＬＫは、ＦＩＦＯ部５及び
ＤＭＡ部３１に入力されている。ＦＩＦＯ部５には、例
えば前述した第１の実施の形態例の回路によりデータが
書き込まれている。ＦＩＦＯ部５とＤＭＡ部３１は、図
１のデータ転送手段３０に相当している。このように構
成された回路の動作を説明すれば、以下の通りである。

【００４２】図６は第２の実施の形態例の動作例を示す
タイムチャートである。図５のａ〜ｈと、図６の（ａ）
〜（ｈ）とは対応している。ＦＩＦＯ部５は、内部に読
み出していないデータがある時には、＊ＥＭＰ（ｄ）を
“１”とし、書き込まれたデータが全て読み出された時
には“０”とする。ＤＭＡ部３１は、＊ＥＭＰ（ｄ）を
監視し、“１”であれば計算機６への割り込み処理要求
信号ＩＮＴ（ｆ）を“１”にして、計算機６に割り込み
処理を要求する。計算機６は、割り込み要求信号ＩＮＴ
が“１”であることを検出してデータを受け取る準備を
行ない、準備完了通知信号ＡＣＫ（ｇ）を“１”とす
る。

【００４３】ＤＭＡ部３１は、準備完了通知信号ＡＣＫ
が“１”であることを検出して、リードイネーブル＊Ｒ
Ｅ（ｃ）を“０”にする。ＦＩＦＯ部５は、＊ＲＥが
“０”である期間、予め書き込まれたデータとエンドフ
ラグ（ＥＦ）を読み出しクロックＲＣＬＫの立ち上がり
のタイミングで順次出力する。ＤＭＡ部３１は、ＦＩＦ
Ｏ部５のデータ出力Ｄｏ（ｂ）を取り込み、システムク
ロックＳＣＬＫ（ＲＣＬＫに同じ）に同期して計算機６
のバッファメモリに書き込む。

【００４４】ＦＩＦＯ部５がデータの最後の１ワードを
出力すると同時に、データの更に上位のビットに書き込
まれているエンドフラグＥＦ（ａ）が“１”になる。Ｄ
ＭＡ部３１は、ＣＨＮ（チェイン：バンク切り換え）１
であるＥＦが“１”であることを検出して、計算機６に
ＣＨＮ２（ｈ）を出力する。計算機６は、該ＣＨＮ２が
“１”であることを検出して、ＤＭＡ部３１がデータを
書き込むバッファメモリを切り換える。

【００４５】このように、第１の実施の形態例と第２の
実施の形態例によれば、ＦＩＦＯ部５から出力されるデ
ータは、計算機６のバッファメモリに１フレーム分が連
続して転送されてバッファメモリの切り換えが行なわ
れ、ＦＩＦＯ部５に次の１フレーム分のデータの書き込
みが始まると再度転送が始まり、この繰り返しにより順
次ＦＩＦＯ部５から計算機６に間欠的なデータの転送を
行なうことができる。

【００４６】図７は本発明の第３の実施の形態例の要部
を示すブロック図である。図５と同一のものは、同一の
符号を付して示す。図に示す実施の形態例は、図１に示
すデータ転送手段３０の構成を示している。図におい
て、５は予め書き込まれたデータをリードイネーブル＊
ＲＥが“０”の時に書き込まれた順に出力するＦＩＦＯ
部、３１は該ＦＩＦＯ部５が出力するデータを計算機６
内のバッファメモリに書き込むＤＭＡ部、６は複数のバ
ッファメモリを持ち、ＤＭＡ部３１が書き込むデータを
受け取る計算機である。３２はエンドフラグＥＦをカウ
ントし、予め決められたカウント値に達したことを検出
するカウンタ（以下ＣＴＲ）である。このように構成さ
れた回路の動作を説明すれば、以下の通りである。

【００４７】図８は第３の実施の形態例の動作例を示す
タイムチャートである。図７のａ〜ｊと、図８の（ａ）
〜（ｊ）とは対応している。この実施の形態例は、図５
に示す第２の実施の形態例に、エンドフラグＥＦをカウ
ントするカウンタを設け、このカウンタが予め決められ
た値（ここでは３）に達した時にＣＨＮ１（ｆ）をＤＭ
Ａ部３１に対して出力する構成である。

【００４８】ＦＩＦＯ部５は、内部に読み出していない
データがある時には、＊ＥＭＰ（ｅ）を“１”とし、書
き込まれたデータが全て読み出された時には“０”とす
る。ＤＭＡ部３１は、＊ＥＭＰ（ｅ）を監視し、“１”
であれば計算機６への割り込み処理要求信号ＩＮＴ
（ｈ）を“１”にして、計算機６に割り込み処理を要求
する。計算機６は、割り込み要求信号ＩＮＴが“１”で
あることを検出してデータを受け取る準備を行ない、準
備完了通知信号ＡＣＫ（ｉ）を“１”とする。

【００４９】ＤＭＡ部３１は、準備完了通知信号ＡＣＫ
が“１”であることを検出して、リードイネーブル＊Ｒ
Ｅ（ｄ）を“０”にする。ＦＩＦＯ部５は、＊ＲＥが
“０”である期間、予め書き込まれたデータとエンドフ
ラグ（ＥＦ）を読み出しクロックＲＣＬＫの立ち上がり
のタイミングで順次出力する。この実施の形態例では、
ＤＭＡ部３１はＦＩＦＯ部５の出力であるエンドフラグ
ＥＦ（ａ）をＣＨＮ１としては読み取らず、ＣＴＲの出
力であるＣｏをＣＨＮ１として受け取る。このＣＨＮ１
は、エンドフラグＥＦを４個カウントしてＣＨＮ１
（ｆ）を出力するので、ＤＭＡ部３１から計算機６に与
えられるＣＨＮ２（ｊ）は４フレームに１個の割合とな
る。計算機６は、該ＣＨＮ２が“１”であることを検出
して、ＤＭＡ部３１がデータを書き込むバッファメモリ
を切り換えるので、計算機６の処理を軽減させることが
できる。

【００５０】この実施の形態例によれば、ＤＭＡ部３１
から計算機６に出力するＣＨＮ２の間隔を大きくとるこ
とができ、従って計算機６が既にデータを書き込まれた
バッファメモリからデータを取り出す時間を大きくする
ことができ、更にバッファメモリを切り換えるために生
じる負荷を小さくすることができる。

【００５１】図９は本発明の第４の実施の形態例の要部
を示すブロック図で、データ転送手段よりも前の部分の
構成を示す。図２と同一のものは、同一の符号を付して
示す。この実施の形態例は、第１の実施の形態例に比較
して、オアゲート２３（以下ＯＲ２），フリップフロッ
プ２４（以下ＦＦ３）及びオアゲート２５（以下ＯＲ
３）を設けた点が異なっている。これに伴い、図２のオ
アゲート１６はＯＲ４として示す。

【００５２】ＯＲ２には、ＣＴＲ１のキャリー出力Ｃｏ
（ｈ）とフレームタイミングｂが入力され、該ＯＲ２の
出力ｉはＦＦ１にイネーブル信号ＥＮとして入ってい
る。ＦＦ３にはインバータ１４の出力ｋと、書き込み側
クロックＷＣＬＫが入り、その出力はＤＰ−ＲＡＭ１７
にＲＡＤＲＳ−ＭＳＢとして入っている。ＯＲ３の一方
の入力にはＣＴＲ２のキャリー出力Ｃｏが入り、他方の
入力には変化点検出部１８の出力ｌが入っている。そし
て、該ＯＲ３の出力は、ＦＩＦＯ部５にエンドフラグ信
号ＥＦ（ｐ）として入っている。図中のフリップフロッ
プＦＦ１〜ＦＦ３は入力信号を１クロック分送られる機
能を持つ。このように構成された回路の動作を説明すれ
ば、以下の通りである。

【００５３】図１０は第４の実施の形態例の動作例を示
すタイムチャートで、通常時の動作を示している。図９
のａ〜ｑとこのタイムチャートの（ａ）〜（ｑ）は対応
している。このタイムチャートは、図３に示すタイムチ
ャートと比較して、ＦＦ３によってＤＰ−ＲＡＭのＲＡ
ＤＲＳ−ＭＳＢ（＊ＢＮＫ信号：バンク切り換え信号）
が１ＷＣＬＫ分遅れて出力される以外は同じであるの
で、その動作の詳細は省略する。

【００５４】図１１は第４の実施の形態例の他の動作例
を示すタイムチャートで、タイミングの更新が発生した
場合の動作を示している。この実施の形態例は、図２に
示した構成に加えて、ＯＲ３，ＯＲ４とＦＦ３を加える
ことにより、タイミングの更新が発生した場合でも、図
４の斜線部で示した部分のデータの消失を防ぐ構成とし
たものである。

【００５５】受信信号ａで、２番目のシンクコード（Ｓ
Ｃ）から新しいフレーム周期となる場合について説明す
る。ＳＣの位置がずれたことでフレームタイミングｂが
ずれて、Ｓ／Ｐタイミングｃが新しいフレームタイミン
グに従ったタイミングで出力される。ワードデータ１
（ｄ）は、図の斜線部分が更新前のタイミングで、以降
が新しいタイミングとなっている。ＣＴＲ１は、新しい
タイミングによって発生したフレームタイミングｂによ
ってカウントの途中でロードがかかり、再度０からカウ
ントを行なう。

【００５６】ここで、新しいフレームタイミングｂが発
生した時に、ＯＲ２の出力ｉにより強制的にＦＦ１をイ
ネーブルにする。この結果、ＦＦ１の出力であるバンク
切り換え信号ｊは“１”にしてトグルさせ、ＤＰ−ＲＡ
Ｍをバンクさせる。つまり、ＤＰ−ＲＡＭの面を切り換
える。これにより、ワードデータ１（ｄ）の斜線部分で
示した部分のデータを書き込んだＤＰ−ＲＡＭのアドレ
スに、後のデータが上書きされることを防いでいる。

【００５７】面切り換え後、ＤＰ−ＲＡＭは、直ちにワ
ードデータ２（ｎ）に斜線部で示す部分のデータを出力
する。斜線部で示した部分以外の後のデータは、斜線部
を含めて１フレーム分となるように不定の値Ｘが出力さ
れる。この結果、ＤＰ−ＲＡＭに書き込まれた斜線部の
データは、ＣＴＲ２からの読み出しアドレスＲＡＤＲＳ
（ｍ）により読み出され、ＦＩＦＯ部５に書き込まれる
ことになる。

【００５８】この実施の形態例によれば、タイミングの
更新が発生してもデータの消失を防ぐことが可能にな
る。図１２は本発明の第５の実施の形態例の要部を示す
ブロック図である。図７と同一のものは、同一の符号を
付して示す。この実施の形態例はデータ転送手段の構成
を示しており、図７の構成に加えて第２のカウンタＣＴ
Ｒ２を設け、ＣＴＲ１とＣＴＲ２のオア出力をＤＭＡ部
３１のＣＨＮ１信号とするようにしたものである。３２
はエンドフラグＥＦをカウントし、カウント値が予め決
められた値に達した時にキャリー出力Ｃｏを出力する第
１のカウンタ（ＣＴＲ１）、３４はエンドフラグＥＦの
間隔をカウントし、次のエンドフラグＥＦの位置に達し
た時にキャリー信号Ｃｏを出力する第２のカウンタ（Ｃ
ＴＲ２）である。

【００５９】３３はＤＭＡ部３１から出力されるリード
イネーブル＊ＲＥを反転するインバータ、３５はＣＴＲ
２のキャリー出力Ｃｏ（ｆ）を反転するインバータ、３
６は該インバータ３５の出力を一方の入力に、エンドフ
ラグＥＦ（ａ）を他方の入力に受けるアンドゲート（以
下＆）、３７はＣＴＲ１のキャリー出力Ｃｏ（ｄ）を一
方の入力に、＆の出力ｇを他方の入力に受けるオアゲー
ト（以下ＯＲ）である。該ＯＲの出力ｈは、ＣＴＲ１の
ロード入力と、ＤＭＡ部３１のＣＨＮ１信号として用い
られている。ＣＴＲ２のロード入力には、＆の出力ｇが
用いられている。このように構成された回路の動作を説
明すれば、以下の通りである。

【００６０】図１３は第５の実施の形態例の動作例を示
すタイムチャートで、通常時の動作を示している。図１
２のａ〜ｎは、図１３の（ａ）〜（ｎ）と対応してい
る。この実施の形態例は、図７に示した実施例に加えて
リードイネーブル＊ＲＥが“０”である間に読み出すＤ
ＭＡ部３１の出力データｋのデータの数を数えるＣＴＲ
２を設け、このＣＴＲ２が予め決められた値（この例で
はｎ）に達する以前にエンドフラグＥＦ（ａ）が読み出
された場合、即ちタイミング更新が発生した場合にＣＨ
Ｎ１をＤＭＡ部３１に出力する構成としたものである。
従って、タイミング更新が発生しない場合の図１３のタ
イムチャートは、図８に示すタイムチャートと同様の動
作をする。つまり、ＣＴＲ１から出力されるエンドフラ
グＥＦの数が例えば４フレームに１回しか出ない構成と
なっているので、バンク切り換え要求信号ＣＨＮ２の間
隔を大きくすることができ、計算機６が既に書き込まれ
たバッファからデータを取り出す時間を大きくすること
ができ、更にバッファメモリを切り換えるために生じる
負荷を軽減している。

【００６１】図１４は第５の実施の形態例の他の動作例
を示すタイムチャートで、タイミング更新が発生した場
合の動作を示している。図中の（ａ）〜（ｎ）は、図１
２のａ〜ｎと対応している。ＦＩＦＯ部５から出力され
るデータｂの斜線部で示したデータの直前にタイミング
の更新が発生したものとする。この場合のタイミング更
新は、（ａ）に示すようにフレームの最後のデータと同
じタイミングでエンドフラグＥＦ（ａ）が“１”にな
る。この時、ＣＴＲ２のカウント値はまだｎに達してい
ないので、そのキャリー出力Ｃｏ（ｆ）は“０”であ
り、＆は“１”を出力してＯＲ出力（ｈ：ＣＨＮ１）が
“１”となる。ＤＭＡ部３１はＣＨＮ１が“１”である
ことを検出して、ＣＨＮ２に“１”を出力し、計算機６
にバッファメモリの切り換え要求ｎを出す。この時のＣ
ＴＲ１とＣＴＲ２にはロードがかかって再度０からカウ
ントを開始し、新しいタイミングのフレームデータの転
送を開始し、通常動作に移行する。このため、ＤＭＡ部
３１に書き込まれた斜線部のデータは、廃棄されること
なく読み出され計算機６に転送される。

【００６２】この実施の形態例によれば、タイミング更
新によって本来よりも短いデータがＦＩＦＯ部５から読
み出された場合でも、データの消失を起こさずに計算機
６に転送することができる。

【００６３】図１５は本発明の第６の実施の形態例の要
部を示すブロック図である。図９と同一のものは、同一
の符号を付して示す。この実施の形態例の構成と図９に
示す実施の形態例の相違は、ＦＩＦＯ部５の前にバウン
ダリ制御部４０を設けた点である。バウンダリ制御部４
０は、ＦＩＦＯ部５の代わりにデータを受け取り、入力
されるワードデータをパラレルに展開して速度を下げて
ＦＩＦＯ部５に書き込むようにしたものである。例え
ば、今まで１バイトパラレルでＦＩＦＯ部５に書き込ん
でいたのを２バイトパラレルに変換してＦＩＦＯ部５に
書き込むものである。

【００６４】その他の構成の違いとして、ＦＦ３の出力
を受けるフリップフロップ２６（以下ＦＦ５）と、変化
点検出部１８とＣＴＲ２の間にフリップフロップ２７
（以下ＦＦ４）と、＆１の出力を受けるオアゲート２８
（以下ＯＲ４）と、ＣＴＲ２のキャリー出力Ｃｏと変化
点検出部１８の出力を受けるオアゲート２５（以下ＯＲ
３）が新たに設けられている。これにより、図９のオア
ゲート１６はＯＲ５とする。

【００６５】ＦＦ５にはＦＦ３の出力と書き込みクロッ
クＷＣＬＫが入力され、その出力はＤＰ−ＲＡＭにＲＡ
ＤＲＳ−ＭＳＢとして与えられている。ＦＦ４は、変化
点検出部１８の出力ｌをＷＣＬＫでラッチし、該ＦＦ４
の出力はＣＴＲ２のロード信号ＬＤとして入っている。
バウンダリ制御部４０のエンドフラグ入力にはＯＲ３の
出力ｑが入り、データ入力ＤｉにはＤＰ−ＲＡＭの出力
データ（ｏ）が入り、ライトイネーブル入力＊ＷＥには
ＯＲ４の出力ｓが入り、クロック入力にはＷＣＬＫが入
っている。バウンダリ制御部４０とＦＩＦＯ部５とは、
ＥＦ，Ｄｉ，＊ＷＥ及びＷＣＬＫが１対１で接続されて
いる。フリップフロップＦＦ１〜ＦＦ５は、入力信号を
１クロック分遅らせる機能を持つ。このように構成され
た回路の動作を説明すれば、以下の通りである。

【００６６】図１６は第６の実施の形態例の動作例を示
すタイムチャートで、通常動作時を示している。図中の
（ａ）〜（ｓ）と図１５のａ〜ｓは対応している。バウ
ンダリ制御部４０を設けると、入力データ数が偶数の場
合にはうまく２バイトずつに変換することができるが、
入力データ数が奇数の場合には、１データ余ってしま
う。そこで、データの終わりを示すエンドフラグＥＦ１
がタイミングの更新が発生した時にも出るようにＯＲ３
を設けている。また、＊ＷＥについは、ＯＲ４を設けて
一定期間＊ＷＥでなくなるようにしている。

【００６７】通常動作の場合には、ＤＰ−ＲＡＭのＲＡ
ＤＲＳ−ＭＳＢ（＊ＢＮＫ信号：バンク切り換え信号）
がＦＦ５を１段追加したため、１クロック分遅れて出る
以外は、図１０の動作と同じであるので、その詳細な説
明は省略する。

【００６８】次に、タイミング更新が発生する場合の動
作を、ＷＣＬＫの周波数が受信側クロックＲＣＬＫに対
して十分に高い場合（タイミング更新１）と、比較的近
い場合（タイミング更新２）とに分けて説明する。

【００６９】図１７は第６の実施の形態例の他の動作を
示すタイムチャートで、タイミング更新１を示してい
る。図中の（ａ）〜（ｓ）は、図１５のａ〜ｓと対応し
ている。この実施の形態例の特徴は、図９に示す実施の
形態例と異なる点は、ＯＲ４，ＦＦ４，ＦＦ５を設けた
点であり、タイミング更新が発生した時に、ＯＲ３によ
り強制的にエンドフラグＥＦ１（ｑ）を“１”にし、Ｏ
Ｒ４によってライトイネーブル＊ＷＥ１（ｓ）を“１”
にしている。この結果、タイミング更新が発生した場合
でも、更新前の最後の１ワードのタイミングで＊ＷＥ１
を“１”にし、更に１ワード前のタイミングでエンドフ
ラグＥＦ（ｑ）に“１”を書き込むことが可能となる。
このようにしてバウンダリ制御部４０に書き込まれたデ
ータは、該バウンダリ制御部４０から２バイトのデータ
を同時に出力することが可能となる。この２バイトデー
タはＦＩＦＯ部５に半分の速度で書き込まれる。

【００７０】図１８は第６の実施の形態例の他の動作を
示すタイムチャートで、タイミング更新２を示してい
る。図中の（ａ）〜（ｓ）は、図１５のａ〜ｓと対応し
ている。この実施の形態例の特徴は、書き込み側クロッ
クＷＣＬＫが受信側クロックＲＣＬＫとが比較的近い点
である。図１７で説明したように、タイミング更新が発
生すると、同様にＯＲ３により強制的にエンドフラグＥ
Ｆ１（ｑ）を“１”にし、ＯＲ４によって＊ＷＥを
“１”にする。結果として、タイミング更新が発生した
場合でも、更新前の最後の１ワードのタイミングで＊Ｗ
Ｅを“１”とし、更に１ワード前のタイミングでエンド
フラグＥＦ１に“１”を書き込むことが可能となる。こ
のようにしてバウンダリ制御部４０に書き込まれたデー
タは、該バウンダリ制御部４０から２バイトのデータを
同時に出力することが可能となる。この２バイトデータ
はＦＩＦＯ部５に半分の速度で書き込まれる。

【００７１】この実施の形態例によれば、ＤＰ−ＲＡＭ
から読み出すデータを更にパラレルデータに変換し、Ｆ
ＩＦＯ部に出力するデータの速度を下げることが可能と
なる。

【００７２】図１９は本発明の第７の実施の形態例の要
部を示すブロック図で、バウンダリ制御部４０の詳細構
成例を示している。図において、４１は入力信号が
“１”から“０”になった時に１クロックの“０”を出
力する立ち下がり検出部、４２は入力信号が“０”から
“１”になった時に１クロックの“０”を出力する立ち
上がり検出部である。これら立ち下がり検出部４１及び
立ち上がり検出部４２には、入力信号としてライトイネ
ーブル＊ＷＥ１が入っている。４３は立ち下がり検出部
４１の出力を一方の入力に受けるアンドゲート（以下＆
１）、４４は＆１の出力を受けるフリップフロップ（以
下ＦＦ２）、４５はＦＦ２の出力ｄを反転するインバー
タである。

【００７３】４６はエンドフラグＥＦ１（ｍ）を入力す
るフリップフロップ（以下ＦＦ５）、４７はエンドフラ
グＥＦ１とＦＦ５の出力を受けるオアゲート（以下ＯＲ
１）、４８はＯＲ１の出力を受けるフリップフロップ
（以下ＦＦ９）、４９は該ＦＦ９の出力ｐを受けるオア
ゲート（以下ＯＲ４）である。該ＯＲ４からはエンドフ
ラグ信号ＥＦ２が出力される。５０はＦＦ２の出力ｄと
立ち上がり検出部４２の出力ｈを受けるオアゲート（以
下ＯＲ２）、５１は該ＯＲ２の出力を受けるフリップフ
ロップ（以下ＦＦ３）、５２はライトイネーブル信号＊
ＷＥ１を受けるフリップフロップ（以下ＦＦ４）であ
る。

【００７４】５３はＦＦ３の出力ｉとＦＦ４の出力ｊを
受けるアンドゲート（以下＆２）、５４は該＆２の出力
ｋとインバータ４５の出力を受けるオアゲート（以下Ｏ
Ｒ３）、５５はＦＦ１の出力ｅと書き込みクロックＷＣ
ＬＫを受けるフリップフロップ（以下ＦＦ６）、５６は
同じくＦＦ１の出力ｅと書き込みクロックＷＣＬＫを受
けるフリップフロップ（以下ＦＦ７）、５７はＯＲ３の
出力ｌを受けるフリップフロップ（以下ＦＦ８）であ
る。ＦＦ１〜ＦＦ９は、入力信号を１クロック遅延させ
て出力する機能を持つ。

【００７５】この回路では、クロックＷＣＬＫ１とＷＣ
ＬＫ２とは共有化されている（以下単にＷＣＬＫと略
す）。そして、ＦＦ６の出力（８ビット）とＦＦ７の出
力（８ビット）が合わさって２倍の１６ビット（２バイ
ト）データ（データ２）として出力される。立ち下がり
検出部４１，立ち上がり検出部４２，ＦＦ１，ＦＦ２，
ＦＦ３〜ＦＦ５，ＦＦ６〜ＦＦ９には書き込みクロック
ＷＣＬＫがタイミング信号として入力されている。この
ように構成された回路の動作を説明すれば、以下の通り
である。

【００７６】（１）入力が奇数ワード時の動作 図２０は第７の実施の形態例の第１の動作例を示すタイ
ムチャートで、入力データ個数が奇数個（例では１１
個）の場合を示している。図１９のａ〜ｑと、図２０の
（ａ）〜（ｑ）とは対応している。ライトイネーブル信
号＊ＷＥ（ａ）は、データ１（ｂ）がある時には“０”
が入力され、データ１の最後のワード（１１）と同じタ
イミングでエンドフラグＥＦ１（ｍ）に“１”が入力さ
れる。

【００７７】データ１が入力されると、＊ＷＥ１が
“０”となり、立ち下がり検出部４１が“０”を検出す
る。＆１はこの立ち下がり検出部４１の“０”出力ｃを
受けて、ＦＦ２に“０”を出力する。ＦＦ２は“０”を
受けると、１クロック後に“０”を出力する。以降、Ｆ
Ｆ２は次に＊ＷＥ１が“１”から“０”に変化するま
で、ＦＦ２の出力ｄをインバータ４５で反転したものを
他方に入力する＆１を介して与えられる入力により、ク
ロック毎に“１”，“０”の出力を繰り返し、データ１
が奇数番目か偶数番目かを示す。つまり、（ｄ）に示す
ＦＦ２出力が“０”の時、ＦＦ１出力は偶数、ＦＦ２出
力が“１”の時にはＦＦ１出力は奇数を示すので、最後
のデータである（１１）の時に、ＦＦ２の出力が“１”
であるか“０”であるかで偶数であるか奇数であるかを
認識することができる。ここでは、最後のデータ（１
１）の時のＦＦ２出力は“０”であるので、最後のデー
タは奇数であることが分かる。

【００７８】ＦＦ１によって１クロック遅延したデータ
ｅは、ＦＦ６とＦＦ７に入力される。ＦＦ７とＦＦ６
は、それぞれＦＦ２出力ｄとその反転信号をイネーブル
信号ＥＮとして入力し、自身のイネーブルが“１”の時
に入力データを１クロック遅延させて出力する。このＦ
Ｆ６の出力を下位、ＦＦ７の出力を上位としてまとめて
データ２としてＦＩＦＯ部５に出力する。これで、図１
９に示す回路は、１バイトのパラレルデータを２バイト
のパラレルデータに変換して出力することができる。

【００７９】一方、立ち上がり検出部４２は、＊ＷＥ１
が“０”から“１”になった時に“０”となる信号ｈを
出力する。ＯＲ２はこの立ち上がり検出部４２の出力を
ＦＦ３に入力する。該ＦＦ３は、ＯＲ２によって立ち上
がり検出信号ｈとＦＦ２出力との論理和をとった信号を
１クロック遅らせたものを信号ｉとして出力する。ＦＦ
３は、ＦＦ２によって入力データが奇数の時だけ＊ＷＥ
１を１クロック分長く“０”として＆２に入力する。該
＆２では、ＦＦ３の出力ｉと＊ＷＥ１を１クロック分遅
延させたＦＦ４の出力ｊとを受けて、これら両信号の論
理積をとり信号ｋとして出力する。

【００８０】ＦＦ８は、ＦＦ２の出力ｄをインバータ４
５により反転させた信号と、ＯＲ３によりＦＦ６とＦＦ
７が出力するデータが２ワードずつ揃った時に“０”を
出力してＦＩＦＯ部５のライトイネーブル信号である＊
ＷＥ２（ｏ）として出力する。ＯＲ１はエンドフラグＥ
Ｆ１（ｍ）とＦＦ５の出力を受け、ＥＦ１が１クロック
分引き伸ばされた信号（ｎ）をＯＲ１から出力する。Ｆ
Ｆ９は、ＯＲ１の出力ｎをＦＦ２の出力の反転が“１”
の時に取り込み、信号ｐとして出力する。ＯＲ４は、Ｆ
Ｆ４の出力ｊとＦＦ９の出力ｐとの論理和をとり、ＦＩ
ＦＯ部５のエンドフラグ信号ＥＦ２（ｑ）として出力す
る。ＥＦ１（ｍ）とＥＦ２（ｑ）とを比較すると分かる
ように、ＥＦ２の方は、第１２番目のダミーデータＸの
タイミングで出力され、余った第１１番目のデータと第
１２番目のデータＸとが対の状態で書き込まれるように
している。

【００８１】（２）入力が偶数ワード時の動作 図２１は第７の実施の形態例の第２の動作例を示すタイ
ムチャートで、入力データが偶数ワードの時を示してい
る。図２０に示すタイムチャートと異なる点は、入力デ
ータが偶数（ここでは１０個）となっている点である。
ライトイネーブル信号＊ＷＥ１（ａ）が“０”から
“１”に変化した時、立ち上がり検出部４２の出力ｈが
“０”となるが、ＦＦ２の出力ｄが“１”であるために
ＦＦ３は“０”を出力しない。従って、＆２の出力ｋ
は、引き伸ばされることなく、＊ＷＥ１を１クロック分
遅延させた信号となる。その他の動作は、図２０と同じ
である。

【００８２】（３）入力が偶数ワードの部分でタイミン
グ更新が発生する時の動作 図２２は第７の実施の形態例の第３の動作例を示すタイ
ムチャートで、入力データの偶数ワードの部分でタイミ
ング更新が発生した時の動作を示している。入力データ
ｂが第６番目の時にタイミング更新が発生する場合に
は、第５番目のデータと同時にエンドフラグＥＦ１
（ｍ）が“１”となり、第６番目のデータと同時にライ
トイネーブル＊ＷＥ１（ａ）が“１”になる。各構成部
分は、このＥＦ１と＊ＷＥ１の変化によって、図２１に
示す入力が偶数ワードの時の動作を行ない、ＦＩＦＯ部
５に各信号を出力する。

【００８３】（４）入力が奇数ワードの部分でタイミン
グ更新が発生する時の動作 図２３は第７の実施の形態例の第４の動作例を示すタイ
ムチャートで、入力データの奇数ワードの部分でタイミ
ング更新が発生した時の動作を示している。入力データ
ｂが第７番目の時にタイミング更新が発生する場合に
は、第６番目のデータと同時にエンドフラグＥＦ１
（ｍ）が“１”になり、第７番目のデータと同時にライ
トイネーブル＊ＷＥ１（ａ）が“１”となる。

【００８４】各構成部分は、このＥＦ１と＊ＷＥ１の変
化によって、図２０に示した入力が奇数ワードの時の動
作を行なってＦＩＦＯ部５に各信号を出力する。但し、
ＦＦ２が立ち下がり検出部４１の出力ｃによって強制的
に“０”となり、続いて入力されるデータに対する処理
を開始するため、奇数番目の最後のデータである７は、
続いて入力されるデータｂに示す１が上書きされ消失す
るが、それ以前に入力されたデータは全てＦＩＦＯ部５
に書き込むことが可能になる。

【００８５】以上説明したように、第７の実施の形態例
は、入力するデータは２ワード幅でデータ２としてＦＩ
ＦＯ部５に出力される。入力するデータ数が奇数の時に
は、１ワード分不定のデータを挿入し、ＦＩＦＯ部５に
は２ワード幅のデータをデータ２として出力する。ま
た、＊ＷＥ２は、２クロックに１クロック分だけ、デー
タ２が書き込むべき状態即ち２ワードが揃った時に
“０”となり、ＥＦ２は最後の２ワードがデータ２とし
て出力されている時だけ“１”になり、エンドフラグＥ
Ｆ２としてＦＩＦＯ部５に書き込まれる。

【００８６】タイミング更新が発生する場合には、途中
で終了するフレームのワードが偶数の時には全てのデー
タを、奇数の時には最後の１ワードを除く全てのデータ
をＦＩＦＯ部５に書き込むことが可能になる。

【００８７】この実施の形態例によれば、入力されるワ
ードデータを２ワード幅に展開し、ＦＩＦＯ部５に出力
するデータの速度を１／２に下げることが可能となる。
図２４は本発明の第８の実施の形態例の要部を示すブロ
ック図である。図１９と同一のものは、同一の符号を付
して示す。この実施の形態例は、図１９に示す実施の形
態例とほぼ同じであるが、以下の点が異なっている。即
ち、図１９の＆２の出力がＯＲ３に入るのに対して、図
２４では＆２の出力ｌはＦＦ８に直接入っている。ま
た、オアゲートＯＲ３は接続構成が図１９に示す場合と
異なり、ＦＦ２の出力ｅとＷＣＬＫ１の出力を受けてそ
の論理和をとるようになっている。このＯＲ３を５８と
する。該ＯＲ３の出力ｒは、ＷＣＬＫ２として出力され
ている。その他の構成は、図１９のそれと同じである。
この実施の形態例は、図１９の構成に比較して、クロッ
クを制御することでバウンダリ制御を行なうようにして
いる。このように構成された回路の動作を説明すれば、
以下の通りである。

【００８８】図２５は第８の実施の形態例の第１の動作
例を示すタイムチャートで、入力データが奇数ワード時
の動作を示している。図２４のａ〜ｑは、図２５の
（ａ）〜（ｑ）と対応している。図２５のシーケンス
は、ほぼ図２０のタイムチャートと同じであるが、ＦＦ
８が＆２の出力ｌをそのまま入力し、クロックＷＣＬＫ
１でラッチする結果、図２５の（ｏ）に示すようにＦＦ
８の出力（＊ＷＥ２）は一定期間“０”状態となり、連
続したデータの書き込みが可能となる。また、第２のク
ロックＷＣＬＫ２は、ＯＲ３の出力から取り出される結
果、ＦＦ２の出力ｅに同期したものとなり、第１のクロ
ックＷＣＬＫ１の２倍の周期となっている。

【００８９】図２６は第８の実施の形態例の第２の動作
例を示すタイムチャートで、入力データが偶数ワード時
の動作を示している。図２５と異なる点は、データ数が
偶数（ここでは１０）となっている点である。＊ＷＥ１
が“０”から“１”に変化した時、立ち上がり検出部４
２の出力ｉが“０”となるが、ＦＦ２の出力ｅが“１”
であるため、ＦＦ３は“０”を出力しない。従って、＆
２の出力ｌは引き伸ばされることなく、＊ＷＥ１の出力
を１クロック遅延させた信号となる。従って、最後のデ
ータのペア９と１０が同時に出力される。

【００９０】図２７は、第８の実施の形態例の第３の動
作例を示すタイムチャートで、入力データが偶数ワード
の部分でタイミング更新が起きた時の動作を示してい
る。図２８は、第８の実施の形態例の第４の動作例を示
すタイムチャートで、入力データが奇数ワードの部分で
タイミング更新が起きた時の動作を示している。これら
図２５〜図２８までのタイムチャートが、図２１〜図２
３のタイムチャートと異なる点は以下の通りである。

【００９１】即ち、ＦＦ８の入力が図１９におけるＯＲ
３を介することなく、＆２の出力ｌを１クロック遅らせ
て出力し、図１９におけるＷＣＬＫ２がＷＣＬＫ１をそ
のまま出力したのに対して、新たに設けたＯＲ３によっ
てＷＣＬＫ１をＦＦ２の出力ｅが“０”の時だけ出力
し、ＦＦ２の出力ｅが“１”の時には常に“１”となる
ように制御する点である。この制御を行なうことで、出
力する＊ＷＥ２であるＦＦ８の出力ｏは、データ２に出
力データがある間は常に、“０”とすることが可能とな
る。結果として、本実施の形態例の出力する各信号は、
本実施例に入力する信号とデータ１の幅が異なる点を除
いて同一にすることができる。

【００９２】この実施の形態例によれば、図２４の回路
をカスケード接続する（例えばｋ段）ことにより、ＦＩ
ＦＯ部５に出力するデータ２の幅を（データ２の幅）×
２^kに設定することができ、データ２の速度を１／２^k
とすることが可能となる。

【００９３】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、受信する信号から同期語を検出して受信フレー
ムに同期させるフレーム同期手段と、受信するシリアル
データをパラレルデータに変換するシリアル／パラレル
変換手段と、受信するデータを予め決められたまとまっ
た単位になるまで一時的に保持して、受信クロックから
受信クロックより高い周波数のクロックにまとめて乗せ
替えるクロック乗り換え手段と、該クロック乗り換え手
段がまとめてクロック乗り換えを行なったことを検出し
て、該クロック乗り換え手段がデータを出力しているこ
とを示す書き込み制御信号を発生する書き込み信号発生
手段と、該書き込み信号発生手段に書き込みを指示され
る間前記クロック乗り換え手段が出力するデータを計算
機側のクロックに乗せ換えて計算機に転送するデータ転
送手段と、転送されるデータを受ける計算機とを具備
し、前記クロック乗り換え手段からまとめてデータを読
み出し、データ転送手段を介して計算機に転送する構成
とすることにより、クロック乗り換え手段が、パラレル
データをまとまった単位になるまで溜めて、受信クロッ
ク（クロック１）から受信クロックよりも高い周波数の
クロック（クロック２）に乗せ換えるので、連続して入
力されるデータを間欠的なデータに変換できる。この間
欠的なデータをデータ転送手段を介して計算機に転送す
るので、計算機は間欠的なデータを受け取ることにな
り、まとまったデータ間に空き時間が生じる。計算機６
では、この空き時間を利用して他の処理を行なうことが
可能であり、結果として計算機の負荷の軽減を図ること
ができる。更に、まとまったデータの先頭を常にフレー
ムの先頭とすることで、計算機にフレームの先頭位置を
通知することが可能になる。

【００９４】

【００９５】

【００９６】

【００９７】

【００９８】

【００９９】また、前記データ転送手段は、前記クロッ
ク乗り換え手段がまとめてクロック乗り換えを行なった
ことを検出する検出手段と、前記クロック乗り換え手段
が出力するデータの長さが奇数であることを検出する奇
数検出手段と、該奇数検出手段が奇数であることを検出
する時だけ書き込み制御信号を１データ分延ばす第１の
延長手段と、データの終わりを示す信号を１データ分延
ばす第２の延長手段と、前記奇数検出手段が奇数である
ことを検出する時だけデータの後に１データ分の不定デ
ータを挿入する挿入手段と、該挿入手段が出力するデー
タを交互に保持して２倍幅のデータに変換する変換手段
と、前記第１の延長手段が出力する書き込み制御信号を
該変換手段が奇数番目のデータを保持してから１データ
の間書き込みを禁止する禁止手段と、前記クロック乗り
換え手段が出力するデータの幅を２倍として計算機のク
ロックに乗せ換えて計算機に転送する転送手段とを有す
ることにより、バウンダリ制御方式により、入力される
ワードデータを２ワード幅で展開し、ＦＩＦＯ部に出力
するデータの速度を１／２に下げることが可能となる。

【０１００】更に、前記データ転送手段は、前記クロッ
ク乗り換え手段がまとめてクロック乗り換えを行なった
ことを検出する検出手段と、前記クロック乗り換え手段
が出力するデータの長さが奇数であることを検出する奇
数検出手段と、該奇数検出手段が奇数であることを検出
する時だけ書き込み制御信号を１データ分延ばす第１の
延長手段と、データの終わりを示す信号を１データ分延
ばす第２の延長手段と、前記奇数検出手段が奇数である
ことを検出する時だけデータの後に１データ分の不定デ
ータを挿入する挿入手段と、該挿入手段が出力するデー
タを交互に保持して２倍幅のデータに変換する変換手段
と、該変換手段が奇数番目のデータを保持してから１デ
ータの間のクロックの変化を禁止して出力するクロック
制御手段と、前記クロック乗り換え手段が出力するデー
タの幅を２倍して計算機側のクロックに乗せ換えて計算
機に転送する転送手段とを有することを特徴としてい
る。

【０１０１】この発明の構成によれば、バウンダリ制御
回路をｋ段のカスケード接続とすることにより、データ
転送手段に出力するデータ（データ２）の幅を（データ
の幅）×２^k に設定することができ、データ２の速度を
１／２^k とすることが可能となる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の第１の実施の形態例の要部を示すブロ
ック図である。

【図３】第１の実施の形態例の動作例を示すタイムチャ
ートである。

【図４】第１の実施の形態例の他の動作例を示すタイム
チャートである。

【図５】本発明の第２の実施の形態例の要部を示すブロ
ック図である。

【図６】第２の実施の形態例の動作例を示すタイムチャ
ートである。

【図７】本発明の第３の実施の形態例の要部を示すブロ
ック図である。

【図８】第３の実施の形態例の動作例を示すタイムチャ
ートである。

【図９】本発明の第４の実施の形態例の要部を示すブロ
ック図である。

【図１０】第４の実施の形態例の動作例を示すタイムチ
ャートである。

【図１１】第４の実施の形態例の他の動作例を示すタイ
ムチャートである。

【図１２】本発明の第５の実施の形態例の要部を示すブ
ロック図である。

【図１３】第５の実施の形態例の動作例を示すタイムチ
ャートである。

【図１４】第５の実施の形態例の他の動作例を示すタイ
ムチャートである。

【図１５】本発明の第６の実施の形態例の要部を示すブ
ロック図である。

【図１６】第６の実施の形態例の動作例を示すタイムチ
ャートである。

【図１７】第６の実施の形態例の他の動作例を示すタイ
ムチャートである。

【図１８】第６の実施の形態例の他の動作例を示すタイ
ムチャートである。

【図１９】本発明の第７の実施の形態例の要部を示すブ
ロック図である。

【図２０】第７の実施の形態例の第１の動作例を示すタ
イムチャートである。

【図２１】第７の実施の形態例の第２の動作例を示すタ
イムチャートである。

【図２２】第７の実施の形態例の第３の動作例を示すタ
イムチャートである。

【図２３】第７の実施の形態例の第４の動作例を示すタ
イムチャートである。

【図２４】本発明の第８の実施の形態例の要部を示すブ
ロック図である。

【図２５】第８の実施の形態例の第１の動作例を示すタ
イムチャートである。

【図２６】第８の実施の形態例の第２の動作例を示すタ
イムチャートである。

【図２７】第８の実施の形態例の第３の動作例を示すタ
イムチャートである。

【図２８】第８の実施の形態例の第４の動作例を示すタ
イムチャートである。

【図２９】従来回路の構成例を示すブロック図である。

【図３０】従来回路の動作例を示すタイムチャートであ
る。

【符号の説明】

１ フレーム同期手段 ３ シリアル／パラレル変換手段 ６ 計算機 １０ 書き込み信号発生手段 １７ クロック乗り換え手段 ３０ データ転送手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 横山 秀明 東京都日野市富士町１番地 富士ファコ ム制御株式会社内 (56)参考文献 特開 平４−353922（ＪＰ，Ａ) 特開 平２−17562（ＪＰ，Ａ) 特開 平１−264037（ＪＰ，Ａ) 特開 平６−311156（ＪＰ，Ａ) 特開 昭62−266925（ＪＰ，Ａ) 特開 昭64−74827（ＪＰ，Ａ) 特開 平３−69244（ＪＰ，Ａ) 特開 昭57−150034（ＪＰ，Ａ) 特開 平６−83579（ＪＰ，Ａ) 特開 平５−274111（ＪＰ，Ａ) 特開 平４−88520（ＪＰ，Ａ) 特開 平４−70947（ＪＰ，Ａ) 特開 平４−70013（ＪＰ，Ａ) 特開 平１−316820（ＪＰ，Ａ) 特開 昭61−275952（ＪＰ，Ａ) 特開 昭59−231640（ＪＰ，Ａ) 特開 昭57−13542（ＪＰ，Ａ) 特開 昭53−98742（ＪＰ，Ａ) 特開 昭53−79337（ＪＰ，Ａ) 特開 昭49−122940（ＪＰ，Ａ) 実開 平１−111341（ＪＰ，Ｕ) 実開 平３−100942（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) C06F 5/00 H03M 9/00 H04J 3/06

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 受信する信号から同期語を検出して受信
   フレームに同期させるフレーム同期手段と、 受信するシリアルデータをパラレルデータに変換するシ
   リアル／パラレル変換手段と、 受信するデータを予め決められたまとまった単位になる
   まで一時的に保持して、受信クロックから受信クロック
   より高い周波数のクロックにまとめて乗せ換えるクロッ
   ク乗り換え手段と、 該クロック乗り換え手段がまとめてクロック乗り換えを
   行なったことを検出して、該クロック乗り換え手段がデ
   ータを出力していることを示す書き込み制御信号を発生
   する書き込み信号発生手段と、 該書き込み信号発生手段に書き込みを指示される間前記
   クロック乗り換え手段が出力するデータを計算機側のク
   ロックに乗せ換えて計算機に転送するデータ転送手段
   と、 転送されるデータを受ける計算機とを具備し、 前記クロック乗り換え手段からまとめてデータを読み出
   し、データ転送手段を介して計算機に転送することを特
   徴とするデータのパラレルインタフェース回路におい
   て、 前記データ転送手段は、 前記クロック乗り換え手段がまとめてクロック乗り換え
   を行なったことを検出する検出手段と、 前記クロック乗り換え手段が出力するデータの長さが奇
   数であることを検出する奇数検出手段と、 該奇数検出手段が奇数であることを検出する時だけ書き
   込み制御信号を１データ分延ばす第１の延長手段と、 データの終わりを示す信号を１データ分延ばす第２の延
   長手段と、 前記奇数検出手段が奇数であることを検出する時だけデ
   ータの後に１データ分の不定データを挿入する挿入手段
   と、 該挿入手段が出力するデータを交互に保持して２倍幅の
   データに変換する変換 手段と、 前記第１の延長手段が出力する書き込み制御信号を該変
   換手段が奇数番目のデータを保持してから１データの間
   書き込みを禁止する禁止手段と、 前記クロック乗り換え手段が出力するデータの幅を２倍
   として計算機のクロックに乗せ換えて計算機に転送する
   転送手段とを有 することを特徴とするデータのパラレル
   インタフェース回路。
2. 【請求項２】 受信する信号から同期語を検出して受信
   フレームに同期させるフレーム同期手段と、 受信するシリアルデータをパラレルデータに変換するシ
   リアル／パラレル変換手段と、 受信するデータを予め決められたまとまった単位になる
   まで一時的に保持して、受信クロックから受信クロック
   より高い周波数のクロックにまとめて乗せ替えるクロッ
   ク乗り換え手段と、 該クロック乗り換え手段がまとめてクロック乗り換えを
   行なったことを検出して、該クロック乗り換え手段がデ
   ータを出力していることを示す書き込み制御信号を発生
   する書き込み信号発生手段と、 該書き込み信号発生手段に書き込みを指示される間前記
   クロック乗り換え手段が出力するデータを計算機側のク
   ロックに乗せ換えて計算機に転送するデータ転送手段
   と、 転送されるデータを受ける計算機とを具備し、 前記クロック乗り換え手段からまとめてデータを読み出
   し、データ転送手段を介して計算機に転送することを特
   徴とするデータのパラレルインタフェース回路におい
   て、 前記データ転送手段は、 前記クロック乗り換え手段がまとめてクロック乗り換え
   を行なったことを検出する検出手段と、 前記クロック乗り換え手段が出力するデータの長さが奇
   数であることを検出する奇数検出手段と、 該奇数検出手段が奇数であることを検出する時だけ書き
   込み制御信号を１デー タ分延ばす第１の延長手段と、 データの終わりを示す信号を１データ分延ばす第２の延
   長手段と、 前記奇数検出手段が奇数であることを検出する時だけデ
   ータの後に１データ分の不定データを挿入する挿入手段
   と、 該挿入手段が出力するデータを交互に保持して２倍幅の
   データに変換する変換手段と、 該変換手段が奇数番目のデータを保持してから１データ
   の間のクロックの変化を禁止して出力するクロック制御
   手段と、 前記クロック乗り換え手段が出力するデータの幅を２倍
   して計算機側のクロックに乗せ換えて計算機に転送する
   転送手段 とを有することを特徴とするパラレルインタフ
   ェース回路。