JP2002009745A

JP2002009745A - 受信装置およびデータ伝送装置

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Publication number: JP2002009745A
Application number: JP2000189648A
Authority: JP
Inventors: Hiroshi Iizuka; 浩飯塚
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-06-23
Filing date: 2000-06-23
Publication date: 2002-01-11

Abstract

(57)【要約】【課題】受信シリアルデータより低い周波数の再生ク
ロック信号によって、受信シリアルデータと再生クロッ
ク信号との同期不良を検出する。【解決手段】所定ワード長のデータ列とワード区切り
データを含んだシリアルデータＳ１０が送信部１０にお
いてクロック信号ＣＬＫ２に同期して送信される。この
シリアルデータＳ１０は、シリアル−パラレル変換部２
１ＡにおいてシリアルデータＳ１０に基づいて再生され
たクロック信号ＣＬＫ３Ａに同期して保持され、保持さ
れたシリアルデータＳ１０が所定ワード長で分割されて
データＳ２１として出力される。エラー検出部２５Ａに
おいて、データＳ２１に含まれるワード区切りデータが
検出され、この検出位置を示す位置データが同一のデー
タ列を挟む２つのワード区切りデータについて一致しな
い場合に、受信シリアルデータと再生クロック信号とが
同期不良を起こしていることを検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定のデータ長の
単位データからなるデータ列を受信する受信装置および
当該データ列を伝送するデータ伝送装置に係り、特に、
ファイバ・チャネルなどにおける高速なシリアルデータ
受信装置およびシリアルデータ伝送装置に関するもので
ある。

【０００２】

【従来の技術】通信技術を大きく分類した場合、データ
とクロックを別のチャンネルで送る方式と、データとク
ロックを共通のチャンネルで送るシリアル方式とがあ
る。これらの方式にはそれぞれに得失があるため、状況
に応じて使い分けられており、例えば後者のシリアル方
式は、遠距離通信などのように通信路のコストが相対的
に高い場合や、ケーブルを細くしたい場合、コネクタの
形状を小さくしたい場合などに用いられている。

【０００３】シリアル方式の代表的なものに、ファイバ
・チャネル（Fiber Channel ）と呼ばれる方式がある。
ファイバ・チャネルは比較的高速なシリアル方式のイン
ターフェースであり、例えば１００Ｍｂｙｔｅ／ｓのデ
ータ伝送が可能である。また、伝送媒体として光ファイ
バや同軸ケーブル、シールド付きツイストペア線などを
用いることができる。さらに、光ファイバを使用した場
合シリアルデータの伝送距離は最大１０ｋｍまで延長で
き、長距離の通信も可能である。

【０００４】ファイバ・チャネルでは、次に述べるよう
な手順によって１００Ｍｂｙｔｅ／ｓのデータ伝送が行
われる。まず送信側において、１００ＭＨｚのクロック
に同期した８ビット（１ｂｙｔｅ）のパラレルデータが
供給される。このパラレルデータは８Ｂ１０Ｂと呼ばれ
る１対１の変換によって１０ビットのパラレルデータに
変換され、さらにワードの区切りを識別するためのコン
マキャラクタと呼ばれる特定のデータが付加された後、
１Ｇｂｐｓのシリアルデータに変換されて出力される。
受信側においては、入力された１Ｇｂｐｓのシリアルデ
ータから１００ＭＨｚのクロック信号が再生され、これ
に同期してシリアルデータからパラレルデータに変換さ
れる。そしてパラレルデータに含まれるコンマキャラク
タからワードの区切りが識別されて、コンマキャラクタ
を除いた１０ビットのパラレルデータが１０Ｂ８Ｂの変
換によって８ビットのパラレルデータに変換される。

【０００５】８Ｂ１０Ｂ変換は、受信側においてシリア
ル信号からクロックを確実に再生させるために行われる
変換である。シリアル信号からクロックの再生を行う場
合には、後述するように、ＰＬＬ回路が用いられる。Ｐ
ＬＬ回路では、シリアル信号の信号変化点に再生させる
クロック信号をロックさせるので、クロック信号を確実
に再生させるためには、シリアル信号に信号変化点が多
く含まれていることが望ましい。しかしながら、伝送さ
れるデータは任意なので、場合によっては０００・・・
といった具合に同じビットデータが連続して出力される
ことも考えられる。この場合、シリアル信号に信号変化
点が全く無くなってしまうので、受信側のＰＬＬ回路に
おいてクロック信号を再生できなくなってしまう。そこ
で、ファイバ・チャネルの送信側においては、どのよう
なデータ列を伝送させる場合にも規定値以上の信号変化
点が含まれるように選択された１０ビットデータと任意
の８ビットデータとの変換（８Ｂ１０Ｂ変換）によっ
て、元の８ビットデータが１０ビットデータに変換され
てからシリアルデータに変換されて出力されている。こ
の８Ｂ１０Ｂ変換による８ビットデータから１０ビット
データへの変換は１対１の変換なので、受信側において
逆の変換（１０Ｂ８Ｂ変換）を行うことにより、１０ビ
ットデータから元の８ビットデータを再生させることが
できる。

【０００６】また、受信されたシリアルデータから１０
ビット単位のデータ（ワード）を正しく取り出すために
は、シリアルデータの中に１０ビットの区切りを示すデ
ータが含まれていなくてはならない。ファイバ・チャネ
ルでは、この区切りを示すデータとして２進数表示で”
００１１１１１ｘｘｘ”というデータ（コンマキャラク
タ）が使用されている。ただし下位３桁のｘｘｘは任意
の値を示している。このコンマキャラクタは、８Ｂ１０
Ｂ変換によって生成されたデータ列において存在し得な
いビットパターンである。したがって、受信側において
受信されたデータ列からこのコンマキャラクタが検出さ
れることにより、どこがワードの区切りであるかが識別
可能となる。

【０００７】ここで、上述したファイバ・チャネルを例
に、従来のシリアルデータ伝送装置の具体的な構成と動
作について説明する。

【０００８】図１２は、従来のシリアルデータ伝送装置
の動作を説明するブロック図である。図１２において、
１０は送信部を、２０は受信部を、１１は８Ｂ１０Ｂ変
換部を、１２はコンマキャラクタ付加部を、１３はパラ
レル−シリアル変換部を、１４は送信クロック発生部
を、２１はシリアル−パラレル変換部を、２２はコンマ
キャラクタ除去部を、２３は１０Ｂ８Ｂ変換部を、２４
はクロック再生部を、２５はエラー検出部をそれぞれ示
している。

【０００９】送信部１０は、１００ＭＨｚのクロック信
号ＣＬＫ１に同期して供給される８ビットのパラレルデ
ータＳ１をシリアルデータに変換して受信部２０に出力
する。送信部１０は、８Ｂ１０Ｂ変換部１１、コンマキ
ャラクタ付加部１２、パラレル−シリアル変換部１３お
よび送信クロック発生部１４によって構成されている。
受信部２０は、送信部から伝送されたシリアルデータか
ら１００ＭＨｚのクロック信号ＣＬＫ４を再生するとと
もに、このクロック信号ＣＬＫ４に同期した８ビットの
パラレルデータＳ２０を再生する。受信部２０は、シリ
アル−パラレル変換部２１、コンマキャラクタ除去部２
２、１０Ｂ８Ｂ変換部２３、クロック再生部２４および
エラー検出部２５によって構成されている。

【００１０】８Ｂ１０Ｂ変換部１１は、１００ＭＨｚの
クロック信号ＣＬＫ１に同期して供給される８ビットの
パラレルデータＳ１に上述した８Ｂ１０Ｂの変換を行っ
て１０ビットのデータに変換し、これをコンマキャラク
タ付加部１２に出力する。コンマキャラクタ付加部１２
は、８Ｂ１０Ｂ変換部１１において１０ビットに変換さ
れたデータに上述した１０ビットのコンマキャラクタを
付加し、これをパラレル−シリアル変換部１３に出力す
る。パラレル−シリアル変換部１３は、コンマキャラク
タ付加部１２から出力された１０ビットパラレルデータ
を、送信クロック発生部１４による１ＧＨｚの送信クロ
ック信号ＣＬＫ２に同期したシリアルデータＳ１０に変
換し、これを受信部２０に出力する。送信クロック発生
部１４は、供給された１００ＭＨｚのクロック信号ＣＬ
Ｋ１から１ＧＨｚの送信クロック信号ＣＬＫ２を生成
し、これをパラレル−シリアル変換部１３に供給する。

【００１１】シリアル−パラレル変換部２１は、送信部
１０から伝送されたシリアルデータＳ１０を、クロック
再生部２４で再生された１ＧＨｚの受信クロック信号Ｃ
ＬＫ３に同期してラッチしてパラレルデータに変換し、
これをコンマキャラクタ除去部２２に出力する。コンマ
キャラクタ除去部２２は、シリアル−パラレル変換部２
１によるパラレルデータからコンマキャラクタを検出し
てワードの区切りを識別し、コンマキャラクタを除く１
０ビットのパラレルデータを１０Ｂ８Ｂ変換部２３へ出
力する。１０Ｂ８Ｂ変換部２３は、コンマキャラクタ除
去部２２で識別された１０ビットのパラレルデータに１
０Ｂ８Ｂ変換を行って８ビットのパラレルデータＳ２０
を再生し、クロック再生部２４の出力する１００ＭＨｚ
のクロック信号ＣＬＫ４に同期してこれを出力する。

【００１２】クロック再生部２４は、シリアルデータＳ
１０に同期した１ＧＨｚのクロック信号ＣＬＫ３を再生
し、これをシリアル−パラレル変換部２１に供給する。
また、このクロック信号ＣＬＫ３を分周して生成した１
００ＭＨｚのクロック信号ＣＬＫ４をコンマキャラクタ
除去部２２および１０Ｂ８Ｂ変換部２３に供給する。さ
らにクロック再生部２４は、再生したクロック信号ＣＬ
Ｋ３がシリアルデータＳ１０に対して同期していないこ
とを知らせるロックエラー信号Ｓ２５に応じて、内部Ｐ
ＬＬの周波数引き込み範囲を可変させる。すなわち、ク
ロック再生部２４の内部ＰＬＬにおける周波数のロック
が外れて、クロック信号ＣＬＫ３がシリアルデータＳ１
０に対して同期していない場合には、クロック再生部２
４の内部ＰＬＬの周波数引き込み範囲を広げて、クロッ
ク信号ＣＬＫ３の周波数をシリアルデータＳ１０にロッ
クさせる。

【００１３】エラー検出部２５は、クロック再生部２４
において再生されたクロック信号ＣＬＫ３がシリアルデ
ータＳ１０に対して同期しているか否かを検出し、この
検出結果に基づいてロックエラー信号Ｓ２５を生成し、
これをクロック再生部２４に出力する。

【００１４】１００ＭＨｚのクロック信号ＣＬＫ１に同
期して受信部１０に供給された８ビットのパラレルデー
タＳ１は、８Ｂ１０Ｂ変換部１１において１０ビットの
パラレルデータに変換され、コンマキャラクタ付加部１
２においてコンマキャラクタを付加された後、パラレル
−シリアル変換部１３において、１ＧＨｚの送信クロッ
ク信号ＣＬＫ２に同期したシリアルデータＳ１０に変換
されて、受信部２０に出力される。受信部２０に伝送さ
れたシリアルデータＳ１０は、クロック再生部２４に入
力されて、このシリアルデータＳ１０に同期した１ＧＨ
ｚのクロック信号ＣＬＫ３が再生される。シリアル−パ
ラレル変換部２１に入力されたシリアルデータＳ１０
は、この再生されたクロック信号ＣＬＫ３に同期してラ
ッチされることによりパラレルデータに変換されて、コ
ンマキャラクタ除去部２２に出力される。そして、コン
マキャラクタ除去部２２においてこのパラレルデータか
らコンマキャラクタが検出されることによりワードの区
切りが識別され、コンマキャラクタを除く１０ビットの
パラレルデータが得られる。この１０ビットのパラレル
データが１０Ｂ８Ｂ変換部で８ビットに変換されて、元
のパラレルデータが再生される。再生されたクロック信
号ＣＬＫ３とシリアルデータＳ１０が同期していない場
合は、エラー検出部２５において生成されたロックエラ
ー信号Ｓ２５によってクロック再生部２４の周波数引き
込み範囲が可変されることにより、クロック信号ＣＬＫ
３とシリアルデータＳ１０が同期するよう制御される。

【００１５】次に、上述したエラー検出部２５の動作に
ついて、更に詳しく説明する。

【００１６】図１３は、従来のシリアルデータ伝送装置
の受信部２０においてクロック信号の再生エラーを検出
するエラー検出部２５の動作を説明するブロック図であ
る。図１３において、２５５は遅延回路を、２５６，２
５７および２５９はラッチ回路を、２５８はＥＸ−ＯＲ
回路をそれぞれ示している。

【００１７】遅延回路２５５は、送信部１０から伝送さ
れたシリアルデータＳ１０に対して所定の遅延時間を与
えたシリアルデータＳ２５５をラッチ回路２５６に出力
する。遅延回路２５５の生成する遅延時間は、シリアル
データＳ１０の変化する周期に比べて短い時間に設定さ
れている。ラッチ回路２５６は、遅延回路２５５から出
力されたシリアルデータＳ２５５をクロック信号ＣＬＫ
３の立ち上がりエッジに同期して出力端子Ｑに保持（ラ
ッチ）し、このラッチしたデータをＥＸ−ＯＲ回路２５
８に出力する。ラッチ回路２５７は、送信部１０から伝
送されたシリアルデータＳ１０をクロック信号ＣＬＫ３
の立ち上がりエッジに同期してラッチし、このラッチし
たデータをＥＸ−ＯＲ回路２５８に出力する。ＥＸ−Ｏ
Ｒ回路２５８は、ラッチ回路２５６およびラッチ回路２
５７にラッチされているデータの排他的論理和をラッチ
回路２５９に出力する。ラッチ回路２５９は、ＥＸ−Ｏ
Ｒ回路２５８の出力する信号をクロック信号ＣＬＫ３の
立ち上がりエッジに同期してラッチし、これをロックエ
ラー信号Ｓ２５としてクロック再生部２４に出力する。

【００１８】送信部１０から伝送されたシリアルデータ
Ｓ１０は、遅延回路２５５において所定の遅延時間を与
えられてから、ラッチ回路２５６においてクロック信号
ＣＬＫ３に同期してラッチされてＥＸ−ＯＲ回路２５８
に入力されるとともに、ラッチ回路２５７において直接
ラッチされてＥＸ−ＯＲ回路２５８に入力される。ラッ
チ回路２５６およびラッチ回路２５７にラッチされた信
号は、ＥＸ−ＯＲ回路において不一致を検出され、両者
の信号が不一致の場合、ハイレベルの信号がラッチ回路
２５９にラッチされて、ロックエラー信号Ｓ２５として
クロック再生部２４に出力される。

【００１９】図１４は、従来のエラー検出部２５におけ
るタイミングチャートを示す図である。図１４におい
て、（Ｂ１）および（Ｂ２）はシリアルデータＳ１０
を、（Ａ１）および（Ａ２）は遅延回路２５６の出力す
るシリアルデータＳ２５５を、（Ｃ１）および（Ｃ２）
はクロック信号ＣＬＫ３を、（Ｄ１）および（Ｄ２）は
ロックエラー信号Ｓ２５をそれぞれ示している。また、
（Ａ１），（Ｂ１），（Ｃ１）および（Ｄ１）はシリア
ルデータＳ１０とクロック信号ＣＬＫ３が同期している
場合のタイミングチャートを、（Ａ２），（Ｂ２），
（Ｃ２）および（Ｄ２）はシリアルデータＳ１０とクロ
ック信号ＣＬＫ３が同期していない場合のタイミングチ
ャートを示している。

【００２０】図１４の（Ａ１）〜（Ｄ１）に示すよう
に、シリアルデータＳ１０とクロック信号ＣＬＫ３が同
期している場合は、シリアルデータＳ１０およびシリア
ルデータＳ２５５に対するクロック信号ＣＬＫ３の位相
が常に一定となっており、ラッチ回路２５６およびラッ
チ回路２５７には常に一定の値がラッチされる。さら
に、遅延回路２５５の遅延時間はシリアルデータＳ１０
の変化する周期よりも短く設定しているため、ラッチ回
路２５６およびラッチ回路２５７には同じレベルの信号
がラッチされる。したがって、ＥＸ−ＯＲ回路２５８の
出力をラッチしたロックエラー信号は常にローレベルと
なる。一方、シリアルデータＳ１０とクロック信号ＣＬ
Ｋ３が同期していない場合は、シリアルデータＳ１０お
よびシリアルデータＳ２５５に対するクロック信号ＣＬ
Ｋ３の位相が変化し、これに伴ってラッチ回路２５６お
よびラッチ回路２５７にラッチされる信号も変化する。
したがって、ＥＸ−ＯＲ回路２５８の出力をラッチした
ロックエラー信号がローレベルからハイレベルに変化す
る場合がある。このようにして、クロック信号ＣＬＫ３
がシリアルデータＳ１０に同期しているか否かを検出す
ることができる。

【００２１】

【発明が解決しようとする課題】ところで、図１４のタ
イミングチャートに示しているように、遅延回路２５５
の遅延時間はシリアルデータの変化する周期に対して十
分短い時間である必要がある。ファイバ・チャネルの場
合、シリアルデータの変化する時間は１ｎｓであるの
で、遅延時間はこれよりも短いことが要求される。この
ように微小な遅延時間を精度良く設定することは、製造
プロセスによる個体間のばらつきや環境の影響を考慮し
た場合、非常に難しいという問題がある。

【００２２】また、従来のエラー検出部２５において
は、シリアルデータＳ１０をラッチするために、シリア
ルデータＳ１０の周波数に対して２倍の周波数を生成す
る必要がある。ファイバ・チャネルにおいてはクロック
信号ＣＬＫ３に１ＧＨｚのクロックが必要となる。この
ように高速なクロック信号をＣＭＯＳのＰＬＬ回路で生
成させることは極めて困難であり、従来は、例えばＥＣ
Ｌ等のバイポーラＩＣによるＰＬＬ回路によって生成さ
れていた。しかしＥＣＬ等のバイポーラＩＣによる回路
は、ＣＭＯＳプロセスによる回路に比べて消費電力が大
きい問題がある。また、大半のロジック系回路が低電圧
のＣＭＯＳプロセスで構成されている場合にも、バイポ
ーラＩＣによるこれらの回路だけは集積化することがで
きず、別のＩＣで回路を構成しなくてはならないという
問題もある。

【００２３】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、所定のデータ長の単位データから
なるシリアルデータからクロック信号が再生され、この
クロック信号に基づいて元の単位データが再生されるシ
リアルデータの伝送方式において、シリアルデータの周
波数より低い周波数のクロック信号によって、このシリ
アルデータと再生されたクロック信号との同期のずれを
確実に検出できる受信装置およびデータ伝送装置を提供
することにある。

【００２４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の受信装置は、所定のデータ長の単位データ
を含むデータ列と、上記単位データと等しい長さを有
し、上記データ列間に挿入される区切りデータとを含ん
だ伝送データを受信する受信装置であって、設定された
タイミングで、上記伝送データを上記所定のデータ長ご
とに分割した分割データを生成する伝送データ分割回路
と、上記区切りデータを上記分割データから検出し、当
該区切りデータと当該区切りデータを含む分割データと
の相対位置を示す位置データを生成する区切りデータ検
出回路と、同一の上記データ列を挟む２つの上記区切り
データの位置データを比較し、当該位置データが一致し
ないことを条件として、上記タイミングが不正であるこ
とを検出する第１のエラー検出回路とを有している。

【００２５】また、上記区切りデータ検出回路は、上記
区切りデータの検出を知らせる検出信号を出力する。さ
らに、上記検出信号に基づいて、上記区切りデータが検
出される時間間隔を計時し、当該時間間隔と所定の上限
時間とを比較し、当該時間間隔が上記上限時間を越える
ことを条件として、上記タイミングが不正であることを
検出する第２のエラー検出回路を有している。

【００２６】本発明の受信装置によれば、上記伝送デー
タ分割回路において、上記伝送データが、ある設定され
たタイミングで上記所定のデータ長ごとに分割されるこ
とによって上記分割データが生成される。上記位置デー
タは、上記区切りデータ検出回路において検出された当
該区切りデータと、当該区切りデータを含む分割データ
との相対位置に応じて生成される。そして、上記第１の
エラー検出回路において、同一の上記データ列を挟む２
つの上記区切りデータの位置データが比較され、当該位
置データが一致しないことを条件として、上記タイミン
グが不正であることが検出される。また、上記第２のエ
ラー検出回路において、上記区切りデータ検出回路によ
る上記検出信号に基づいて、上記区切りデータが検出さ
れる時間間隔が計時され、当該時間間隔と所定の上限時
間とが比較される。そして、当該時間間隔が上記上限時
間を越えることを条件として、上記タイミングが不正で
あることが検出される。

【００２７】また、本発明の受信装置は、所定のデータ
長の単位データを含むデータ列と、上記単位データと等
しい長さを有し、上記データ列間に挿入される区切りデ
ータとを含み、所定のクロック信号に同期して伝送され
る伝送データを受信する受信装置であって、上記伝送デ
ータに基づいて上記所定のクロック信号を再生した受信
クロック信号を出力するクロック再生回路と、上記受信
クロック信号に同期したタイミングで、上記伝送データ
を上記所定のデータ長ごとに分割した分割データを生成
する伝送データ分割回路と、上記区切りデータを上記分
割データから検出し、当該区切りデータと当該区切りデ
ータを含む分割データとの相対位置を示す位置データを
生成する区切りデータ検出回路と、同一の上記データ列
を挟む２つの上記区切りデータの位置データを比較し、
当該位置データが一致しないことを条件として、上記ク
ロック再生回路によるクロック信号の再生が不正である
ことを知らせる第１のエラー信号を出力する第１のエラ
ー検出回路とを有している。

【００２８】また、上記区切りデータ検出回路は、上記
区切りデータの検出を知らせる検出信号を出力する。さ
らに、上記検出信号に基づいて、上記区切りデータが検
出される時間間隔を計時し、当該時間間隔と所定の上限
時間とを比較し、当該時間間隔が上記上限時間を越える
ことを条件として、上記クロック再生回路によるクロッ
ク信号の再生が不正であることを知らせる第２のエラー
信号を出力する第２のエラー検出回路を有している。

【００２９】また、上記クロック再生回路は、上記伝送
データと上記受信クロック信号との位相差を検出し、当
該位相差に応じたレベルの位相差信号を出力する位相比
較回路と、上記伝送データと上記受信クロック信号との
周波数の差を検出し、当該周波数の差に応じたレベルの
周波数差信号を出力する周波数比較回路と、上記第１の
エラー信号または上記第２のエラー信号の入力時に上記
位相差信号を選択して出力し、上記第１のエラー信号お
よび上記第２のエラー信号の非入力時に上記周波数差信
号を出力する選択回路と、上記選択回路の出力する信号
のレベルに応じた周波数を有する上記受信クロック信号
を出力する発振回路とを含んでいる。

【００３０】上記の構成を有する本発明の受信装置によ
れば、クロック再生回路において、上記伝送データに基
づいて上記所定のクロック信号を再生した受信クロック
信号が出力される。上記分割データは、伝送データ分割
回路において、上記伝送データが上記受信クロック信号
に同期したタイミングで上記所定のデータ長ごとに分割
されることにより生成される。上記位置データは、上記
区切りデータ検出回路において、上記分割データから検
出された区切りデータと、当該区切りデータを含む分割
データとの相対位置に応じて生成される。第１のエラー
検出回路において、同一の上記データ列を挟む２つの上
記区切りデータの位置データが比較され、当該位置デー
タが一致しないことを条件として、上記第１のエラー信
号が出力される。また、上記第２のエラー検出回路にお
いて、上記区切りデータ検出回路による上記検出信号に
基づいて、上記区切りデータが検出される時間間隔が計
時され、当該時間間隔と所定の上限時間とが比較され
る。そして、当該時間間隔が上記上限時間を越えること
を条件として、上記第２のエラー信号が出力される。ま
た、上記クロック再生回路の上記位相比較回路において
は、上記伝送データと上記受信クロック信号との位相差
が検出され、当該位相差に応じたレベルの位相差信号が
出力される。上記周波数比較回路においては、上記伝送
データと上記受信クロック信号との周波数の差が検出さ
れ、当該周波数の差に応じたレベルの周波数差信号が出
力される。そして、選択回路では、上記第１のエラー信
号または上記第２のエラー信号の入力時に上記位相差信
号が選択されて出力され、上記第１のエラー信号および
上記第２のエラー信号の非入力時に上記周波数差信号が
出力される。発振回路においては、上記選択回路の出力
する信号のレベルに応じた周波数を有する上記受信クロ
ック信号が出力される。これにより、上記第１のエラー
信号および上記第２のエラー信号の入力・非入力に応じ
て、上記クロック再生回路の周波数引き込み範囲が可変
される。

【００３１】また、本発明の受信装置は、所定のデータ
長の単位データを含むデータ列と、上記単位データと等
しい長さを有し、上記データ列間に挿入される区切りデ
ータとを含み、所定のクロック信号に同期して伝送され
る伝送データを受信する受信装置であって、上記伝送デ
ータに基づいて上記所定のクロック信号を再生した受信
クロック信号を出力するクロック再生回路と、上記受信
クロック信号に同期したタイミングで、当該伝送データ
を上記所定のデータ長ごとに順次入力して保持するラッ
チ回路と、上記ラッチ回路に上記伝送データが保持され
る度に、保持された当該伝送データから上記区切りデー
タを検出し、上記区切りデータが検出された伝送データ
における、上記区切りデータの検出位置に応じた位置デ
ータを生成する区切りデータ検出回路と、上記区切りデ
ータが検出される度に、当該区切りデータの位置データ
と、最近に検出された区切りデータの位置データとを比
較し、当該位置データが一致しないことを条件として、
上記クロック再生回路によるクロック信号の再生が不正
であることを知らせる第１のエラー信号を出力する第１
のエラー検出回路とを有している。

【００３２】上記の構成を有する本発明の受信装置によ
れば、上記クロック再生回路において、上記伝送データ
に基づいて上記所定のクロック信号を再生した受信クロ
ック信号が出力される。上記ラッチ回路においては、上
記受信クロック信号に同期したタイミングで、当該伝送
データが上記所定のデータ長ごとに順次入力されて保持
される。上記区切りデータ検出回路においては、上記ラ
ッチ回路に上記伝送データが保持される度に、当該保持
された伝送データから上記区切りデータが検出される。
また、上記区切りデータが検出された伝送データにおい
て、上記区切りデータの検出位置に応じた位置データが
生成される。第１のエラー検出回路において、上記区切
りデータが検出される度に、当該区切りデータの位置デ
ータと、最近に検出された区切りデータの位置データと
が比較される。そして、当該位置データが一致しないこ
とを条件として、上記クロック再生回路によるクロック
信号の再生が不正であることを知らせる第１のエラー信
号が出力される。

【００３３】本発明のデータ伝送装置は、所定のデータ
長の単位データを含むデータ列と、上記単位データと等
しい長さを有し、上記データ列間に挿入される区切りデ
ータとを含んだ伝送データを送信部において生成して送
信し、上記伝送データを受信部において受信するデータ
伝送装置であって、上記受信部は、設定されたタイミン
グで、上記伝送データを上記所定のデータ長ごとに分割
した分割データを生成する伝送データ分割回路と、上記
区切りデータを上記分割データから検出し、当該区切り
データと当該区切りデータを含む分割データとの相対位
置を示す位置データを生成する区切りデータ検出回路
と、同一の上記データ列を挟む２つの上記区切りデータ
の位置データを比較し、当該位置データが一致しないこ
とを条件として、上記タイミングが不正であることを検
出する第１のエラー検出回路とを有している。

【００３４】また、上記区切りデータ検出回路は、上記
区切りデータの検出を知らせる検出信号を出力する。さ
らに、上記検出信号に基づいて、上記区切りデータが検
出される時間間隔を計時し、当該時間間隔と所定の上限
時間とを比較し、当該時間間隔が上記上限時間を越える
ことを条件として、上記タイミングが不正であることを
検出する第２のエラー検出回路を有している。

【００３５】本発明のデータ伝送装置によれば、上記伝
送データ分割回路において、上記伝送データが、ある設
定されたタイミングで上記所定のデータ長ごとに分割さ
れることによって上記分割データが生成される。上記位
置データは、上記区切りデータ検出回路において検出さ
れた当該区切りデータと、当該区切りデータを含む分割
データとの相対位置に応じて生成される。そして、上記
第１のエラー検出回路において、同一の上記データ列を
挟む２つの上記区切りデータの位置データが比較され、
当該位置データが一致しないことを条件として、上記タ
イミングが不正であることが検出される。また、上記第
２のエラー検出回路において、上記区切りデータ検出回
路による上記検出信号に基づいて、上記区切りデータが
検出される時間間隔が計時され、当該時間間隔と所定の
上限時間とが比較される。そして、当該時間間隔が上記
上限時間を越えることを条件として、上記タイミングが
不正であることが検出される。

【００３６】また、本発明のデータ伝送装置は、所定の
データ長の単位データを含むデータ列と、上記単位デー
タと等しい長さを有し、上記データ列間に挿入される区
切りデータとを含む伝送データを送信部において生成し
て、所定のクロック信号に同期して送信し、上記伝送デ
ータを受信部において受信するデータ伝送装置であっ
て、上記受信部は、上記伝送データに基づいて上記所定
のクロック信号を再生した受信クロック信号を出力する
クロック再生回路と、上記受信クロック信号に同期した
タイミングで、上記伝送データを上記所定のデータ長ご
とに分割した分割データを生成する伝送データ分割回路
と、上記区切りデータを上記分割データから検出し、当
該区切りデータと当該区切りデータを含む分割データと
の相対位置を示す位置データを生成する区切りデータ検
出回路と、同一の上記データ列を挟む２つの上記区切り
データの位置データを比較し、当該位置データが一致し
ないことを条件として、上記クロック再生回路によるク
ロック信号の再生が不正であることを知らせる第１のエ
ラー信号を出力する第１のエラー検出回路とを有してい
る。

【００３７】また、上記区切りデータ検出回路は、上記
区切りデータの検出を知らせる検出信号を出力する。さ
らに、上記検出信号に基づいて、上記区切りデータが検
出される時間間隔を計時し、当該時間間隔と所定の上限
時間とを比較し、当該時間間隔が上記上限時間を越える
ことを条件として、上記クロック再生回路によるクロッ
ク信号の再生が不正であることを知らせる第２のエラー
信号を出力する第２のエラー検出回路を有している。

【００３８】また、上記クロック再生回路は、上記伝送
データと上記受信クロック信号との位相差を検出し、当
該位相差に応じたレベルの位相差信号を出力する位相比
較回路と、上記伝送データと上記受信クロック信号との
周波数の差を検出し、当該周波数の差に応じたレベルの
周波数差信号を出力する周波数比較回路と、上記第１の
エラー信号または上記第２のエラー信号の入力時に上記
位相差信号を選択して出力し、上記第１のエラー信号お
よび上記第２のエラー信号の非入力時に上記周波数差信
号を出力する選択回路と、上記選択回路の出力する信号
のレベルに応じた周波数を有する上記受信クロック信号
を出力する発振回路とを含んでいる。

【００３９】上記の構成を有する本発明のデータ伝送装
置によれば、クロック再生回路において、上記伝送デー
タに基づいて上記所定のクロック信号を再生した受信ク
ロック信号が出力される。上記分割データは、上記伝送
データ分割回路において、上記伝送データが上記受信ク
ロック信号に同期したタイミングで上記所定のデータ長
ごとに分割されることにより生成される。上記位置デー
タは、上記区切りデータ検出回路において、上記分割デ
ータから検出された区切りデータと、当該区切りデータ
を含む分割データとの相対位置に応じて生成される。第
１のエラー検出回路において、同一の上記データ列を挟
む２つの上記区切りデータの位置データが比較され、当
該位置データが一致しないことを条件として、上記第１
のエラー信号が出力される。また、上記第２のエラー検
出回路において、上記区切りデータ検出回路による上記
検出信号に基づいて、上記区切りデータが検出される時
間間隔が計時され、当該時間間隔と所定の上限時間とが
比較される。そして、当該時間間隔が上記上限時間を越
えることを条件として、上記第２のエラー信号が出力さ
れる。また、上記クロック再生回路の上記位相比較回路
においては、上記伝送データと上記受信クロック信号と
の位相差が検出され、当該位相差に応じたレベルの位相
差信号が出力される。上記周波数比較回路においては、
上記伝送データと上記受信クロック信号との周波数の差
が検出され、当該周波数の差に応じたレベルの周波数差
信号が出力される。そして、選択回路では、上記第１の
エラー信号または上記第２のエラー信号の入力時に上記
位相差信号が選択されて出力され、上記第１のエラー信
号および上記第２のエラー信号の非入力時に上記周波数
差信号が出力される。発振回路においては、上記選択回
路の出力する信号のレベルに応じた周波数を有する上記
受信クロック信号が出力される。これにより、上記第１
のエラー信号および上記第２のエラー信号の入力・非入
力に応じて、上記クロック再生回路の周波数引き込み範
囲が可変される。

【００４０】また本発明のデータ伝送装置は、所定のデ
ータ長の単位データを含むデータ列と、上記単位データ
と等しい長さを有し、上記データ列間に挿入される区切
りデータとを含む伝送データを送信部において生成し
て、所定のクロック信号に同期して送信し、上記伝送デ
ータを受信部において受信するデータ伝送装置であっ
て、上記受信部は、上記伝送データに基づいて上記所定
のクロック信号を再生した受信クロック信号を出力する
クロック再生回路と、上記受信クロック信号に同期した
タイミングで、当該伝送データを上記所定のデータ長ご
とに順次入力して保持するラッチ回路と、上記ラッチ回
路に上記伝送データが保持される度に、保持された当該
伝送データから上記区切りデータを検出し、上記区切り
データが検出された伝送データにおける、上記区切りデ
ータの検出位置に応じた位置データを生成する区切りデ
ータ検出回路と、上記区切りデータが検出される度に、
当該区切りデータの位置データと、最近に検出された区
切りデータの位置データとを比較し、当該位置データが
一致しないことを条件として、上記クロック再生回路に
よるクロック信号の再生が不正であることを知らせる第
１のエラー信号を出力する第１のエラー検出回路とを有
している。

【００４１】上記の構成を有する本発明のデータ伝送装
置によれば、上記クロック再生回路において、上記伝送
データに基づいて上記所定のクロック信号を再生した受
信クロック信号が出力される。上記ラッチ回路において
は、上記受信クロック信号に同期したタイミングで、当
該伝送データが上記所定のデータ長ごとに順次入力され
て保持される。上記区切りデータ検出回路においては、
上記ラッチ回路に上記伝送データが保持される度に、当
該保持された伝送データから上記区切りデータが検出さ
れる。また、上記区切りデータが検出された伝送データ
において、上記区切りデータの検出位置に応じた位置デ
ータが生成される。第１のエラー検出回路において、上
記区切りデータが検出される度に、当該区切りデータの
位置データと、最近に検出された区切りデータの位置デ
ータとが比較される。そして、当該位置データが一致し
ないことを条件として、上記クロック再生回路によるク
ロック信号の再生が不正であることを知らせる第１のエ
ラー信号が出力される。

【００４２】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。

【００４３】図１は、本発明に係るデータ伝送装置の動
作を説明するブロック図である。図１において、１０は
送信部を、２０Ａは受信部を、１１は８Ｂ１０Ｂ変換部
を、１２はコンマキャラクタ付加部を、１３はパラレル
−シリアル変換部を、１４は送信クロック発生部を、２
１Ａはシリアル−パラレル変換部を、２２はコンマキャ
ラクタ除去部を、２３は１０Ｂ８Ｂ変換部を、２４Ａは
クロック再生部を、２５Ａはエラー検出部をそれぞれ示
している。

【００４４】送信部１０は、例えば１００ＭＨｚのクロ
ック信号ＣＬＫ１に同期して供給される８ビットのパラ
レルデータＳ１をシリアルデータに変換して受信部２０
に出力する。送信部１０は、８Ｂ１０Ｂ変換部１１、コ
ンマキャラクタ付加部１２、パラレル−シリアル変換部
１３および送信クロック発生部１４によって構成されて
いる。受信部２０は、送信部から伝送されたシリアルデ
ータから１００ＭＨｚのクロック信号ＣＬＫ４を再生す
るとともに、このクロック信号ＣＬＫ４に同期した８ビ
ットのパラレルデータＳ２０を再生する。受信部２０
は、シリアル−パラレル変換部２１Ａ、コンマキャラク
タ除去部２２、１０Ｂ８Ｂ変換部２３、クロック再生部
２４Ａおよびエラー検出部２５Ａによって構成されてい
る。

【００４５】８Ｂ１０Ｂ変換部１１は、１００ＭＨｚの
クロック信号ＣＬＫ１に同期して供給される８ビットの
パラレルデータＳ１に上述した８Ｂ１０Ｂの変換を行っ
て１０ビットのデータに変換し、これをコンマキャラク
タ付加部１２に出力する。コンマキャラクタ付加部１２
は、８Ｂ１０Ｂ変換部１１において１０ビットに変換さ
れたデータに上述した１０ビットのコンマキャラクタを
付加し、これをパラレル−シリアル変換部１３に出力す
る。パラレル−シリアル変換部１３は、コンマキャラク
タ付加部１２から出力された１０ビットパラレルデータ
を、送信クロック発生部１４による１ＧＨｚの送信クロ
ック信号ＣＬＫ２に同期したシリアルデータＳ１０に変
換し、これを受信部２０に出力する。送信クロック発生
部１４は、供給された１００ＭＨｚのクロック信号ＣＬ
Ｋ１から１ＧＨｚの送信クロック信号ＣＬＫ２を生成
し、これをパラレル−シリアル変換部１３に供給する。

【００４６】シリアル−パラレル変換部２１Ａは、送信
部１０から伝送されたシリアルデータＳ１０を、クロッ
ク再生部２４Ａで再生される、例えば２００ＭＨｚの受
信クロック信号ＣＬＫ３Ａに同期してラッチして２０ビ
ットのパラレルデータに変換し、これをコンマキャラク
タ除去部２２およびエラー検出部２５Ａに出力する。コ
ンマキャラクタ除去部２２は、シリアル−パラレル変換
部２１によるパラレルデータからコンマキャラクタを検
出してワードの区切りを識別し、コンマキャラクタを除
く１０ビットのパラレルデータを１０Ｂ８Ｂ変換部２３
へ出力する。１０Ｂ８Ｂ変換部２３は、コンマキャラク
タ除去部２２で識別された１０ビットのパラレルデータ
に１０Ｂ８Ｂ変換を行って８ビットのパラレルデータＳ
２０を再生し、クロック再生部２４の出力する１００Ｍ
Ｈｚのクロック信号ＣＬＫ４に同期してこれを出力す
る。

【００４７】クロック再生部２４Ａは、シリアルデータ
Ｓ１０に同期した、例えば２００ＭＨｚのクロック信号
ＣＬＫ３Ａを再生し、これをシリアル−パラレル変換部
２１に供給する。また、このクロック信号ＣＬＫ３Ａを
分周して生成した１００ＭＨｚのクロック信号ＣＬＫ４
をコンマキャラクタ除去部２２，１０Ｂ８Ｂ変換部２３
およびエラー検出部２５Ａに供給する。クロック再生部
２４Ａの内部ＰＬＬ回路において生成されるクロック信
号ＣＬＫ３Ａの周波数は２００ＭＨｚであり、上述した
従来のクロック再生部２４にけるクロック信号ＣＬＫ３
の周波数の１ＧＨｚより低く設定されている。そのた
め、クロック再生部２４Ａを含む受信部２０ＡをＣＭＯ
ＳプロセスによってＩＣ化することができる。

【００４８】さらにクロック再生部２４Ａは、再生した
クロック信号ＣＬＫ３ＡがシリアルデータＳ１０に対し
て同期していないことを知らせるロックエラー信号Ｓ２
５Ａに応じて、内部ＰＬＬの周波数引き込み範囲を可変
させる。すなわち、クロック再生部２４Ａの内部ＰＬＬ
における周波数のロックが外れて、クロック信号ＣＬＫ
３ＡがシリアルデータＳ１０に対して同期していない場
合には、ロックエラー信号Ｓ２５Ａに応じてクロック再
生部２４Ａの内部ＰＬＬの周波数引き込み範囲を広げる
ことにより、クロック信号ＣＬＫ３Ａの周波数をシリア
ルデータＳ１０に再びロックさせる制御が行われる。

【００４９】エラー検出部２５Ａは、シリアル−パラレ
ル変換部２１Ａにおいてシリアルからパラレルに変換さ
れた２０ビットのパラレルデータに含まれるコンマキャ
ラクタを検出し、このコンマキャラクタが２０ビットの
パラレルデータにおいて検出される相対位置の変化か
ら、クロック再生部２４Ａにおいて再生されたクロック
信号ＣＬＫ３ＡがシリアルデータＳ１０に対して同期し
ているか否かを検出する。また、コンマキャラクタが検
出される時間間隔を計時し、この時間間隔が所定の時間
（２０μｓ）を超えるか否かを検出する。そして、これ
らの検出結果に基づいてロックエラー信号Ｓ２５Ａを生
成し、これをクロック再生部２４Ａに出力する。

【００５０】１００ＭＨｚのクロック信号ＣＬＫ１に同
期して受信部１０に供給された８ビットのパラレルデー
タＳ１は、８Ｂ１０Ｂ変換部１１において１０ビットの
パラレルデータに変換され、コンマキャラクタ付加部１
２においてコンマキャラクタを付加された後、パラレル
−シリアル変換部１３において、１ＧＨｚの送信クロッ
ク信号ＣＬＫ２に同期したシリアルデータＳ１０に変換
されて、受信部２０に出力される。受信部２０に伝送さ
れたシリアルデータＳ１０は、クロック再生部２４Ａに
入力されて、このシリアルデータＳ１０に同期した２０
０ＭＨｚのクロック信号ＣＬＫ３Ａが再生される。シリ
アル−パラレル変換部２１Ａに入力されたシリアルデー
タＳ１０は、この再生されたクロック信号ＣＬＫ３Ａに
同期してラッチされることにより２０ビットのパラレル
データに変換されて、コンマキャラクタ除去部２２に出
力される。そして、コンマキャラクタ除去部２２におい
てこのパラレルデータからコンマキャラクタが検出され
ることによりワードの区切りが識別され、コンマキャラ
クタを除く１０ビットのパラレルデータが得られる。こ
の１０ビットのパラレルデータが１０Ｂ８Ｂ変換部で８
ビットに変換されて、元のパラレルデータが再生され
る。再生されたクロック信号ＣＬＫ３Ａとシリアルデー
タＳ１０が同期していない場合は、エラー検出部２５Ａ
において生成されたロックエラー信号Ｓ２５Ａに応じて
クロック再生部２４Ａの周波数引き込み範囲が可変され
ることにより、クロック信号ＣＬＫ３Ａとシリアルデー
タＳ１０とが同期するように制御される。

【００５１】次に、クロック再生部２４Ａの動作につい
て、さらに詳しく説明する。図２は、クロック再生部２
４Ａの動作を説明するブロック図である。図２におい
て、２４１は位相比較回路を、２４２は位相周波数比較
回路を、２４３および２４４はセレクタを、２４５はチ
ャージポンプ回路を、２４６はローパスフィルタを、２
４７は電圧制御発振器を、２４８および２４９は分周回
路をそれぞれ示している。

【００５２】位相比較回路２４１は、送信部１０から伝
送されたシリアルデータＳ１０と電圧制御発振器２４７
によるクロック信号ＣＬＫ３Ａとの位相を比較し、シリ
アルデータＳ１０に対するクロック信号ＣＬＫ３Ａの位
相進みまたは位相遅れに応じて、アップ信号Ｓ２４１お
よびダウン信号Ｓ２４２にハイレベルの信号を出力す
る。位相周波数比較回路２４２は、送信部１０から伝送
されたシリアルデータＳ１０と分周回路２４８の出力信
号Ｓ２４８との周波数を比較し、シリアルデータＳ１０
に対する出力信号Ｓ２４１の周波数の大小に応じて、ア
ップ信号Ｓ２４３およびダウン信号Ｓ２４４にハイレベ
ルの信号を出力する。

【００５３】セレクタ２４３は、エラー検出部２５Ａの
出力するロックエラー信号Ｓ２５Ａの入力に応じて、位
相比較回路２４１によるアップ信号Ｓ２４１または位相
周波数比較回路２４２によるアップ信号Ｓ２４３の何れ
かを選択し、チャージポンプ回路２４５に出力する。具
体的には、ロックエラー信号Ｓ２５Ａの入力時に位相周
波数比較回路２４２によるアップ信号Ｓ２４３を選択
し、非入力時に位相比較回路２４１によるアップ信号Ｓ
２４１を選択する。セレクタ２４４は、エラー検出回路
２５Ａの出力するロックエラー信号Ｓ２５Ａの入力に応
じて、位相比較回路２４１によるダウン信号Ｓ２４２ま
たは位相周波数比較回路２４２によるダウン信号Ｓ２４
４の何れかを選択し、チャージポンプ回路２４５に出力
する。具体的には、ロックエラー信号Ｓ２５Ａの入力時
に位相周波数比較回路２４２によるダウン信号Ｓ２４４
を選択し、非入力時に位相比較回路２４１によるダウン
信号Ｓ２４２を選択する。すなわち、ロックエラー信号
Ｓ２５Ａの入力時には位相周波数比較回路２４２の出力
信号が選択され、非入力時には位相比較回路２４１の出
力信号が選択されて、チャージポンプ回路２４５に入力
される。

【００５４】チャージポンプ回路２４５は、セレクタ２
４３において選択されたアップ信号Ｓ２４５およびセレ
クタ２４４において選択されたダウン信号Ｓ２４６に応
じて図示しない内部のキャパシタに電荷を充電し、その
キャパシタ電圧をロ−パスフィルタ２４６へ出力する。
例えば、アップ信号Ｓ２４５がハイレベルのときにキャ
パシタに電荷を充電し、ダウン信号Ｓ２４５がハイレベ
ルのときに電荷を放電する。ローパスフィルタ２４６
は、チャージポンプ回路２４５の出力する電圧信号を平
滑化して電圧制御発振回路２４７に出力する。電圧制御
発振回路２４７は、ローパスフィルタの出力する平滑化
された電圧信号に応じた周波数で発振してクロック信号
ＣＬＫ３Ａを生成し、位相比較回路２４１および分周回
路２４８へ出力する。分周回路２４８は、クロック信号
ＣＬＫ３Ａを所定の分周数、例えば２分周で分周させた
信号Ｓ２４８を生成し、位相周波数比較回路２４２へ出
力する。分周回路２４９は、クロック信号ＣＬＫ３Ａを
２分周で分周させたクロック信号ＣＬＫ４を生成する。
分周数が同じ場合には、分周回路２４８と分周回路２４
９を共用させても良い。

【００５５】クロック再生部２４Ａは、ロックエラー信
号Ｓ２５Ａに応じて２つの位相比較部が切り換えられる
ことを除けば、ＰＬＬの一般的な構成を有している。ロ
ックエラー信号Ｓ２５Ａが非入力時、すなわちクロック
信号ＣＬＫがシリアルデータＳ１０に同期している場合
は、位相比較回路２４１の出力するアップ信号Ｓ２４１
およびダウン信号Ｓ２４２がセレクタ２４３およびセレ
クタ２４４によって選択されて、チャージポンプ回路２
４５に供給される。

【００５６】クロック信号ＣＬＫ３Ａの位相がシリアル
データＳ１０に対して遅れている場合には、例えば位相
比較回路２４１のアップ信号Ｓ２４１がハイレベルに設
定されてチャージポンプ回路２４５の図示しないキャパ
シタが充電されることによりローパスフィルタ２４６で
平滑化されて電圧制御発振回路２４７に供給される電圧
が上昇し、これによりクロック信号ＣＬＫ３Ａの周波数
が上昇して、クロック信号ＣＬＫ３Ａの位相が進む方向
に制御される。また逆に、クロック信号ＣＬＫ３Ａの位
相がシリアルデータＳ１０に対して進んでいる場合に
は、例えば位相比較回路２４１のダウン信号Ｓ２４２が
ハイレベルに設定されてチャージポンプ回路２４５の図
示しないキャパシタが放電されることによりローパスフ
ィルタ２４６で平滑化されて電圧制御発振回路２４７に
供給される電圧が低下し、これによりクロック信号ＣＬ
Ｋ３Ａの周波数が低下して、クロック信号ＣＬＫ３Ａの
位相が遅れる方向に制御される。このようにして、クロ
ック信号ＣＬＫ３ＡがシリアルデータＳ１０に対して同
期するように、クロック信号ＣＬＫ３Ａの周波数が制御
される。

【００５７】また、ロックエラー信号Ｓ２５Ａが入力
時、すなわちクロック信号ＣＬＫがシリアルデータＳ１
０に同期していない場合は、位相周波数比較回路２４２
の出力するアップ信号Ｓ２４３およびダウン信号Ｓ２４
４がセレクタ２４３およびセレクタ２４４によって選択
されて、チャージポンプ回路２４５に供給される。位相
周波数比較回路２４２は、位相比較回路２４１に比べて
入力信号の周波数差の許容範囲が広い。すなわち、入力
信号の周波数差が大きい場合でも、この周波数差に応じ
たアップ信号およびダウン信号を出力できる。そこで、
クロック信号ＣＬＫとシリアルデータＳ１０の周波数差
が位相比較回路２４１で検出できる限界を越えてロック
エラー信号Ｓ２５Ａが発生した場合には、チャージポン
プ回路２４５に入力させる位相比較信号を位相比較回路
２４１から位相周波数比較回路２４２に切り換えること
により、クロック信号ＣＬＫとシリアルデータＳ１０の
周波数差が制御可能となる。

【００５８】クロック信号ＣＬＫ３Ａの周波数がシリア
ルデータＳ１０の周波数より低いに場合には、例えば位
相周波数比較回路２４２のアップ信号Ｓ２４３がハイレ
ベルに設定されてチャージポンプ回路２４５の図示しな
いキャパシタが充電されることによりローパスフィルタ
２４６で平滑化されて電圧制御発振回路２４７に供給さ
れる電圧が上昇し、これによりクロック信号ＣＬＫ３Ａ
の周波数が上昇する方向に制御される。また逆に、クロ
ック信号ＣＬＫ３Ａの周波数がシリアルデータＳ１０の
周波数より高い場合には、例えば位相周波数比較回路２
４２のダウン信号Ｓ２４４がハイレベルに設定されてチ
ャージポンプ回路２４５の図示しないキャパシタが放電
されることによりローパスフィルタ２４６で平滑化され
て電圧制御発振回路２４７に供給される電圧が低下し、
これによりクロック信号ＣＬＫ３Ａの周波数が低下する
方向に制御される。このようにして、クロック信号ＣＬ
Ｋ３ＡがシリアルデータＳ１０に対して同期するよう
に、クロック信号ＣＬＫ３Ａの周波数が制御される。

【００５９】なお、図３に示すように、位相周波数比較
回路２４２においてクロック信号ＣＬＫ３Ａと比較させ
る信号を、シリアルデータＳ１０から基準クロック信号
に変更することも可能である。図３は、位相周波数比較
回路２４２に基準クロック信号を供給した場合のクロッ
ク再生部２４Ａのブロック図である。図３と図２におい
て、同一符号は同一の構成要素を示している。図３に示
すように、位相周波数比較回路２４２においてクロック
信号ＣＬＫ３Ａと比較させる信号を基準クロック信号Ｒ
ｅｆ−ＣＬＫにすることで、クロック信号ＣＬＫ３Ａを
確実に所定の周波数に設定させることができる。

【００６０】次に、シリアル−パラレル変換部２１Ａの
動作について、更に詳しく説明する。図４は、受信部２
０Ａにおけるシリアル−パラレル変換部２１Ａの動作を
説明するブロック図である。図４において、２１１はシ
リアル−５ビットパラレル変換部を、２１２は５ビット
パラレル−２０ビットパラレル変換部をそれぞれ示して
いる。

【００６１】シリアル−５ビットパラレル変換部２１１
は、送信部１０から伝送されたシリアルデータＳ１０
を、クロック再生部２４Ａにより再生されたクロック信
号ＣＬＫ３Ａに同期してラッチし、５ビットのパラレル
データＳ２１１を生成して５ビットパラレル−２０ビッ
トパラレル変換部２１２に出力する。ファイバ・チャネ
ルにおけるシリアルデータＳ１０の伝送速度は１Ｇｂｐ
ｓであり、一方クロック再生部２５Ａにおいて再生され
るクロック信号ＣＬＫ３Ａの周波数はこれより低い周波
数、例えば２００ＭＨｚである。このような場合、例え
ばクロック信号ＣＬＫ３Ａに対してシリアルデータＳ１
０の１ビット分から４ビット分の遅延時間（１ｎｓ〜４
ｎｓ）を与えたクロック信号を４つ生成し、シリアルデ
ータＳ１０をこの４つのクロック信号とクロック信号Ｃ
ＬＫ３Ａによってそれぞれ独立にラッチし、さらにこの
ラッチした５つのデータをクロック信号ＣＬＫ３Ａに同
期してラッチすれば、クロック信号ＣＬＫ３Ａに同期さ
せた５ビットのパラレルデータＳ２１１を生成させるこ
とができる。

【００６２】５ビットパラレル−２０ビットパラレル変
換部２１２は、シリアル−５ビットパラレル変換部２１
１から出力されたパラレルデータＳ２１１をクロック信
号ＣＬＫ３Ａに同期して内部レジスタにラッチさせ、２
０ビットのパラレルデータＳ２１を生成してコンマキャ
ラクタ除去部２２およびエラー検出部２５Ａに出力す
る。

【００６３】送信部１０から伝送されたシリアルデータ
Ｓ１０は、シリアル−５ビットパラレル変換部２１１に
おいて、クロック再生部２４Ａによるクロック信号ＣＬ
Ｋ３Ａに同期した５ビットのパラレルデータＳ２１１に
変換され、さらに５ビットパラレル−２０ビットパラレ
ル変換部２１２において２０ビットのパラレルデータＳ
２１に変換されて、コンマキャラクタ除去部２２および
エラー検出部２５Ａに出力される。

【００６４】上述した５ビットパラレル−２０ビットパ
ラレル変換部２１２の動作について、図を参照しながら
更に詳しく説明する。図５は、５ビットパラレル−２０
ビットパラレル変換部２１２の動作を説明するブロック
図である。図５において、２１２１〜２１２６はラッチ
回路を、２１２７は分周回路をそれぞれ示している。

【００６５】ラッチ回路２１２１は、シリアル−５ビッ
トパラレル変換部２１１において生成された５ビットの
パラレルデータＳ２１１をクロック信号ＣＬＫ３Ａに同
期してラッチし、ラッチ回路２１２２およびラッチ回路
２１２４に出力する。ラッチ回路２１２２は、ラッチ回
路２１２１においてラッチされた５ビットのパラレルデ
ータをクロック信号ＣＬＫ３Ａに同期してラッチし、ラ
ッチ回路２１２３に出力する。ラッチ回路２１２３は、
ラッチ回路２１２２においてラッチされた５ビットのパ
ラレルデータをクロック信号ＣＬＫ３Ａに同期してラッ
チし、ラッチ回路２１２５に出力するとともに、２０ビ
ットパラレルデータのうちのビット９〜ビット５のデー
タとして、コンマキャラクタ除去回路２２およびエラー
検出回路２５Ａに出力する。ラッチ回路２１２４は、ラ
ッチ回路２１２１においてラッチされた５ビットのパラ
レルデータをクロック信号ＣＬＫ３Ａに同期してラッチ
し、ラッチ回路２１２６に出力するとともに、２０ビッ
トパラレルデータのうちのビット４〜ビット０のデータ
として、コンマキャラクタ除去回路２２およびエラー検
出回路２５Ａに出力する。ラッチ回路２１２５は、ラッ
チ回路２１２３においてラッチされた５ビットのパラレ
ルデータをクロック信号ＣＬＫ３Ａに同期してラッチ
し、２０ビットパラレルデータのうちのビット１９〜ビ
ット１５のデータとして、コンマキャラクタ除去回路２
２およびエラー検出回路２５Ａに出力する。ラッチ回路
２１２６は、ラッチ回路２１２４においてラッチされた
５ビットのパラレルデータをクロック信号ＣＬＫ３Ａに
同期してラッチし、２０ビットパラレルデータのうちの
ビット１４〜ビット１０のデータとして、コンマキャラ
クタ除去回路２２およびエラー検出回路２５Ａに出力す
る。

【００６６】分周回路２１２７は、２００ＭＨｚのクロ
ック信号ＣＬＫ３Ａを分周数２で分周した１００ＭＨｚ
のクロック信号ＣＬＫ３Ｂを生成して、ラッチ回路２１
２３〜２１２６に供給する。

【００６７】図６は、５ビットパラレル−２０ビットパ
ラレル変換部２１２におけるタイミングチャートを示す
図である。図６において（Ａ）はシリアルデータＳ１０
の波形図を、（Ｂ）はクロック信号ＣＬＫ３Ａの波形図
を、（Ｃ）はラッチ回路２１２１にラッチされた５ビッ
トのパラレルデータＳ２１２１を、（Ｄ）は５ビットパ
ラレル−２０ビットパラレル変換部において生成される
２０ビットのパラレルデータＳ２１を、（Ｅ）はクロッ
ク信号ＣＬＫ３Ｂをそれぞれ示している。また、波形図
（Ｂ）に付した数字１〜８は、それぞれの周期のクロッ
クを示している。同様に、波形図（Ｅ）に付した数字１
〜４も、それぞれの周期のクロックを示している。ま
た、波形図（Ｃ）に付したアルファベットＡ〜Ｈは、そ
れぞれの周期におけるパラレルデータＳ２１２１の値を
示している。波形図（Ｄ）に付したアルファベットＡＢ
ＣＤおよびＣＤＥＦは、それぞれの周期における２０ビ
ットのパラレルデータＳ２１の値を示している。ただ
し、アルファベットＡ〜Ｆの示す値は波形図（Ｃ）に付
したアルファベットＡ〜Ｆと等しい値を示し、この値
が、パラレルデータＳ２１を上位ビット１９から下位ビ
ット０の間で４分割してできる各５ビットデータの値に
それぞれ対応している。

【００６８】まず、クロック信号ＣＬＫ３Ａのクロック
１の立ち上がりエッジに同期して、ラッチ回路２１２１
に５ビットパラレルデータＳ２１１の値Ａがラッチされ
る。次に、クロック信号ＣＬＫ３Ａのクロック２の立ち
上がりエッジに同期してラッチ回路２１２１に値Ｂがラ
ッチされるとともに、ラッチ回路２１２２に値Ａがラッ
チされる。次に、クロック信号ＣＬＫ３Ｂのクロック２
の立ち上がりエッジに同期して、ラッチ回路２１２２お
よびラッチ回路２１２１にラッチされた値Ａおよび値Ｂ
がラッチ回路２１２３およびラッチ回路２１２４にそれ
ぞれラッチされる。また同時に、クロック信号ＣＬＫ３
Ａのクロック３の立ち上がりエッジに同期して、ラッチ
回路２１２１には値Ｃがラッチさる。次に、クロック信
号ＣＬＫ３Ａのクロック４の立ち上がりエッジに同期し
てラッチ回路２１２１に値Ｄがラッチされるとともに、
ラッチ回路２１２２に値Ｃがラッチされる。次に、クロ
ック信号ＣＬＫ３Ｂのクロック３の立ち上がりエッジに
同期して、ラッチ回路２１２３およびラッチ回路２１２
４にラッチされた値Ａおよび値Ｂがラッチ回路２１２５
およびラッチ回路２１２６にそれぞれラッチされる。ま
た同時に、ラッチ回路２１２２およびラッチ回路２１２
１にラッチされた値Ｃおよび値Ｄはラッチ回路２１２３
およびラッチ回路２１２４にそれぞれラッチされる。し
たがってこの時、２０ビットのパラレルデータＳ２１の
値は、ビット１９〜ビット１５が値Ａ、ビット１４〜ビ
ット１０が値Ｂ、ビット９〜ビット５が値Ｃ、ビット４
〜ビット０が値Ｄとなる。また、クロック信号ＣＬＫ３
Ａのクロック５の立ち上がりエッジに同期して、ラッチ
回路２１２１には値Ｅがラッチされる

【００６９】次に、クロック信号ＣＬＫ３Ａのクロック
６の立ち上がりエッジに同期して、ラッチ回路２１２１
に値Ｆがラッチされるとともに、ラッチ回路２１２２に
値Ｅがラッチされる。次に、クロック信号ＣＬＫ３Ｂの
クロック４の立ち上がりエッジに同期して、ラッチ回路
２１２３およびラッチ回路２１２４にラッチされた値Ｃ
および値Ｄがラッチ回路２１２５およびラッチ回路２１
２６にそれぞれラッチされる。また同時に、ラッチ回路
２１２２およびラッチ回路２１２１にラッチされた値Ｅ
および値Ｆはラッチ回路２１２３およびラッチ回路２１
２４にそれぞれラッチされる。したがってこの時、２０
ビットのパラレルデータＳ２１の値は、ビット１９〜ビ
ット１５が値Ｃ、ビット１４〜ビット１０が値Ｄ、ビッ
ト９〜ビット５が値Ｅ、ビット４〜ビット０が値Ｆとな
る。すなわち、クロック信号ＣＬＫ３Ｂのクロック３に
おいてビット９〜ビット０にあった１０ビットのデータ
が、次のクロック４においてビット１９〜ビット１０に
移動し、この間に入力された値Ｅと値Ｆによる１０ビッ
トのデータがビット９〜ビット０に出力される。

【００７０】以上のようにして、５ビットパラレル−２
０ビットパラレル変換部２１２において、１００ＭＨｚ
のクロック信号ＣＬＫ３Ｂに同期して下位１０ビットの
データが上位の１０ビットのデータと置き代わるととも
に、新しく入力されたデータが下位１０ビットに出力さ
れる、２０ビットのパラレルデータＳ２１が生成され
る。

【００７１】次に、エラー検出部２５Ａの動作につい
て、更に詳しく説明する。図７は、エラー検出部２５Ａ
の動作を説明するブロック図である。図７において、２
５１はコンマキャラクタ検出回路を、２５２は位置エラ
ー検出回路を、２５３は時間エラー検出回路を、２５４
はＯＲ回路をそれぞれ示している。

【００７２】コンマキャラクタ検出回路２５１は、５ビ
ットパラレル−２０ビットパラレル変換部２１２により
生成されたパラレルデータＳ２１の中から所定値のコン
マキャラクタを検出して、コンマキャラクタの検出位置
に応じた１０ビットの位置データＳ２５１を生成し、位
置エラー検出回路２５２に出力する。また、コンマキャ
ラクタが検出されたことを知らせる検出信号Ｓ２５２を
生成し、位置エラー検出回路２５２および時間エラー検
出回路２５３に出力する。

【００７３】位置エラー検出回路２５２は、コンマキャ
ラクタ検出回路２５１による位置データＳ２５１および
検出信号Ｓ２５２を受けて、前回検出したコンマキャラ
クタの位置データと今回検出したコンマキャラクタの位
置データの値を比較し、両者の値が異なっている場合
に、エラー信号Ｓ２５３をＯＲ回路２５４に出力する。

【００７４】時間エラー検出回路２５３は、コンマキャ
ラクタが検出されたことを知らせる検出信号Ｓ２５２が
入力されてからの時間を計時し、この計時時間が所定の
時間、例えば２０μｓを越えた場合に、エラー信号Ｓ２
５４をＯＲ回路２５４に出力する。２０μｓに達しない
時間で検出信号Ｓ２５２が入力された場合はそれまで計
時した時間をリセットし、再び検出信号Ｓ２５２が入力
されるまでの時間を計時する。

【００７５】ＯＲ回路２５４は、位置エラー検出回路２
５２によるエラー信号Ｓ２５３および時間エラー検出回
路２５３によるエラー信号Ｓ２５４を受けて、何れか一
方または両方のエラー信号を検出した場合に、クロック
信号ＣＬＫ３ＡがシリアルデータＳ１０に同期していな
いことを知らせるロックエラー信号Ｓ２５Ａをクロック
再生部２４Ａに出力する。

【００７６】コンマキャラクタ検出回路２５１において
２０ビットのパラレルデータＳ２１の中からコンマキャ
ラクタが検出され、コンマキャラクタが検出された場合
に、その検出位置を知らせる１０ビットの位置データＳ
２５１およびコンマキャラクタの検出を知らせる検出信
号Ｓ２５２が生成されて、位置エラー検出回路２５２に
出力される。そして位置エラー検出回路２５２におい
て、前回検出されたコンマキャラクタの位置データと今
回検出されたコンマキャラクタの位置データの値が比較
され、両者の値が異なっている場合に、エラー信号Ｓ２
５３がＯＲ回路２５４に出力されて、ロックエラー信号
Ｓ２５Ａが出力される。また、検出信号Ｓ２５２は時間
エラー検出回路２５３にも入力されて、検出信号Ｓ２５
２が検出される時間間隔が計時される。そして、この計
時時間が所定の時間を越えた場合に、エラー信号Ｓ２５
４がＯＲ回路２５４に出力されて、ロックエラー信号Ｓ
２５Ａが出力される。

【００７７】上述したコンマキャラクタ検出回路２５１
について、図面を参照しながら更に詳しく説明する。図
８は、コンマキャラクタ検出回路２５１の動作を説明す
る回路図である。図８において、２５１０〜２５１９は
ＡＮＤ回路を、２５２０はＯＲ回路をそれぞれ示してい
る。

【００７８】ＡＮＤ回路２５１０は、２０ビットパラレ
ルデータ２１のビット０〜ビット６のビットデータを受
けて、これが”００１１１１１”（但し”１”はハイレ
ベル、”０”はローレベルを示す）のビットパターンと
一致する場合に値”１”を、一致しない場合に値”０”
を位置データＳ２５１のビット０として出力する。ＡＮ
Ｄ回路２５１１は、パラレルデータＳ２１のビット１〜
ビット７のビットデータが”００１１１１１”のビット
パターンと一致する場合に値”１”を、一致しない場合
に値”０”を位置データＳ２５１のビット１として出力
する。ＡＮＤ回路２５１２は、パラレルデータＳ２１の
ビット２〜ビット８のビットデータが”００１１１１
１”のビットパターンと一致する場合に値”１”を、一
致しない場合に値”０”を位置データＳ２５１のビット
２として出力する。ＡＮＤ回路２５１３は、パラレルデ
ータＳ２１のビット３〜ビット９のビットデータが”０
０１１１１１”のビットパターンと一致する場合に値”
１”を、一致しない場合に値”０”を位置データＳ２５
１のビット３として出力する。ＡＮＤ回路２５１４は、
パラレルデータＳ２１のビット４〜ビット１０のビット
データが”００１１１１１”のビットパターンと一致す
る場合に値”１”を、一致しない場合に値”０”を位置
データＳ２５１のビット４として出力する。ＡＮＤ回路
２５１５は、パラレルデータＳ２１のビット５〜ビット
１１のビットデータが”００１１１１１”のビットパタ
ーンと一致する場合に値”１”を、一致しない場合に
値”０”を位置データＳ２５１のビット５として出力す
る。ＡＮＤ回路２５１６は、パラレルデータＳ２１のビ
ット６〜ビット１２のビットデータが”００１１１１
１”のビットパターンと一致する場合に値”１”を、一
致しない場合に値”０”を位置データＳ２５１のビット
６として出力する。ＡＮＤ回路２５１７は、パラレルデ
ータＳ２１のビット７〜ビット１３のビットデータが”
００１１１１１”のビットパターンと一致する場合に
値”１”を、一致しない場合に値”０”を位置データＳ
２５１のビット７として出力する。ＡＮＤ回路２５１８
は、パラレルデータＳ２１のビット８〜ビット１４のビ
ットデータが”００１１１１１”のビットパターンと一
致する場合に値”１”を、一致しない場合に値”０”を
位置データＳ２５１のビット８として出力する。ＡＮＤ
回路２５１９は、パラレルデータＳ２１のビット９〜ビ
ット１５のビットデータが”００１１１１１”のビット
パターンと一致する場合に値”１”を、一致しない場合
に値”０”を位置データＳ２５１のビット９として出力
する。

【００７９】ＯＲ回路２５２は、ＡＮＤ回路２５１０〜
２５１９の出力する１０ビットの位置データＳ２５１を
受けて、位置データＳ２５１の各ビットのデータが何れ
か１つでも値”１”となった場合に、値”１”の信号を
検出信号Ｓ２５２として出力する。

【００８０】パラレルデータＳ２１においては、クロッ
ク信号ＣＬＫ３Ａに同期して取り込まれたシリアルデー
タＳ１０が１０ビット毎に分割されている。そして上述
したように、１００ＭＨｚのクロック信号ＣＬＫ４に同
期して、この分割された１０ビットデータ（分割デー
タ）の下位１０ビットと上位１０ビットとが置き変わ
り、新しく入力されたデータが下位１０ビットに供給さ
れる。したがって、パラレルデータＳ２１の上位１０ビ
ットのデータにおいてコンマキャラクタ”００１１１１
１ｘｘｘ”を監視することにより、受信部２０Ａに入力
された伝送データに含まれるコンマキャラクタを洩れな
く検出することができる。

【００８１】この場合、１０ビットの分割データにおい
て検出されるコンマキャラクタの位置は、コンマキャラ
クタと、このコンマキャラクタを含む分割データとの相
対位置に応じて、１０通りのパターンがある。例えば、
コンマキャラクタの上位ビットとこれを含む分割データ
の上位ビットとの相対距離に着目した場合、この距離に
は０ビットから９ビットまで１０通りのパターンある。
ＡＮＤ回路２５１０〜２５１９は、コンマキャラクタの
検出位置に関するこの１０通りのパターンの全てを検出
するものである。このＡＮＤ回路２５１０〜２５１９の
出力により、検出位置を示す１０ビットの位置データＳ
２５１が生成され、エラー検出部２５Ａに出力される。

【００８２】次に、上述した位置エラー検出回路２５２
について、更に詳しい動作を説明する。

【００８３】図９は、位置エラー検出回路２５２の動作
を説明する回路図である。図９において、２５２１はエ
ンコーダを、２５２２はセレクタを、２５２３および２
５２５はラッチ回路を、２５２４はＥＸ−ＯＲ回路をそ
れぞれ示している。

【００８４】エンコーダ２５２１は、コンマキャラクタ
検出回路２５１より出力される１０ビットの位置データ
Ｓ２５１を４ビットのデータＳ２５２１に変換して、セ
レクタ２５２２に出力する。上述したように、位置デー
タＳ２５１は１０ビットのうちの何れか１ビットの値
が”１”となり、その他のビットは”０”となる１０通
りのビットパターンを持ったデータである。エンコーダ
２５２１は、この１０通りのパターンのそれぞれに対応
する４ビットのデータＳ２５２１を生成する。

【００８５】セレクタ２５２２は、コンマキャラクタ検
出回路２５１より出力される検出信号Ｓ２５２に応じ
て、ラッチ回路２５２３の出力する４ビットのデータＳ
２５２３またはエンコーダ２５２１の出力する４ビット
のデータＳ２５２１の何れかを選択し、ＥＸ−ＯＲ回路
２５２４およびラッチ回路２５２３に出力する。

【００８６】ラッチ回路２５２３は、セレクタ２５２２
の出力する４ビットのデータＳ２５２２をクロック信号
ＣＬＫ４に同期してラッチし、ラッチしたデータＳ２５
２３をセレクタ２５２２およびＥＸ−ＯＲ回路２５２４
に出力する。

【００８７】ＥＸ−ＯＲ回路２５２４は、セレクタ２５
２２の出力するデータＳ２５２２とラッチ回路２５２３
においてラッチされたデータＳ２５２３との不一致を検
出し、これらのデータが一致しない場合に値”１”をラ
ッチ回路２５２５に出力する。

【００８８】ラッチ回路２５２５は、コンマキャラクタ
検出回路２５１より出力される検出信号Ｓ２５２の値
が”１”であり、かつＥＸ−ＯＲ回路２５２４の出力信
号の値が”１”の場合に、クロック信号ＣＬＫ４に同期
して値”１”の信号をラッチし、エラー信号Ｓ２５３と
してＯＲ回路２５４に出力する。また、コンマキャラク
タ検出回路２５１より出力される検出信号Ｓ２５２の値
が”０”であるか、またはＥＸ−ＯＲ回路２５２４の出
力信号の値が”０”の場合には、値”０”をエラー信号
Ｓ２５３としてＯＲ回路２５４に出力する。

【００８９】コンマキャラクタ検出回路２５１より出力
される１０ビットの位置データＳ２５１は、エンコーダ
２５２１において４ビットのデータＳ２５２１と１対１
に変換されて、セレクタ２５２２に出力される。このデ
ータＳ２５２１は、ラッチ回路２５２３がラッチしてい
る４ビットデータＳ２５２３とともにセレクタ２５２２
に入力され、検出信号Ｓ２５２の値が”１”の場合にデ
ータＳ２５２１が、”０”の場合にデータＳ２５２３が
選択されて、ラッチ回路２５２３およびＥＸ−ＯＲ回路
２５２４に入力される。したがって、検出信号Ｓ２５２
の値が”１”の時にセレクタ２５２２からラッチ回路２
５２３に入力されてラッチされたデータＳ２５２３は、
検出信号Ｓ２５２の値が”１”から”０”に戻った後も
ラッチ回路２５２３において保持されたままの状態にな
っている。すなわち、ラッチ回路２５２３には前回検出
されたコンマキャラクタの位置データが保持されてい
る。

【００９０】一方、検出信号Ｓ２５２の値が”０”の場
合、ＥＸ−ＯＲ回路２５２４の入力には同一のデータが
入力されるので、その出力信号値は”０”になる。コン
マキャラクタが検出されて検出信号Ｓ２５２の値が”
１”になると、ＥＸ−ＯＲ回路２５２４の入力には前回
の位置データＳ２５２３と今回の位置データＳ２５２１
が入力されるので、前回の位置データと今回の位置デー
タが一致している場合は出力信号値が”０”、一致して
いない場合には出力信号値が”１”となる。そして、こ
のＥＸ−ＯＲ回路２５２４の出力信号値がラッチ回路２
５２５にラッチされ、エラー信号Ｓ２５３としてＯＲ回
路２５４に出力される。

【００９１】このように、位置エラー検出回路２５２に
おいては、前回検出されたコンマキャラクタの位置デー
タと今回検出された位置データとが比較され、これらの
位置データの値が異なっている場合、値”１”のエラー
信号Ｓ２５３が出力される。このエラー信号によって、
クロック信号ＣＬＫ３ＡがシリアルデータＳ１０と同期
していないことを知らせるロックエラー信号Ｓ２５Ａが
出力される。

【００９２】図１０は、受信部２０Ａにおいてパラレル
データに変換されたデータ列を示す図である。図１０に
おいて、（Ａ）はデータ列が正常に受信されている場合
を示し、（Ｂ）はロックエラー信号Ｓ２５Ａが出力され
る場合を示している。また、図の矢印は、データが受信
される時間的順序を示している。

【００９３】送信部１０からの伝送データにおける１ワ
ードの長さは、コンマキャラクタを含めて全て１０ビッ
トなので、（Ａ）に示すように伝送データが正しく受信
されている場合には、２つのコンマキャラクタの上位ビ
ット間に挟まれているデータ列のビット数は１０ビット
の整数倍となる。したがって、このデータ列を１０ビッ
ト毎に分割しても余りのビットが生じないので、位置デ
ータＳ２５１の値は２つのコンマキャラクタについて等
しくなる。これにより、ロックエラー信号Ｓ２５Ａは出
力されない。一方（Ｂ）に示すように、２つのコンマキ
ャラクタ間にＸビットの余分なデータが含まれている場
合は、２つのコンマキャラクタの上位ビット間に挟まれ
ているデータ列のビット数が１０ビットの整数倍になら
ない。したがって、このデータ列を１０ビット毎に分割
した場合に余りのビットが生じてしまうので、位置デー
タＳ２５１の値は２つのコンマキャラクタについて等し
くならない。これにより、ロックエラー信号Ｓ２５Ａが
出力される。

【００９４】次に、時間エラー検出回路２５３の動作に
ついて、詳しく説明する。時間エラー検出回路２５３
は、送信部１０のコンマキャラクタ付加部１２において
コンマキャラクタが所定の時間間隔以内に必ず付加され
る場合に、受信部２０Ａにおいてこの時間間隔以内にコ
ンマキャラクタが受信されない状態を検出する回路であ
る。例えばファイバ・チャネルでは、必ず２０μｓ以内
にコンマキャラクタが伝送される仕様になっている。２
０μｓ以内にコンマキャラクタが検出されない場合に
は、シリアルデータＳ１０とクロック信号ＣＬＫ３Ａが
同期していないことを知らせるロックエラー信号Ｓ２５
Ａが出力される。

【００９５】図１１は、時間エラー検出回路２５３の動
作を説明する回路図である。図１１において、２５３１
はラッチ回路を、２５３２はＮＯＴ回路をそれぞれ示し
ている。

【００９６】ラッチ回路２５３１は、入力端子Ｄに入力
されたデータを、クロック入力端子に入力されたクロッ
ク信号の立ち下がりエッジに同期してラッチし、出力端
子Ｑに出力する。また、クリア端子ＣＬに値”１”を入
力された場合、出力端子Ｑに値”０”をセットする。Ｎ
ＯＴ回路２５３２は、入力されたデータの論理を反転し
て出力する。

【００９７】各ラッチ回路２５３１の出力端子Ｑは、各
ＮＯＴ回路２５３２を介してそれぞれの入力端子Ｄに接
続されている。また、各ラッチ回路２５３１の出力端子
Ｑとクロック入力端子とが縦続接続されており、初段の
ラッチ回路２５３１のクロック入力端子にはクロック信
号ＣＬＫ４が入力され、終段のラッチ回路２５３１の出
力端子Ｑからはエラー信号Ｓ２５４が出力されている。
さらに、各ラッチ回路２５３１のクリア端子ＣＬにはコ
ンマキャラクタ検出回路２５１による検出信号Ｓ２５２
が入力されている。

【００９８】図１１に示す時間エラー検出回路２５３、
一般的なダウンカウンタの構成を有している。ラッチ回
路２５３１の入力端子Ｄには出力端子Ｑを反転した信号
が供給されているので、出力端子Ｑはクロック入力端子
に立ち下がりエッジが入力される度に反転する。初段の
ラッチ回路２５３１は、クロック信号ＣＬＫ４による１
回の立ち下がりエッジによって出力端子Ｑが反転する。
次段のラッチ回路２５３１の出力端子Ｑは、初段の出力
端子Ｑが反転し、さらに反転して元に戻る時のエッジに
よって反転する。すなわち、クロック信号ＣＬＫ４によ
る２回の立ち下がりエッジによって反転する。さらに３
段目のラッチ回路２５３１は、次段のラッチ回路２５３
１の出力端子Ｑが反転し、さらに反転して元に戻る時の
エッジによって反転する。すなわち、クロック信号ＣＬ
Ｋ４による４回の立ち下がりエッジによって反転する。
このようにしてｎ段目（ｎは自然数を示す）のラッチ回
路２５３１は、クロック信号ＣＬＫ４による２の（ｎ−
１）乗回の立ち下がりエッジによって反転する。例えば
１２段目の出力端子Ｑは、クロック信号ＣＬＫ４による
２０４８回の立ち下がりエッジによって反転する。クロ
ック信号ＣＬＫ４の周期は１０ｎｓなので、１２段目の
出力端子Ｑは約２０μｓの間隔で反転する。したがって
この場合、時間エラー検出回路２５３のエラー信号Ｓ２
５４は、コンマキャラクタが検出される度に検出信号Ｓ
２５２によって”０”にリセットされ、次にコンマキャ
ラクタが検出されるまでの時間が２０μｓを越えた場合
に値”１”となる。このエラー信号Ｓ２５４によって、
ロックエラー信号Ｓ２５Ａに値”１”が出力される。

【００９９】以上説明した本発明の実施形態によれば、
所定のデータ長（例えば１０ビット）の単位データを含
むデータ列と、上記単位データと等しい長さを有し、上
記データ列間に挿入されたコンマキャラクタとを含んだ
シリアルデータＳ１０が送信部１０においてクロック信
号ＣＬＫ２に同期して送信される。このシリアルデータ
Ｓ１０は、シリアル−パラレル変換部２１Ａにおいて、
シリアルデータＳ１０に基づいて再生されたクロック信
号ＣＬＫ３Ａに同期したタイミングで、上記所定のデー
タ長ごとに入力されて保持され、保持されたシリアルデ
ータＳ１０がパラレルデータＳ２１として出力される。
エラー検出部２５Ａにおいて、パラレルデータＳ２１に
含まれるコンマキャラクタが検出され、このコンマキャ
ラクタのパラレルデータＳ２１における検出位置に応じ
た位置データＳ２５１が生成される。そして、位置エラ
ー検出回路２５２において、コンマキャラクタが検出さ
れる度に、この検出されたコンマキャラクタの位置デー
タと、最近に検出されたコンマキャラクタの位置データ
とが比較され、これらの位置データが一致しないことを
条件として、クロック信号ＣＬＫ３Ａがシリアルデータ
Ｓ１０に同期していないことを知らせるエラー信号Ｓ２
５３が検出される。このようにして、シリアルデータＳ
１０の周波数より低い周波数のクロック信号ＣＬＫ３Ａ
によって、このシリアルデータＳ１０と再生されたクロ
ック信号ＣＬＫ３Ａとの同期のずれを確実に検出でき
る。クロック信号が低周波化されるので、ＣＭＯＳプロ
セスによるＩＣ化が可能になり、ＥＣＬ等によって構成
していた従来回路に比べて消費電力を低減できる。ま
た、他のロジック系回路を含めた集積化が可能になるの
で、装置のサイズが小さくなり、コストダウンが図れ
る。さらに、エラー検出回路２５Ａにおいて、遅延回路
等微小な遅延時間を設定する必要がないので、製造プロ
セスによる個体間のばらつきや環境の影響を受けなくな
り、製品の歩留りが向上する。

【０１００】また、本発明の実施形態によれば、クロッ
ク再生部２４Ａの位相比較回路２４１において、シリア
ルデータＳ１０とクロック信号ＣＬＫ３Ａとの位相が比
較されるとともに、位相周波数比較回路２４２において
シリアルデータＳ１０とクロック信号ＣＬＫ３Ａを所定
数だけ分周した信号との周波数の大小が比較され、エラ
ー検出部２５Ａによりロックエラー検出信号Ｓ２５Ａが
出力されない場合、位相比較回路２４１による位相比較
の結果に応じて電圧制御発振回路２４７の入力電圧が可
変されることによりクロック信号ＣＬＫ３Ａの周波数が
制御され、エラー検出部２５Ａによりロックエラー検出
信号Ｓ２５Ａが出力されない場合、位相周波数比較回路
２４２による周波数比較の結果に応じて電圧制御発振回
路２４７の入力電圧が可変されることによりクロック信
号ＣＬＫ３Ａの周波数が制御されるので、位相比較回路
２４１による位相比較に応じてクロック信号ＣＬＫ３Ａ
が制御されている時に、例えばノイズなどの影響によっ
てシリアルデータＳ１０に対するクロック信号ＣＬＫ３
Ａの位相のロックが外れてしまっても、位相周波数比較
回路２４２を自動的に作動させて、シリアルデータＳ１
０に対するクロック信号ＣＬＫ３Ａの周波数をロックさ
せることができる。

【０１０１】また、本発明の実施形態によれば、時間エ
ラー検出回路２５３において、コンマキャラクタ検出回
路２５１から出力されるコンマキャラクタの検出信号Ｓ
２５２に基づいて、コンマキャラクタが検出される時間
間隔が計時され、この時間間隔と所定の上限時間（例え
ば２０μｓ）とが比較され、この時間間隔が上限時間を
越えることを条件として、クロック信号ＣＬＫ３Ａがシ
リアルデータＳ１０に同期していないことを知らせるエ
ラー信号Ｓ２５４が検出されるので、送信部１０におい
てコンマキャラクタの送信間隔が既定の場合において、
シリアルデータＳ１０に対するクロック信号ＣＬＫ３Ａ
の同期不良をより確実に検出できる。

【０１０２】

【発明の効果】本発明によれば、所定のデータ長の単位
データからなるシリアルデータからクロック信号が再生
され、このクロック信号に基づいて元の単位データが再
生されるシリアルデータの伝送方式において、再生され
るクロック信号が低周波化されるので、ＣＭＯＳプロセ
スによるＩＣ化が可能になり、ＥＣＬ等によって構成し
ていた従来回路に比べて消費電力を低減できる。

【図面の簡単な説明】

【図１】本発明に係るデータ伝送装置の動作を説明する
ブロック図である。

【図２】クロック再生部の動作を説明するブロック図で
ある。

【図３】位相周波数比較回路に基準クロック信号を供給
した場合のクロック再生部のブロック図である。

【図４】受信部におけるシリアル−パラレル変換部の動
作を説明するブロック図である。

【図５】５ビットパラレル−２０ビットパラレル変換部
の動作を説明するブロック図である。

【図６】５ビットパラレル−２０ビットパラレル変換部
におけるタイミングチャートを示す図である。

【図７】エラー検出部の動作を説明するブロック図であ
る。

【図８】コンマキャラクタ検出回路の動作を説明する回
路図である。

【図９】位置エラー検出回路の動作を説明する回路図で
ある。

【図１０】受信部においてパラレルデータに変換された
データ列を示す図である。

【図１１】時間エラー検出回路の動作を説明する回路図
である。

【図１２】従来のシリアルデータ伝送装置の動作を説明
するブロック図である。

【図１３】従来のシリアルデータ伝送装置の受信部にお
いてクロック信号の再生エラーを検出するエラー検出部
の動作を説明するブロック図である。

【図１４】従来のエラー検出部におけるタイミングチャ
ートを示す図である。

【符号の説明】

１０…送信部、２０および２０Ａ…受信部、１１…８Ｂ
１０Ｂ変換部、１２…コンマキャラクタ付加部、１３…
パラレル−シリアル変換部、１４…送信クロック発生
部、２１および２１Ａ…シリアル−パラレル変換部、２
２…コンマキャラクタ除去部、２３…１０Ｂ８Ｂ変換
部、２４および２４Ａ…クロック再生部、２５および２
５Ａ…エラー検出部、２４１…位相比較回路、２４２…
位相周波数比較回路、２４３，２４４，２５２２…セレ
クタ、２４５…チャージポンプ回路、２４６…ローパス
フィルタ、２４７…電圧制御発振器、２４８および２１
２７…分周回路、２１１…シリアル−５ビットパラレル
変換部、２１２…５ビットパラレル−２０ビットパラレ
ル変換部、２１２１〜２１２６，２５２３，２５２５お
よび２５３１…ラッチ回路、２５１…コンマキャラクタ
検出回路、２５２…位置エラー検出回路、２５３…時間
エラー検出回路、２５４および２５２０…ＯＲ回路、２
５１０〜２５１９…ＡＮＤ回路、２５２１…エンコー
ダ、２５２４…ＥＸ−ＯＲ回路、２５３２…ＮＯＴ回
路。

Claims

【特許請求の範囲】

【請求項１】所定のデータ長の単位データを含むデー
タ列と、上記単位データと等しい長さを有し、上記デー
タ列間に挿入される区切りデータとを含んだ伝送データ
を受信する受信装置であって、設定されたタイミングで、上記伝送データを上記所定の
データ長ごとに分割した分割データを生成する伝送デー
タ分割回路と、上記区切りデータを上記分割データから検出し、当該区
切りデータと当該区切りデータを含む分割データとの相
対位置を示す位置データを生成する区切りデータ検出回
路と、同一の上記データ列を挟む２つの上記区切りデータの位
置データを比較し、当該位置データが一致しないことを
条件として、上記タイミングが不正であることを検出す
る第１のエラー検出回路とを有する受信装置。
【請求項２】上記区切りデータ検出回路は、上記区切
りデータの検出を知らせる検出信号を出力し、上記検出信号に基づいて、上記区切りデータが検出され
る時間間隔を計時し、当該時間間隔と所定の上限時間と
を比較し、当該時間間隔が上記上限時間を越えることを
条件として、上記タイミングが不正であることを検出す
る第２のエラー検出回路を有する、請求項１に記載の受
信装置。
【請求項３】所定のデータ長の単位データを含むデー
タ列と、上記単位データと等しい長さを有し、上記デー
タ列間に挿入される区切りデータとを含み、所定のクロ
ック信号に同期して伝送される伝送データを受信する受
信装置であって、上記伝送データに基づいて上記所定のクロック信号を再
生した受信クロック信号を出力するクロック再生回路
と、上記受信クロック信号に同期したタイミングで、上記伝
送データを上記所定のデータ長ごとに分割した分割デー
タを生成する伝送データ分割回路と、上記区切りデータを上記分割データから検出し、当該区
切りデータと当該区切りデータを含む分割データとの相
対位置を示す位置データを生成する区切りデータ検出回
路と、同一の上記データ列を挟む２つの上記区切りデータの位
置データを比較し、当該位置データが一致しないことを
条件として、上記クロック再生回路によるクロック信号
の再生が不正であることを知らせる第１のエラー信号を
出力する第１のエラー検出回路とを有する受信装置。
【請求項４】上記区切りデータ検出回路は、上記区切
りデータの検出を知らせる検出信号を出力し、上記検出信号に基づいて、上記区切りデータが検出され
る時間間隔を計時し、当該時間間隔と所定の上限時間と
を比較し、当該時間間隔が上記上限時間を越えることを
条件として、上記クロック再生回路によるクロック信号
の再生が不正であることを知らせる第２のエラー信号を
出力する第２のエラー検出回路を有する、請求項３に記載の受信装置。
【請求項５】上記クロック再生回路は、上記伝送データと上記受信クロック信号との位相差を検
出し、当該位相差に応じたレベルの位相差信号を出力す
る位相比較回路と、上記伝送データと上記受信クロック信号との周波数の差
を検出し、当該周波数の差に応じたレベルの周波数差信
号を出力する周波数比較回路と、上記第１のエラー信号または上記第２のエラー信号の入
力時に上記位相差信号を選択して出力し、上記第１のエ
ラー信号および上記第２のエラー信号の非入力時に上記
周波数差信号を出力する選択回路と、上記選択回路の出力する信号のレベルに応じた周波数を
有する上記受信クロック信号を出力する発振回路とを含
む、請求項４に記載の受信装置。
【請求項６】所定のデータ長の単位データを含むデー
タ列と、上記単位データと等しい長さを有し、上記デー
タ列間に挿入される区切りデータとを含み、所定のクロ
ック信号に同期して伝送される伝送データを受信する受
信装置であって、上記伝送データに基づいて上記所定のクロック信号を再
生した受信クロック信号を出力するクロック再生回路
と、上記受信クロック信号に同期したタイミングで、当該伝
送データを上記所定のデータ長ごとに順次入力して保持
するラッチ回路と、上記ラッチ回路に上記伝送データが保持される度に、当
該保持された伝送データから上記区切りデータを検出
し、上記区切りデータが検出された伝送データにおけ
る、上記区切りデータの検出位置に応じた位置データを
生成する区切りデータ検出回路と、上記区切りデータが検出される度に、当該区切りデータ
の位置データと、最近に検出された区切りデータの位置
データとを比較し、当該位置データが一致しないことを
条件として、上記クロック再生回路によるクロック信号
の再生が不正であることを知らせる第１のエラー信号を
出力する第１のエラー検出回路とを有する受信装置。
【請求項７】上記区切りデータ検出回路は、上記区切
りデータの検出を知らせる検出信号を出力し、上記検出信号に基づいて、上記区切りデータが検出され
る時間間隔を計時し、当該時間間隔と所定の上限時間と
を比較し、当該時間間隔が上記上限時間を越えることを
条件として、上記クロック再生回路によるクロック信号
の再生が不正であることを知らせる第２のエラー信号を
出力する第２のエラー検出回路を有する、請求項６に記載の受信装置。
【請求項８】上記クロック再生回路は、上記伝送データと上記受信クロック信号との位相差を検
出し、当該位相差に応じたレベルの位相差信号を出力す
る位相比較回路と、上記伝送データと上記受信クロック信号との周波数の差
を検出し、当該周波数の差に応じたレベルの周波数差信
号を出力する周波数比較回路と、上記第１のエラー信号または上記第２のエラー信号の入
力時に上記位相差信号を選択して出力し、上記第１のエ
ラー信号および上記第２のエラー信号の非入力時に上記
周波数差信号を出力する選択回路と、上記選択回路の出力する信号のレベルに応じた周波数を
有する上記受信クロック信号を出力する発振回路とを含
む、請求項７に記載の受信装置。
【請求項９】所定のデータ長の単位データを含むデー
タ列と、上記単位データと等しい長さを有し、上記デー
タ列間に挿入される区切りデータとを含んだ伝送データ
を送信部において生成して送信し、上記伝送データを受
信部において受信するデータ伝送装置であって、上記受信部は、設定されたタイミングで、上記伝送データを上記所定の
データ長ごとに分割した分割データを生成する伝送デー
タ分割回路と、上記区切りデータを上記分割データから検出し、当該区
切りデータと当該区切りデータを含む分割データとの相
対位置を示す位置データを生成する区切りデータ検出回
路と、同一の上記データ列を挟む２つの上記区切りデータの位
置データを比較し、当該位置データが一致しないことを
条件として、上記タイミングが不正であること検出する
第１のエラー検出回路とを有するデータ伝送装置。
【請求項１０】上記区切りデータ検出回路は、上記区
切りデータの検出を知らせる検出信号を出力し、上記検出信号に基づいて、上記区切りデータが検出され
る時間間隔を計時し、当該時間間隔と所定の上限時間と
を比較し、当該時間間隔が上記上限時間を越えることを
条件として、上記タイミングが不正であることを検出す
る第２のエラー検出回路を有する、請求項９に記載のデータ伝送装置。
【請求項１１】所定のデータ長の単位データを含むデ
ータ列と、上記単位データと等しい長さを有し、上記デ
ータ列間に挿入される区切りデータとを含む伝送データ
を送信部において生成して、所定のクロック信号に同期
して送信し、上記伝送データを受信部において受信する
データ伝送装置であって、上記受信部は、上記伝送データに基づいて上記所定のクロック信号を再
生した受信クロック信号を出力するクロック再生回路
と、上記受信クロック信号に同期したタイミングで、上記伝
送データを上記所定のデータ長ごとに分割した分割デー
タを生成する伝送データ分割回路と、上記データ列が含む区切りデータを上記分割データから
検出し、当該区切りデータと当該区切りデータを含む分
割データとの相対位置を示す位置データを生成する区切
りデータ検出回路と、同一の上記データ列を挟む２つの上記区切りデータの位
置データを比較し、当該位置データが一致しないことを
条件として、上記クロック再生回路によるクロック信号
の再生が不正であることを知らせる第１のエラー信号を
出力する第１のエラー検出回路とを有するデータ伝送装
置。
【請求項１２】上記区切りデータ検出回路は、上記区
切りデータの検出を知らせる検出信号を出力し、上記検出信号に基づいて、上記区切りデータが検出され
る時間間隔を計時し、当該時間間隔と所定の上限時間と
を比較し、当該時間間隔が上記上限時間を越えることを
条件として、上記クロック再生回路によるクロック信号
の再生が不正であることを知らせる第２のエラー信号を
出力する第２のエラー検出回路を有する、請求項１１に記載のデータ伝送装置。
【請求項１３】上記クロック再生回路は、上記伝送データと上記受信クロック信号との位相差を検
出し、当該位相差に応じたレベルの位相差信号を出力す
る位相比較回路と、上記伝送データと上記受信クロック信号との周波数の差
を検出し、当該周波数の差に応じたレベルの周波数差信
号を出力する周波数比較回路と、上記第１のエラー信号または上記第２のエラー信号の入
力時に上記位相差信号を選択して出力し、上記第１のエ
ラー信号および上記第２のエラー信号の非入力時に上記
周波数差信号を出力する選択回路と、上記選択回路の出力する信号のレベルに応じた周波数を
有する上記受信クロック信号を出力する発振回路とを含
む、請求項１２に記載のデータ伝送装置。
【請求項１４】所定のデータ長の単位データを含むデ
ータ列と、上記単位データと等しい長さを有し、上記デ
ータ列間に挿入される区切りデータとを含む伝送データ
を送信部において生成して、所定のクロック信号に同期
して送信し、上記伝送データを受信部において受信する
データ伝送装置であって、上記受信部は、上記伝送データに基づいて上記所定のクロック信号を再
生した受信クロック信号を出力するクロック再生回路
と、上記受信クロック信号に同期したタイミングで、当該伝
送データを上記所定のデータ長ごとに順次入力して保持
するラッチ回路と、上記ラッチ回路に上記伝送データが保持される度に、当
該保持された伝送データから上記区切りデータを検出
し、上記区切りデータが検出された伝送データにおけ
る、上記区切りデータの検出位置に応じた位置データを
生成する区切りデータ検出回路と、上記区切りデータが検出される度に、当該区切りデータ
の位置データと、最近に検出された区切りデータの位置
データとを比較し、当該位置データが一致しないことを
条件として、上記クロック再生回路によるクロック信号
の再生が不正であることを知らせる第１のエラー信号を
出力する第１のエラー検出回路とを有するデータ伝送装
置。
【請求項１５】上記区切りデータ検出回路は、上記区
切りデータの検出を知らせる検出信号を出力し、上記検出信号に基づいて、上記区切りデータが検出され
る時間間隔を計時し、当該時間間隔と所定の上限時間と
を比較し、当該時間間隔が上記上限時間を越えることを
条件として、上記クロック再生回路によるクロック信号
の再生が不正であることを知らせる第２のエラー信号を
出力する第２のエラー検出回路を有する、請求項１４に記載のデータ伝送装置。
【請求項１６】上記クロック再生回路は、上記伝送データと上記受信クロック信号との位相差を検
出し、当該位相差に応じたレベルの位相差信号を出力す
る位相比較回路と、上記伝送データと上記受信クロック信号との周波数の差
を検出し、当該周波数の差に応じたレベルの周波数差信
号を出力する周波数比較回路と、上記第１のエラー信号または上記第２のエラー信号の入
力時に上記位相差信号を選択して出力し、上記第１のエ
ラー信号および上記第２のエラー信号の非入力時に上記
周波数差信号を出力する選択回路と、上記選択回路の出力する信号のレベルに応じた周波数を
有する上記受信クロック信号を出力する発振回路とを含
む、請求項１５に記載のデータ伝送装置。