JP4506852B2 - 信号入力装置及び信号入力方法 - Google Patents

Description

本発明は、伝送される映像信号を受信し、映像データを取り出すための信号入力装置及び信号入力方法に関する。

近年、現行の１フレームが１９２０サンプル×１０８０ラインの映像信号（画像信号）が、ＨＤ（High Definition）信号の１０８０Ｉから１０８０Ｐに変わりつつある。また、４ｋ，８ｋ信号や２４０Ｐといった高フレームレート信号など、現行１．４８５ＧｂｐｓのＨＤ信号の数倍から数十倍にも及ぶ超大容量の映像機器の開発が進められている。これら４ｋ，８ｋや２４０Ｐ高フレームレート信号を扱う際のパラレルインタフェースとしてＨＤ−ＳＤＩが選定される。そして、パラレルインタフェースが備えるＦＰＧＡ（Field Programmable Gate Array）を用いて基板間でＨＤ−ＳＤＩでフォーマットされた映像信号（以下、ＨＤ−ＳＤＩ信号ともいう。）を複数チャンネルで伝送する用途が増えてきている。

ＦＰＧＡは、プログラミングすることができるＬＳＩ（Large Scale Integration）である。マイクロプロセッサやＡＳＩＣ（Application Specific Integrated Circuit）の設計図を送りこんでシミュレーションすることができる。ＦＰＧＡは、専用ＬＳＩより動作が遅く高価であるが、ソフトウェアで回路のシミュレーションを行なうよりは高速に動作する。

また、現行のＨＤ信号を超える、超高精細映像信号の受像システムや撮像システムの開発が進んでいる。例えば、現行ＨＤの４倍、１６倍もの画素数を持つ次世代の放送方式であるＵＨＤＴＶ（Ultra High Definition Television）規格が、ＩＴＵ（International Telecommunication Union）やＳＭＰＴＥ（Society of Motion Picture and Television Engineers）に提案され、標準化が行われている。ＩＴＵやＳＭＰＴＥに提案されている映像規格は、１９２０サンプル×１０８０ラインの２倍、４倍のサンプル数、ライン数を持つ３８４０サンプル×２１６０ラインや７６８０サンプル×４３２０ラインの映像信号である。このうち、ＩＴＵで標準化されているものはＬＳＤＩ（Large screen digital imagery）と呼ばれ、ＳＭＰＴＥに提案されているものはＵＨＤＴＶ（Ultra High Definition TV）と呼ばれる。ＵＨＤＴＶに関しては次表１の信号が規定されている。

これらのインタフェースとして、ＵＨＤＴＶ規格の３８４０サンプル／６０フレームの映像信号は、ビットレート１０Ｇｂｐｓの伝送路を２チャンネル使用して伝送する方式が提案されている。

特許文献１には、４ｋ×２ｋ信号（４ｋサンプル×２ｋラインの超高解像度信号）の一種である３８４０×２１６０／３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ビットレート１０Ｇｂｐｓ以上でシリアル伝送する技術について開示されている。なお、［３８４０×２１６０／３０Ｐ］と示した場合には、［水平方向の画素数］×［垂直方向のライン数］／［１秒当りのフレーム数］を示している。本明細書において以下同じである。また、［４：４：４］は、原色信号伝送方式である場合、［赤信号Ｒ：緑信号Ｇ：青信号Ｂ］の比率を示し、色差信号伝送方式である場合、［輝度信号Ｙ：第１色差信号Ｃｂ：第２色差信号Ｃｒ］の比率を示す。
特開２００５−３２８４９４号公報

ところで、信号を高速に伝送する場合、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）等が用いられる。ＬＶＤＳを用いると、ＨＤ−ＳＤＩ信号の伝送レートである１．４８５Ｇｂｐｓの信号を送受信することが可能である。従来、ＨＤ−ＳＤＩ信号を送受信する受信装置として、ＦＰＧＡが用いられる。しかし、現在のＦＰＧＡでは、１．４８５ＧｂｐｓのＨＤ−ＳＤＩ信号を送受信するために十分な伝送速度をインタフェース部が有していない。このため、ＦＰＧＡは、高速に動作する専用の入出力インタフェース回路（以下、高速入出力インタフェース回路ともいう。）を備える必要がある。高速入出力インタフェース回路は、専用のハードウェアで構成され、処理可能な信号のクロック周波数は、現状数百Ｍｂｐｓ〜３Ｇｂｐｓ程度である。

しかし、高速入出力インタフェース回路の消費電力は、非常に大きい。さらに、多チャンネルのＨＤ−ＳＤＩ信号を伝送するならば、各チャンネルに対応する高速入出力インタフェース回路をＦＰＧＡに備える必要がある。しかし、高速入出力インタフェース回路は高価であり、チャンネル数だけ費用もかさむ。さらに、ＦＰＧＡの消費電力は、チャンネル数だけ大きくなってしまう。

基本的に、多チャンネルのＨＤ−ＳＤＩ信号は全てビット同期が取れている。しかし、各チャンネルとも同じクロックが必要であるにもかかわらず、各チャンネルを高速入出力インタフェース回路に通すと、各高速入出力インタフェース回路が使用する、クロック送信、クロック再生を行うための消費電力が無駄となってしまう。また、従来の高速入出力インタフェース回路は、クロックの信号線が必要であった。さらには、データ線とクロック線を等長配線する必要があった。このため、機能ブロックのレイアウトが制約されてしまう。

本発明はこのような状況に鑑みて成されたものであり、伝送される多チャンネルのＨＤ−ＳＤＩ信号を、簡単な構成でありながら、良好に伝送できるようにすることを目的とする。

上記課題を解決するために、本発明は、伝送される入力映像信号を受信して、映像データを取り出す信号入力装置であって、
信号入力装置は、入力映像信号を受信し、データを取り出すための第１及び第２のインタフェース部を備え、
第１のインタフェース部は、
受信した入力映像信号からクロックを再生するクロック再生部と、
クロック再生部が再生したクロックの位相をシフトし、入力映像信号に同期させ、第２のインタフェース部に供給する第１のクロック位相シフト部と、
第１のクロック位相シフト部によってシフトされたクロックに基づいて、入力映像信号の波形を整形する第１の波形整形部と、
第１の波形整形部によって整形された入力映像信号をパラレルデータに変換する第１のシリアル・パラレル変換部と、
第１のシリアル・パラレル変換部によって変換された入力映像信号のエラーを誤り検出符号を用いて判定し、判定されたエラーの有無に基づいて生成されるエラー判定信号を、第１のクロック位相シフト部に供給する第１のエラー判定部とを備え、
第１のクロック位相シフト部は、クロックの位相を所定数分のステップに分割して１ステップずつ順次シフトする処理を２クロックサイクル期間以上を繰り返し、エラー判定信号によって示されるエラーの発生確率が高い２つの位相ステップの中間の位相ステップを、クロックの出力位相として決定し、
第２のインタフェース部は、
第１のインタフェース部のクロック再生部から供給されたクロックの位相をシフトし、入力映像信号に同期させる第２のクロック位相シフト部と、
第２のクロック位相シフト部によってシフトされたクロックに基づいて、入力映像信号の波形を整形する第２の波形整形部と、
第２の波形整形部によって整形された入力映像信号をパラレルデータに変換する第２のシリアル・パラレル変換部と、
第２のシリアル・パラレル変換部によって変換された入力映像信号のエラーを誤り検出符号を用いて判定し、判定されたエラーの有無に基づいて生成されるエラー判定信号を、第２のクロック位相シフト部に供給する第２のエラー判定部とを備え、
第２のクロック位相シフト部は、クロックの位相を所定数分のステップに分割して１ステップずつ順次シフトする処理を２クロックサイクル期間以上を繰り返し、エラー判定信号によって示されるエラーの発生確率が高い２つの位相ステップの中間の位相ステップを、クロックの出力位相として決定する。

このため、伝送される多チャンネルのＨＤ−ＳＤＩ信号を伝送することが可能となる。

本発明によれば、第１のインタフェース部は、第２のインタフェース部に再生クロックを供給できる。このため、第２のインタフェース部では、再生クロックを生成する必要がなくなり、信号入力装置の構成が簡素化されるという効果がある。また、第１及び第２のインタフェース部にクロック線を接続して、再生クロックを供給する必要がないため、部品点数が削減される。また、信号入力装置全体で使用する電力を減らすことができるという効果が得られる。

以下、本実施の形態の例について、図１〜図２３を参照して説明する。
図１は、本実施の形態を適用したテレビジョン放送局用のカメラ伝送システムの全体構成を示す図である。このカメラ伝送システムは、複数台の放送用カメラ１とＣＣＵ（カメラコントロールユニット）２とで構成されており、各放送用カメラ１が光ファイバーケーブル３でＣＣＵ２に接続されている。

放送用カメラ１は、同一構成のものであり、４ｋ×２ｋ信号（４ｋサンプル×２ｋラインの超高解像度信号）として、ＬＳＤＩに相当する３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を生成し、送信する信号送信装置５として機能するカメラである。

ＣＣＵ２は、各放送用カメラ１を制御したり、各放送用カメラ１から映像信号を受信したり、各放送用カメラ１のモニタに他の放送用カメラ１で撮影中の映像を表示させるための映像信号（リターンビデオ）を送信するユニットである。ＣＣＵ２は、各放送用カメラ１から映像信号を受信する信号受信装置として機能する。

図２は、放送用カメラ１の回路構成のうち、本実施の形態に関連する部分を示すブロック図である。放送用カメラ１内の撮像部及び映像信号処理部（図示略）によって生成された３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号が、マッピング部１０に送られる。

３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号は、ワード長が１２ビットずつのＧデータ系列，Ｂデータ系列，Ｒデータ系列の同期を取って並列配置した、３６ビット幅の信号である。１フレーム期間は１／２４秒，１／２５秒，１／３０秒のうちのいずれかであり、１フレーム期間内に２１６０の有効ライン期間が含まれている。

各有効ライン期間には、タイミング基準信号ＥＡＶ（End of Active Video）と、ライン番号ＬＮと、誤り検出符号ＣＲＣと、水平ブランキング期間（補助データ／未定義ワードデータの区間）と、タイミング基準信号ＳＡＶ（Start of Active Video）と、映像データの区間であるアクティブラインとが配置される。アクティブラインのサンプル数は３８４０であり、Ｇデータ系列，Ｂデータ系列，Ｒデータ系列のアクティブラインには、それぞれＧ，Ｂ，Ｒの映像データが配置される。

図３は、ＵＨＤＴＶ規格のサンプル構造の例を示す説明図である。図３（ａ）〜図３（ｃ）の説明に用いるフレームは、３８４０×２１６０サンプルで１フレーム（以下、４ｋ×２ｋ信号の１フレームとも称する。）を構成する。
ＵＨＤＴＶ規格のサンプル構造は、以下の３種類がある。なお、ＳＭＰＴＥ規格において、Ｒ′Ｇ′Ｂ′のように、ダッシュ「′」をつけた信号は、ガンマ補正などが施された信号を示す。
図３（ａ）は、Ｒ′Ｇ′Ｂ′，Ｙ′Ｃｂ′Ｃｒ′ ４：４：４システムの例である。このシステムでは、全サンプルにＲＧＢ又はＹＣｂＣｒのコンポーネントが含まれる。
図３（ｂ）は、Ｙ′Ｃｂ′Ｃｒ′ ４：２：２システムの例である。このシステムでは、偶数サンプルにＹＣｂＣｒ、奇数サンプルにＹのコンポーネントが含まれる。
図３（ｃ）は、Ｙ′Ｃｂ′Ｃｒ′ ４：２：０システムの例である。このシステムでは、偶数サンプルにＹＣｂＣｒ、奇数サンプルにＹ、さらに奇数ラインにＹ（ＣｂＣｒが間引かれた状態）のコンポーネントが含まれる。

図４は、マッピング部１０によって、４ｋ×２ｋ信号の１フレームを構成するサンプルが第１〜第４のサブイメージにマッピングされる例を示す説明図である。本例のマッピング部１０は、入力映像信号の各フレームから抽出した画素サンプルを、それぞれ所定サンプルごとに間引く。本例では、同一ライン上で隣り合う２つのサンプルを間引く。そして、マッピング部１０は、その間引かれたサンプルを各フレームごとに均等な順序で取り出してＨＤ−ＳＤＩフォーマットの第１，第２，第３及び第４のサブイメージのアクティブ期間にマッピングする。

このとき、マッピング部１０は、各フレームの奇数ライン上の各２サンプルを交互に第１のサブイメージと第２のサブイメージにマッピングし、各フレームの偶数ライン上の各２サンプルを交互に第３のサブイメージと第４のサブイメージとにマッピングすることを特徴とする。
この結果、ＨＤ−ＳＤＩフォーマットのアクティブ期間に含まれる第１〜第４のサブイメージには、それぞれ２ｋ×１ｋ信号の１フレームを構成するサンプルがマッピングされる。

さらに、マッピング部１０は、マッピングされた第１，第２，第３及び第４のサブイメージを、それぞれ１つのサブイメージごとに第１のリンクの伝送チャンネル（ＬｉｎｋＡ）と第２のリンクの伝送チャンネル（ＬｉｎｋＢ）に分割して８つのチャンネルにマッピングする。

マッピング部１０は、この３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビットの映像信号で構成されるフレームを、ＳＭＰＴＥ ４３５に従ってＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）の８チャンネルのビットレート１．４８５Ｇｂｐｓまたは１．４８５Ｇｂｐｓ／１．００１（以下単に１．４８５Ｇｂｐｓと記載する）のＨＤ−ＳＤＩ信号にマッピングする回路である。

本例のマッピング部１０は、３８４０個のサンプルと２１６０本のラインで構成されるフレームから抽出した映像信号を、第１〜第４のサブイメージにマッピングし、第１〜第４のサブイメージにマッピングされた映像信号を、ＣＨ１〜ＣＨ８の８チャンネルのビットレート１．４８５ＧｂｐｓのＨＤ−ＳＤＩ信号にマッピングすることを特徴とする。

図４に示すように、４ｋ×２ｋ信号で構成されるフレームには、複数のサンプルが含まれる。ここで、フレーム内におけるサンプルの位置を（サンプル番号，ライン番号）とする。
第０番目のライン上であって、隣り合う（０，０），（１，０）の２つのサンプルを示す第１のサンプル群５１は、第１のサブイメージの（０，４２），（１，４２）にマッピングされ、第１のサンプル群５１′として示される。
第０番目のライン上であって、隣り合う（２，０），（３，０）の２つのサンプルを示す第２のサンプル群５２は、第２のサブイメージの（０，４２），（１，４２）にマッピングされ、第２のサンプル群５２′として示される。
第１番目のライン上であって、隣り合う（０，１），（１，１）の２つのサンプルを示す第３のサンプル群５３は、第３のサブイメージの（０，４２），（１，４２）にマッピングされ、第３のサンプル群５３′として示される。
第１番目のライン上であって、隣り合う（２，１），（３，１）の２つのサンプルを示す第４のサンプル群５４は、第４のサブイメージの（０，４２），（１，４２）にマッピングされ、第４のサンプル群５４′として示される。

ここで、４ｋ×２ｋ信号の１フレームと、第１〜第４のサブイメージに含まれるサンプルの位置を（サンプル番号，ライン番号）とした場合におけるマッピングの具体例について、図５を参照して説明する。図５には、第１〜第４のサブイメージを抜き出して、マッピングする例について説明する。

図５に示すように、４ｋ×２ｋ信号の１フレームに対して、ライン方向にｉ，２ｉ，２ｉ−１、サンプル方向にｊ，２ｊ，２ｊ−１の値を加えた。
第１〜第４のサブイメージには、ライン方向にｉ、サンプル方向にｊを加えた。

マッピング部１０は、同一ライン上で隣り合う２つのサンプルをサンプル群とする場合に、フレームの２ｉ−１（ｉは自然数）番目のライン上であって、２ｊ―１（ｊは自然数）番目のサンプル群の位置に配置される第１のサンプル群を、第１のサブイメージのｉ番目のライン上であって、ｊ番目のサンプル群の位置にマッピングする。
また、マッピング部１０は、フレームの２ｉ―１番目のライン上であって、２ｊ番目のサンプル群の位置に配置される第２のサンプル群を、第２のサブイメージのｉ番目のライン上であって、ｊ番目のサンプル群の位置にマッピングする。
また、マッピング部１０は、フレームの２ｉ番目のライン上であって、２ｊ―１番目のサンプル群の位置に配置される第３のサンプル群を、第３のサブイメージのｉ番目のライン上であって、ｊ番目のサンプル群の位置にマッピングする。
また、マッピング部１０は、フレームの２ｉ番目のライン上であって、２ｊ番目のサンプル群の位置に配置される第４のサンプル群を、第４のサブイメージのｉ番目のライン上であって、ｊ番目のサンプル群の位置にマッピングする。

このように、サンプルをマッピングするのは次の理由に基づいている。
フレームは、ＲＧＢ、ＹＣｂＣｒ，４：４：４、ＹＣｂＣｒ，４：２：２、又は、ＹＣｂＣｒ，４：２：０のいずれかの方式で構成される。
フレームは、単に１本のＨＤ−ＳＤＩで送ることができれば問題ないが、通常、データ量が多くなるため、１本のＨＤ−ＳＤＩで送ることはできない。このため、フレームのサンプル（映像信号を含む情報である。）を、適切に抽出し、複数のサブイメージで送る必要がある。

図３（ａ）に示すようにフレームがＲＧＢ、又はＹＣｂＣｒ，４：４：４で構成される場合、いずれのサンプルを抽出しても元の映像が再生できる。

図３（ｂ）に示すようにフレームがＹＣｂＣｒ，４：２：２で構成される場合、奇数番目のサンプルには、輝度信号の情報Ｙしか含まれない。このため、隣り合う偶数番目のサンプル（ＣｂＣｒを含む。）と合わせて、サブイメージにマッピングすることで、フレームの元映像の解像度を落とした状態で、サブイメージから直接映像を再生できる。

図３（ｃ）に示すようにフレームがＹＣｂＣｒ，４：２：０で構成される場合、奇数番目のサンプルには、輝度信号の情報Ｙしか含まれない。さらに、奇数番目のラインには、輝度信号の情報Ｙしか含まれない。このため、隣り合う偶数番目のサンプル（ＣｂＣｒを含む。）と合わせて、サブイメージにマッピングすることで、フレームの元映像の解像度を落とした状態で、サブイメージから直接映像を再生できる。また、第３及び第４のサブイメージには、輝度信号の情報Ｙのみとなるが、再生する映像を確認する場合には輝度のみの映像であっても問題ない。

第１〜第４のサブイメージにサンプルがマッピングされることによって、デュアルリンク（２本のＨＤ−ＳＤＩ）で送ることができる。このため、いったん、第１〜第４のサブイメージにマッピングされたサンプルは、全部で８本のＨＤ−ＳＤＩで送ることができる。

図６は、サンプルがマッピングされた第１〜第４のサブイメージをＬｉｎｋＡ又はＬｉｎｋＢにマッピングする例を示す図である。

ＳＭＰＴＥ ４３５は、複数チャンネルのＨＤ−ＳＤＩ信号を、２サンプル（４０ビット）単位で８Ｂ／１０Ｂエンコーディングして５０ビットに変換し、チャンネル毎に多重してビットレート１０．６９２Ｇｂｐｓまたは１０．６９２Ｇｂｐｓ／１．００１（以下単に１０．６９２Ｇｂｐｓと記載する）でシリアル伝送する１０Ｇインタフェースの規格である。４ｋ×２ｋ信号をＨＤ−ＳＤＩ信号にマッピングする技術は、ＳＭＰＴＥ ４３５ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ ＣｌａｓｓのＦｉｇｕｒｅ３及びＦｉｇｕｒｅ４ならびにＦｉｇｕｒｅ６，７，８に示される。

図６に示すように、マッピングされた第１〜第４のサブイメージから、ＳＭＰＴＥ ３７２Ｍ（デュアルリンク）によるＣＨ１（ＬｉｎｋＡ）及びＣＨ２（ＬｉｎｋＢ），ＣＨ３（ＬｉｎｋＡ）及びＣＨ４（ＬｉｎｋＢ），ＣＨ５（ＬｉｎｋＡ）及びＣＨ６（ＬｉｎｋＢ），ＣＨ７（ＬｉｎｋＡ）及びＣＨ８（ＬｉｎｋＢ）がそれぞれ形成される。

本実施の形態に係るマッピング部１０は、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を、ライン方向に２サンプル毎に間引いて１サンプルとし、ＨＤ−ＳＤＩのアクティブ期間に多重する。それぞれのサンプルを、１９２０×１０８０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット ４ｃｈにマッピングできるため、現行ＨＤ−ＳＤＩ デュアルリンクで伝送できる。さらに、１０.６９２Ｇｂ／ｓに多重して伝送できる。

このうち、４：２：０の０にはＣｃｈのデフォルト値である２００ｈ（１０ビットシステム）、８００ｈ（１２ビットシステム）を割り当てることで４：２：２と同等の信号として扱う。また、４：２：２／１０ビットや４：２：０／１０ビットではＬｉｎｋＢは使用せず、ＬｉｎｋＡ ４ｃｈのみ使用して伝送する。１０．６９２Ｇｂ／ｓのシリアルインタフェースでは、ＣＨ１はクロック同期用に必要であるが、ＣＨ２からＣＨ８が接続されない場合には、ＣＨ２からＣＨ８にはＤ０．０を埋めて伝送される。

ところで、８ｃｈのＨＤ−ＳＤＩにマッピングした信号（図６参照）は、１９２０×１０８０／５０Ｐ，６０Ｐ／４：４：４，４：２：２，４：２：０／１２ビット相当の（Ｑｕａｄ ｌｉｎｋ ２９２）×２ｃｈに相当する。

ＬｉｎｋＡ，ＬｉｎｋＢのデータ構造は、ＳＭＰＴＥ ３７２ＭのＴａｂｌｅ２及びＦｉｇｕｒｅ６に示されており、図７はその概略を示す図である。図７（ａ）に示すように、ＬｉｎｋＡは、１サンプルが２０ビットであり、全てのビットがＲＧＢの値を表している。ＬｉｎｋＢも、図７（ａ）に示すように１サンプルが２０ビットであるが、図７（ｂ）に示すように、１０ビットのＲ′Ｇ′Ｂ′ｎ：０−１のうち、ビットナンバー２〜７の６ビットのみがＲＧＢの値を表している。したがって、１サンプル中でＲＧＢの値を表しているビット数は１６ビットである。

マッピング部１０によってこのようにマッピングされたＣＨ１〜ＣＨ８のＨＤ−ＳＤＩ信号は、差動伝送される映像信号を受信して、映像データを取り出す信号入力部１１を介して、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２に送られる。

図８は、信号入力部１１の構成を簡略して示すブロック図である。

図６に示したように、本例のマッピング部１０は、サブイメージ１〜４を、デュアルリンクＨＤ−ＳＤＩにマッピングする。このため、マッピング部１０は、合計８チャンネルのＨＤ−ＳＤＩに画素サンプルをマッピングして伝送できる。

信号入力部１１は、例えば、ＦＰＧＡ（Field Programmable Gate Array）で構成され、マッピング部１０から８チャンネル（ＣＨ１〜ＣＨ８）のＨＤ−ＳＤＩ信号を受信するブロックである。ＦＰＧＡは、高速専用の入出力ポートと汎用（低速）の入出力ポートを有する。

次世代のＦＰＧＡは、通常のデータ伝送用の入出力ポートで１．４８５Ｇｂｐｓの速度で伝送されるＨＤ−ＳＤＩ信号を送受信することが可能になると見込まれる。ただし、データの取り込む際に、入力データと同期したシリアル１．４８５ＧＨｚのクロックが必要である。また、データ線とクロックの信号線間の位相を合わせるために、データとクロックの信号線は等長配線しなければならない。
そこで、本実施の形態に係る信号入力部１１は、以下のブロックで構成される。

信号入力部１１は、差動伝送されるＣＨ１のＨＤ−ＳＤＩ信号（入力映像信号）を受信しデータを取り出すための第１のインタフェース部２１ａを備える。同様に、信号入力部１１は、差動伝送されるＣＨ２〜ＣＨ８のＨＤ−ＳＤＩ信号のそれぞれに対して、ＨＤ−ＤＩ信号を受信しデータを取り出すための第２のインタフェース部２１ｂ〜第８のインタフェース部２１ｈを備える。
第１のインタフェース部２１ａは、ＦＰＧＡの高速専用の入出力ポートに割り当てられる。一方、第２のインタフェース部２１ｂ〜第８のインタフェース部２１ｈは、ＦＰＧＡの汎用の入出力ポートに割り当てられる。このため、ＦＰＧＡの高速専用の入出力ポートは、少なくとも１つあればよいので、ＦＰＧＡのコストを抑えられる。この結果、信号入力部１１自体のコストも低く抑えることができる。

第１のインタフェース部２１ａは、シリアルデータであるＣＨ１のＨＤ−ＳＤＩ信号からクロックを生成するクロック再生部２２と、クロック再生部２２から供給されたクロックに基づいて、データの波形を整形し、ＣＨ１のＨＤ−ＳＤＩ信号（シリアルデータ）をパラレルデータに変換する第１のシリアル・パラレル変換部２３ａを備える。クロック再生部２２が生成するクロックを、再生クロックという。クロック再生部２２は、例えば、ＣＤＲ（Clock Data Recovery）で構成される機能ブロックである。第１のインタフェース部２１ａは、生成した再生クロックを、第２のインタフェース部２１ｂ〜第８のインタフェース部２１ｈに供給する。

一方、第２のインタフェース部２１ｂは、クロック再生部２２から供給された再生クロックに基づいて、ＣＨ２のＨＤ−ＳＤＩ信号（シリアルデータ）をパラレルデータに変換する第２のシリアル・パラレル変換部２３ｂ（後述の図１０参照）を備える。
以下、第８のインタフェース部２１ｈまで、第２のインタフェース部２１ｂと同様のブロック構成としている。

ここで、信号入力部１１の動作について説明する。
信号入力部１１は、１．４８５ＧｂｐｓのＨＤ−ＳＤＩ信号を入出力することが可能である。同期系の多チャンネルのＨＤ−ＳＤＩ信号を伝送する場合、ＣＨ１のＨＤ−ＳＤＩ信号は、高速に動作する第１のインタフェース部２１ａに通してデータを再生する。このとき、信号入力部１１が備えるクロック再生部２２は、入力シリアルデータからクロックを再生する。

そして、信号入力部１１は、後述する波形整形部によって、再生クロックのタイミングで入力データを波形整形する。その後、信号入力部１１は、波形整形された入力データを、シリアル・パラレル変換して、伝送速度を落として、図示しない内部信号処理回路へ送る。一方、第１のインタフェース部２１ａは、取り出した再生クロックを、第２のインタフェース部２１ｂ〜第８のインタフェース部２１ｈに供給する。

マッピング部１０と信号入力部１１の間で送受信される信号のうち、ＣＨ２〜ＣＨ８の信号は、ＣＨ１のＨＤ−ＳＤＩ信号に同期して差動伝送され、インタフェース部２１ｂ〜２１ｈに入力される。ＣＨ２〜ＣＨ８のＨＤ−ＳＤＩでフォーマットされた映像信号は、電力消費量が少ないＬＶＤＳ信号で伝送される。そして、第２のインタフェース部２１ｂ〜第８のインタフェース部２１ｈは、第１のインタフェース部２１ａから再生クロックを受ける。そして、第２のインタフェース部２１ｂ〜第８のインタフェース部２１ｈは、受け取った再生クロックに基づいて、入力されたＬＳＤＩ信号の位相を調整した上で、信号からデータを取り出す。

図９は、第１のインタフェース部２１ａの内部構成例を示す。
データと反転データのペアであるＣＨ１のＨＤ−ＳＤＩ信号は、入力データの波形を整形する第１の波形整形部２６ａとクロック再生部２２に入力される。
クロック再生部２２は、受信した入力映像信号から再生クロックを生成する。そして、再生クロックを、第１のクロック位相シフト部２５ａに供給する。
第１のクロック位相シフト部２５ａは、供給された再生クロックの位相を、所定のステップでシフトする。このとき、第１のクロック位相シフト部２５ａは、クロック再生部２２で生成された再生クロックを、ＣＲＣエラー検出方式で検出したＣＲＣエラーから作成されるエラー判定信号に基づいて、ＣＲＣエラーが０（ゼロ）あるいは最小となる、最大の位相マージンを持った、入力データの中心位置に、再生クロックの第１の波形整形部２６ａへの出力位相を決定する。

第１のクロック位相シフト部２５ａは、決定した再生クロックを、第１の波形整形部２６ａと、第２のインタフェース部２１ｂ〜第８のインタフェース部２１ｈに供給する。

第１の波形整形部２６ａは、例えば、Ｄフリップフロップで構成される機能ブロックである。第１の波形整形部２６ａは、第１のクロック位相シフト部２５ａから供給された再生クロックに基づいて、入力映像信号のデータ波形を整形する。そして、第１の波形整形部２６ａは、整形した入力データを、第１のシリアル・パラレル変換部２３ａに供給する。このとき、第１のシリアル・パラレル変換部２３ａに供給されるデータは、シリアルデータである。

第１のシリアル・パラレル変換部２３ａは、整形された入力シリアルデータをパラレルデータに変換する。シリアル・パラレル変換されたデータは、図示しない内部ロジック回路と、第１のエラー判定部２４ａに供給される。
第１のエラー判定部２４ａは、ＣＲＣエラー検出方式でＣＲＣエラーを検出する。そして、検出したＣＲＣエラーの有無に基づいて生成されるエラー判定信号を、第１のクロック位相シフト部２５ａに供給する。エラー判定信号は、シフトされるステップ毎に生成される。

図１０は、第２のインタフェース部２１ｂの内部構成例を示す。
ただし、第３のインタフェース部２１ｃ〜第８のインタフェース部８ｈの構成については、第２のインタフェース部２１ｂと同様であるため、詳細な説明を省略する。

第１のインタフェース部２１ａのクロック再生部２２が出力する再生クロックは、第１のクロック位相シフト部２５ａを介して、第２のクロック位相シフト部２５ｂに入力される。第２のクロック位相シフト部２５ｂは、供給されたクロックの位相を所定のステップでシフトする。このとき、第２のクロック位相シフト部２５ｂは、クロック再生部２２で生成され第１のクロック位相シフト部２５ａから供給された再生クロックを、第２のエラー判定部２４ｂのＣＲＣエラー検出方式で検出したＣＲＣエラーから作成されるエラー判定信号に基づいて、ＣＲＣエラーが０（ゼロ）あるいは最小となる、最大の位相マージンを持った、入力データの中心位置に、再生クロックの第２の波形整形部２６ｂへの出力位相を決定する。
第２のクロック位相シフト部２５ｂが決定したクロックは、第２の波形整形部２６ｂに供給される。

第２の波形整形部２６ｂは、例えば、Ｄフリップフロップで構成される機能ブロックである。第２の波形整形部２６ｂは、第２のクロック位相シフト部２５ｂから供給されたクロックに基づいて、入力映像信号のデータ波形を整形する。そして、第２の波形整形部２６ｂは、整形した入力データを、第２のシリアル・パラレル変換部２３ｂに供給する。このとき、第２のシリアル・パラレル変換部２３ｂに供給されるデータは、シリアルデータである。

第２のシリアル・パラレル変換部２３ｂは、整形された入力シリアルデータをパラレルデータに変換する。シリアル・パラレル変換されたデータは、図示しない内部ロジック回路と、第２のエラー判定部２４ｂに供給される。
第２のエラー判定部２４ｂは、ＣＲＣエラー検出方式でＣＲＣエラーを検出する。そして、検出したＣＲＣエラーの有無に基づいて生成されるエラー判定信号を、第２のクロック位相シフト部２５ｂに供給する。

一般的に、映像システムにおける映像信号は、全て同期する。このため、８チャンネルの入力映像信号の同期は、全て確立している。この場合、第１のインタフェース部２１ａは、入力した第１チャンネルのＨＤ−ＳＤＩから再生したクロックを、第２のインタフェース部２１ｂ〜第８のインタフェース部２１ｈに配る。そして、第２のインタフェース部２１ｂ〜第８のインタフェース部２１ｈに配られた再生クロックの位相を、自動調整してデータの中心部分に合わせる。このため、第１の波形整形部２６ａは、再生クロックのタイミングで入力データを波形整形して、Ｓ／Ｐ変換部２３ａに信号を送ることが出来る。第２の波形整形部２６ｂ〜第８の波形整形部２６ｈも、再生クロックのタイミングで入力データを波形整形して、それぞれ、第２のＳ／Ｐ変換部２３ｂ〜第８のＳ／Ｐ変換部２３ｈに信号を送ることが出来る。

また、将来は、高速な伝送速度に対応したインタフェース部だけでなく、低速な伝送速度に対応したインタフェース部もクロック再生機能を持つことが考えられる。この場合には、第１チャンネルのＨＤ−ＳＤＩ信号は、クロック再生機能を持つインタフェース部に入力する。そして、その他のチャンネルのＨＤ−ＳＤＩ信号は、クロック再生機能を持たない、あるいは消費電力を削減するためにクロック再生機能をオフにしたインタフェース部に入力してもよい。

図１１は、第１のクロック位相シフト部２５ａが行うクロックの位相シフトの例を示す。
ただし、第２のクロック位相シフト部２５ｂ〜第８のクロック位相シフト部２５ｈが行うクロックの位相シフトの処理については、第１のクロック位相シフト部２５ａと同様であるため、詳細な説明を省略する。

図１１（ａ）は、入力映像信号の例である。入力映像信号は、差動伝送されており、データと反転データが含まれる。
図１１（ｂ）は、クロックの初期位相の例である。
第１のクロック位相シフト部２５ａは、クロックの位相（３６０°）を、第１の波形整形部２６ａに供給する。このとき、例えば１２８分割して位相を順次シフトする。

図１１（ｃ）は、クロックの初期位相を１ステップ進めた状態の例である。
図１１（ｄ）は、クロックの初期位相を２ステップ進めた状態の例である。
第１の波形整形部２６ａは、このクロックのタイミングで入力データを波形整形して、第１のＳ／Ｐ変換部２３ａに送る。第１のエラー判定部２４ａは、第１のＳ／Ｐ変換部２３ａから出力されたデータについて、ＨＤ−ＳＤＩに含まれるＥＡＶの直後に付加されるＣＲＣエラーを、一定期間判定する。ＣＲＣエラーの判定後、第１のクロック位相シフト部２５ａは、位相シフトを１ステップ（さらに１／１２８分の位相）進めてＣＲＣエラーの検出処理を行う。

図１１（ｅ）は、クロック位相を調整した後の例である。
クロック位相をシフトした結果、クロックの立ち上がり、立ち下がりが、入力データの中心位置と一致する。このため、第１のインタフェース部２１ａは、正しくデータを読出し、波形を整形して、後続の内部ロジックへ信号を伝送することができる。

図１２は、ＣＲＣエラーとクロック位相シフトとの関係の例を示す。
縦軸をＣＲＣエラーの発生確率、横軸をクロック位相ステップとする。図１２より、クロック位相ステップが「４０」、「１６８」の場合に、ＣＲＣエラーの発生確率が高くなることが示される。ＣＲＣエラーの発生確率は、入力データのトランザクションと関係がある。つまり、入力データのトランザクションが発生すると、ＣＲＣエラーの発生確率が高くなりやすい。このため、ＣＲＣエラーの発生確率が高くなるクロック位相ステップを求め、連続するクロック位相ステップの差をとると、入力データに対応するクロック単位を求めることができる。

第１のクロック位相シフト部２５ａは、１２８×２ステップ以上（２クロックサイクル期間）のクロックの位相シフトを繰り返す。そして、図１２に示すクロック位相ステップとＣＲＣエラーの関係から位相シフトを、次式（１）で求める。そして、第１のクロック位相シフト部２５ａは、式（１）により、入力データの中心位置を求めることができる。このとき、ＣＲＣエラーの発生確率が最も高くなるクロック位相ステップを、第１及び第２のクロック位相ステップとしている。
（第１のクロック位相ステップ＋第２のクロック位相ステップ）÷２＝入力データの中心位置…式（１）
図１２と式（１）より、入力データの中心位置は、（４０＋１６８)÷２＝１０４（クロック位相ステップ）と求まる。

図１３は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２の構成を示すブロック図である。Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２は、各チャンネル１〜ＣＨ８に一対一に対応した８個のブロック１２−１〜１２−８から成っている。

ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７用のブロック１２−１，１２−３，１２−５，１２−７は、ブロック１２−１だけがブロック１２−３，１２−５，１２−７と構成が相違しており、ブロック１２−３，１２−５，１２−７は同一構成である（図ではブロック１２−３について構成を記載し，１２−５，１２−７の構成の記載は省略している）。ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８用のブロック１２−２，１２−４，１２−６，１２−８は、全て同一構成である（図ではブロック１２−２について構成を記載し，１２−４，１２−６，１２−８の構成の記載は省略している）。また、各ブロックにおいて同一の処理を行う部分には同一符号を付している。

最初に、ＬｉｎｋＡ用のブロック１２−１，１２−３，１２−５，１２−７について説明する。ブロック１２−１，１２−３，１２−５，１２−７では、入力したＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のＨＤ−ＳＤＩ信号が、Ｓ／Ｐ（シリアル／パラレル）変換部２１に送られる。Ｓ／Ｐ変換部２１は、このＨＤ−ＳＤＩ信号をビットレート７４．２５Ｍｂｐｓまたは７４．２５Ｍｂｐｓ／１．００１（以下単に７４．２５Ｍｂｐｓと記載する）の２０ビット幅のパラレル・デジタルデータにシリアル／パラレル変換するとともに、７４．２５ＭＨｚのクロックを抽出する。

Ｓ／Ｐ変換部２１によってシリアル／パラレル変換されたパラレル・デジタルデータは、ＴＲＳ検出部２２に送られる。Ｓ／Ｐ変換部２１によって抽出された７４．２５ＭＨｚのクロックは、ＦＩＦＯメモリ２３に書込みクロックとして送られる。また、ブロック１２−１内のＳ／Ｐ変換部２１によって抽出された７４．２５ＭＨｚのクロックは、図２に示すＰＬＬ（Phase Locked Loop：位相同期回路）１３にも送られる。

ＴＲＳ検出部２２は、Ｓ／Ｐ変換部２１から送られたパラレル・デジタルビデオ信号からタイミング基準信号ＳＡＶ及びＥＡＶを検出し、その検出結果に基づいてビット同期及びワード同期を確立する。

ＴＲＳ検出部２２の処理を経たパラレル・デジタルデータは、ＦＩＦＯメモリ２３に送られて、Ｓ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックによってＦＩＦＯメモリ２３に書き込まれる。

図２のＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックを１／２に分周した３７．１２５ＭＨｚのクロックを、各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２３に読出しクロックとして送るとともに、各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２６及びブロック１２−１内のＦＩＦＯメモリ２７に書込みクロックとして送る。

またＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックの周波数を９／８倍した８３．５３１２ＭＨｚのクロックを、各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２６及びブロック１２−１内のＦＩＦＯメモリ２７に読出しクロックとして送るとともに、図２のＦＩＦＯメモリ１６に書込みクロックとして送る。

またＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックの周波数を９／４倍した１６７．０６２５ＭＨｚのクロックを、図２のＦＩＦＯメモリ１６に読出しクロックとして送る。

またＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックの周波数を９倍した６６８．２５ＭＨｚのクロックを、図２の多チャンネルデータ形成部１７に読出しクロックとして送る。

図１３に示すように、ＦＩＦＯメモリ２３からは、Ｓ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックによって書き込まれた２０ビット幅のパラレル・デジタルデータが、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックにより、２サンプルを単位とした４０ビット幅のパラレル・デジタルデータとして読み出されて、スクランブラ２４に送られる。また、ブロック１２−１では、ＦＩＦＯメモリ２３から読み出されたこの４０ビット幅のパラレル・デジタルデータが、８Ｂ／１０Ｂエンコーダ２５にも送られる。

スクランブラ２４は、自己同期型のスクランブラである。自己同期型スクランブル方式は、ＳＭＰＴＥ２９２Ｍで採用されているスクランブル方式であり、送信側が、入力したシリアル信号を多項式とみなして９次の原始多項式
Ｘ^９＋Ｘ^４＋１
で順次割り算して、その結果である商を伝送することにより、統計的に伝送データのマーク率（１と０の割合）を平均１／２にするものである。このスクランブルは、原始多項式による信号の暗号化という意味も併せ持っている。この商をさらにＸ＋１で割ることによって極性フリー（データとその反転データで同じ情報を持つこと）のデータにして送信する。受信側では、受信したシリアル信号にＸ＋１を掛け、さらに上記原始多項式Ｘ^９＋Ｘ^４＋１を掛ける処理（デスクランブル）により、元のシリアル信号を再生する。

スクランブラ２４は、各水平ラインの全てのデータにスクランブルを掛けるのではなく、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみにスクランブルを掛け、水平ブランキング期間のデータにはスクランブルを掛けない。そして、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く１０ビットまでのデータを出力する。

スクランブラ２４でこうした処理を行うのは、次のような理由による。従来の自己同期型スクランブル方式では各水平ラインの全てのデータを途切れることなく送信するが、本例では、自己同期型スクランブルを掛けた水平ブランキング期間のデータを送信しない。そのための方法としては、水平ブランキング期間も含めて各水平ラインの全てのデータにスクランブルを掛けるが水平ブランキング期間のデータだけは送信しない、という方法もある。しかし、その方法では、送信のスクランブラと受信のデスクランブラとでデータの連続性が保存されないので、受信側のデスクランブラでデータを再生する時にＣＲＣの最後の数ビットで桁上がりの計算間違いを起こし、正確に誤り検出符号ＣＲＣが再生されない。また、データを送信しない水平ブランキング期間でスクランブラのクロックを止めることによって正確にＣＲＣを再生できるようにするという方式もあるが、その方法を採用すると、ＣＲＣの計算時に次のタイミング基準信号ＳＡＶが必要となり、タイミング制御が困難になる等の問題が発生する。

そこで、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみにスクランブルを掛け、タイミング基準信号ＳＡＶの直前でスクランブラ２４内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビット（一例として１０ビットとする）までのデータを出力するようにした。

こうすることにより、受信側の装置では、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにもデスクランブルを掛けることにより、掛け算回路であるデスクランブラの桁上がりを考慮した正確な計算を行って元のデータを再生することができる。

さらに、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットすると、スクランブルデータにパソロジカルパターンが発生しないことが計算によって判明した。パソロジカルパターンとは、自己同期型スクランブルを掛けた際に、シリアル伝送路上に、１水平ラインに亘り、図１４（ａ）に示すように１ビットの‘Ｈ’に続いて１９ビットの‘Ｌ’が続くパターン（あるいはその反転パターン）の信号や、図１４（ｂ）に示すように２０ビットの‘Ｈ’が連続した後２０ビットの‘Ｌ’が連続するパターン（あるいはその反転パターン）の信号が発生するものである。

図１４（ａ）のパターンやその反転パターンは、直流成分の多いパターンである。そして、１０Ｇｂｐｓというような高速な伝送レートを実現するためにはＡＣ結合の伝送系を用いることが一般的であるが、ＡＣ結合の伝送系では、直流成分が多い場合に図１５に示すようなベースラインのうねりを起こしてしまうので、受信側の装置で直流成分を再生することが必要になってしまう。

図１４（ｂ）のパターンやその反転パターンは、０から１への遷移や１から０への遷移が少ないパターンなので、受信装置の側でシリアル信号からクロックを再生することが困難になってしまう。

これに対し、前述のように、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットすることにより、こうしたパソロジカルパターンが発生しないことが計算によって判明したので、伝送符号として良好な信号であるといえる。

また、図１６に示すように、タイミング基準信号ＳＡＶ内の最後のワードであるＸＹＺ（同一フレームの第１フィールド／第２フィールドを識別したり、ＳＡＶとＥＡＶとを識別するためのワード）の下位２ビットは（０，０）になっていたりするが、例えば、ブロック１２−１内のスクランブラ２４ではこの下位２ビットを（０，０）にしたままスクランブルを掛け、ブロック１２−３内のスクランブラ２４ではこの下位２ビットを（０，１）に書き換えた後スクランブルを掛け、ブロック１２−５内のスクランブラ２４ではこの下位２ビットを（１，０）に書き換えた後スクランブルを掛け、ブロック１２−７内のスクランブラ２４ではこの下位２ビットを（１，１）に書き換えた後スクランブルを掛けるというように、ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のチャンネル毎にこの下位２ビットの値を変えてスクランブルを掛ける。

このような処理を行うのは、次のような理由による。３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号がフラットな（画面全体でＲＧＢの値がほぼ同じ）信号である場合に、ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７とＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８とでデータ値が均一になると、ＥＭＩ（電磁輻射）等が発生して好ましくない。これに対し、ＳＡＶ内のＸＹＺの下位２ビットの値をＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のチャンネル毎に変えてスクランブルを掛けると、スクランブル後のデータは、ＸＹＺの下位２ビットを（０，０）にしたデータに加えて、（０，１），（１，０），（１，１）を生成多項式で割った結果を伝送することになるので、データの均一性を回避することが可能になる。

さらに、このようにＸＹＺの下位２ビットの値をチャンネル毎に変えても、前述のようにタイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットすると、パソロジカルパターンが発生しないことが計算によって判明した。

このようにしてスクランブラ２４でスクランブルを掛けられた４０ビット幅のパラレル・デジタルデータは、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ２６に書き込まれた後、ＰＬＬ１３からの８３．５３１２ＭＨｚのクロックによって４０ビット幅のままＦＩＦＯメモリ２６から読み出されて、図２に示す多重部１４に送られる。

ブロック１２−１内の８Ｂ／１０Ｂエンコーダ２５は、ＦＩＦＯメモリ２３から読み出された４０ビット幅のパラレル・デジタルデータのうち、水平ブランキング期間のデータのみを８ビット／１０ビットエンコーディングする。

８Ｂ／１０Ｂエンコーダ２５によって８ビット／１０ビットエンコーディングされた５０ビットのビット幅のパラレル・デジタルデータは、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ２７に書き込まれた後、ＰＬＬ１３からの８３．５３１２ＭＨｚのクロックによって５０ビット幅のままＦＩＦＯメモリ２７から読み出されて、図２に示す多重部１４に送られる。

なお、ブロック１２−１からのみ（すなわちＣＨ１についてのみ）水平ブランキング期間のデータを多重部１４に送り、ブロック１２−３，１２−５，１２−７からは（ＣＨ３，ＣＨ５，ＣＨ７については)水平ブランキング期間のデータを多重部１４に送らないのは、データ量の制約上の理由からである。

次に、ＬｉｎｋＢ用のブロック１２−２，１２−４，１２−６，１２−８について説明する。ブロック１２−２，１２−４，１２−６，１２−８では、入力したＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８のＨＤ−ＳＤＩ信号が、Ｓ／Ｐ変換部２１及びＴＲＳ検出部２２によってブロック１２−１，１２−３，１２−５，１２−７におけるのと同一の処理を施された後、抜き出し部２８に送られる。

抜き出し部２８は、ＬｉｎｋＢの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみからＲＧＢのビット（図７に示したＬｉｎｋＢの１サンプルの２０ビットのうちの、ＲＧＢの値を表している１６ビット）を抜き出す回路である。

抜き出し部２８によって抜き出された１６ビット幅のパラレル・デジタルデータは、Ｓ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックによってＦＩＦＯメモリ２３に書き込まれた後、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックにより、２サンプルを単位とした３２ビット幅のパラレル・デジタルデータとして読み出されて、Ｋ２８．５挿入部２９に送られる。

Ｋ２８．５挿入部２９は、タイミング基準信号ＳＡＶまたはＥＡＶの先頭部分に、２個の８ビットワードデータを挿入する。この８ビットワードデータは、８ビット／１０ビットエンコーディングした際に、映像信号を表すワードデータとしては用いられない１０ビットワードデータ（Ｋ２８．５というコードネームで呼ばれるもの）に変換されるものである。

Ｋ２８．５挿入部２９の処理を経た３２ビット幅のパラレル・デジタルデータは、８Ｂ／１０Ｂエンコーダ３０に送られる。８Ｂ／１０Ｂエンコーダ３０は、この３２ビット幅のパラレル・デジタルデータを８ビット／１０ビットエンコーディングして出力する。

２サンプルを単位とした３２ビット幅のパラレル・デジタルデータを８Ｂ／１０Ｂエンコーダ３０で８ビット／１０ビットエンコーディングさせるのは、１０Ｇインタフェース規格であるＳＭＰＴＥ ４３５における５０ビットのＣｏｎｔｅｎｔ ＩＤの上位４０ビットとの互換をとるためである。

８Ｂ／１０Ｂエンコーダ３０によって８ビット／１０ビットエンコーディングされた４０ビット幅のパラレル・デジタルデータは、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ２６に書き込まれた後、ＰＬＬ１３からの８３．５３１２ＭＨｚのクロックによって４０ビット幅のままＦＩＦＯメモリ２６から読み出されて、図２に示す多重部１４に送られる。

図２の多重部１４は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２の各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２６から読み出されたＣＨ１〜ＣＨ８の４０ビット幅のパラレル・デジタルデータ（タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのみのデータ）を、図１７（ａ）に示すように、４０ビット単位で、ＣＨ２（８ビット／１０ビットエンコーディングしたチャンネル），ＣＨ１（自己同期型スクランブルを掛けたチャンネル），ＣＨ４（８ビット／１０ビットエンコーディングしたチャンネル），ＣＨ３（自己同期型スクランブルを掛けたチャンネル），ＣＨ６（８ビット／１０ビットエンコーディングしたチャンネル），ＣＨ５（自己同期型スクランブルを掛けたチャンネル），ＣＨ８（８ビット／１０ビットエンコーディングしたチャンネル），ＣＨ７（自己同期型スクランブルを掛けたチャンネル）の順に３２０ビット幅に多重する。

このように、８ビット／１０ビットエンコーディングしたデータを、自己同期型スクランブルを掛けたデータに４０ビット毎にはさむことにより、やはり、スクランブル方式によるマーク率（０と１の割合）変動や、０−１、１−０の遷移の不安定さを解消し、前述したようなパソロジカルパターンの発生を防止することができる。

また、多重部１４は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２の各ブロック１２−１内のＦＩＦＯメモリ２７から読み出されたＣＨ１の水平ブランキング期間のみの５０ビット幅のパラレル・デジタルデータを、図１７（ｂ）に示すように、４サンプル分多重して２００ビット幅にする。

多重部１４によって多重されたこの３２０ビット幅のパラレル・デジタルデータと２００ビット幅のパラレル・デジタルデータとは、データ長変換部１５に送られる。データ長変換部１５は、シフトレジスタを用いて構成されており、この３２０ビット幅のパラレル・デジタルデータを２５６ビット幅に変換したデータと、この２００ビット幅のパラレル・デジタルデータを２５６ビット幅に変換したデータとを用いて、２５６ビット幅のパラレル・デジタルデータを形成する。そして、この２５６ビット幅のパラレル・デジタルデータをさらに１２８ビット幅に変換する。

図１８〜図２０は、データ長変換部１５によって形成される２５６ビット幅のパラレル・デジタルデータの構造を示す図であり、図１８は３０Ｐの場合の１ライン分のデータ構造、図１９は２５Ｐの場合の１ライン分のデータ構造、図２０は２４Ｐの場合の４ライン分のデータ構造である（２４Ｐの場合には、４ライン周期で最後のワードのビット数が１２８ビットになるので、４ライン分を描いている）。ＳＭＰＴＥ ４３５では、フレームレート及びライン数が、ＣＨ１のＨＤ−ＳＤＩ信号と同じにされる。そして、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２では、スクランブルと８Ｂ／１０Ｂエンコーディングとを併用しているが、ＣＨ１にはスクランブル（ＳＭＰＴＥ２９２Ｍで採用されているもの）を掛けている。したがって、図１８〜図２０に示したデータ構造は、基本的にはＨＤ−ＳＤＩ信号と同じになっている。

この図１８〜図２０に示すように、１ライン分のデータは、次の３つの領域で構成されている。
・斜線を付した領域：ＣＨ２，ＣＨ１，ＣＨ４，ＣＨ３，ＣＨ６，ＣＨ５，ＣＨ８，ＣＨ７の順に４０ビット単位で多重された各チャンネル１〜ＣＨ８のタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータの領域
・白地の領域：８Ｂ／１０ＢエンコーディングされたＣＨ１の５０ビットずつの水平ブランキング期間のデータの領域
・ドット模様を付した領域：データ量調整のための付加データの領域

図２に示すように、データ長変換部１５によって１２８ビット幅に変換されたパラレル・デジタルデータは、ＦＩＦＯメモリ１６に送られて、ＰＬＬ１３からの８３．５３１２ＭＨｚのクロックによってＦＩＦＯメモリ１６に書き込まれる。

ＦＩＦＯメモリ１６に書き込まれたこの１２８ビット幅のパラレル・デジタルデータは、図２のＰＬＬ１３からの１６７．０６２５ＭＨｚのクロックにより、６４ビット幅のパラレル・デジタルデータとしてＦＩＦＯメモリ１６から読み出されて、多チャンネルデータ形成部１７に送られる。

多チャンネルデータ形成部１７は、例えばＸＳＢＩ（Ten gigabit Sixteen Bit Interface：１０ギガビットイーサネット（イーサネットは登録商標）のシステムで使用される１６ビットインタフェース）である。そして、多チャンネルデータ形成部１７は、ＰＬＬ１３からの６６８．２５ＭＨｚのクロックを用いて、ＦＩＦＯメモリ１６からの６４ビット幅のパラレル・デジタルデータから、各々がビットレート６６８．２５Ｍｂｐｓを有する１６チャンネル分のシリアル・デジタルデータを形成する。多チャンネルデータ形成部１７によって形成された１６チャンネルのシリアル・デジタルデータは、多重・Ｐ／Ｓ変換部１８に送られる。

多重・Ｐ／Ｓ変換部１８は、多チャンネルデータ形成部１７からの１６チャンネルのシリアル・デジタルデータを多重し、その多重したパラレル・デジタルデータをパラレル／シリアル変換することにより、６６８．２５Ｍｂｐｓ×１６＝１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成する。本例の多重・Ｐ／Ｓ変換部１８は、マッピング部１０によってマッピングされた第１，第２，第３及び第４のサブイメージを、それぞれシリアル変換するパラレル／シリアル変換部としての機能を有する。

図２１は、この１０．６９２Ｇｂｐｓのシリアル・デジタルデータの１ライン分のデータ構造を示す図であり、図２１（ａ）は２４Ｐの場合の構造、図２１（ｂ）は２５Ｐの場合の構造、図２１（ｃ）は３０Ｐの場合の構造である。この図では、ライン番号ＬＮ及び誤り検出符号ＣＲＣを含めたものをＳＡＶ，アクティブライン及びＥＡＶとして示すとともに、図１８〜図２０に示した付加データの領域を含めたものを水平ブランキング期間として示している。

２４Ｐ，２５Ｐ，３０Ｐの場合の１ラインのビット数は、それぞれ下記式によって求められる。
１０.６９２Gbps÷２４フレーム/秒÷１１２５ライン/フレーム＝３９６０００ビット
１０.６９２Gbps÷２５フレーム/秒÷１１２５ライン/フレーム＝３８０１６０ビット
１０.６９２Gbps÷３０フレーム/秒÷１１２５ライン/フレーム＝３１６８００ビット

タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのビット数は、下記式によって求められる。
（１９２０Ｔ＋１２Ｔ)×３６ビット×４ｃｈ×４０/３６＝３０９１２０ビット

２４Ｐ，２５Ｐ，３０Ｐの場合の水平ブランキング期間のビット数は、それぞれ下記式によって求められる。
（１）２４Ｐの場合：３９６０００ビット−３０９１２０ビット＝８６８８０ビット
（２７５０Ｔ−１９２０Ｔ−１２Ｔ（ＳＡＶ＋ＥＡＶ＋ＬＮ＋ＣＲＣ))×２０ビット×１０/８＝２０４５０ビット
８６８８０ビット＞２０４５０ビット
（２）２５Ｐの場合：３８０１６０ビット−３０９１２０ビット＝７１０４０ビット
（２６４０Ｔ−１９２０Ｔ−１２Ｔ（ＳＡＶ＋ＥＡＶ＋ＬＮ＋ＣＲＣ))×２０ビット×１０/８＝１７７００ビット
７１０４０ビット＞１７７００ビット
（３）３０Ｐの場合：３１６８００ビット−３０９１２０ビット＝７６８０ビット
（２２Ｔ−１９２０Ｔ−１２Ｔ（ＳＡＶ＋ＥＡＶ＋ＬＮ＋ＣＲＣ))×２０ビット×１０/８＝６７００ビット
７６８０ビット＞６７００ビット

上記式に示したように、２４Ｐ，２５Ｐ，３０Ｐのいずれの場合にも、ＳＭＰＴＥ ４３５による水平ブランキング期間のビット数である８６８８０ビット，７１０４０ビット，７６８０ビットのほうが、ＣＨ１の｛水平ブランキング期間のデータ−（タイミング基準信号ＳＡＶ，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータ｝のビット数である２０４５０ビット，１７７００ビット，６７００ビットよりもそれぞれ大きいので、ＣＨ１の水平ブランキング期間のデータを多重することが可能である。

図２に示すように、多重・Ｐ／Ｓ変換部１８によって生成されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、光電変換部１９に送られる。光電変換部１９は、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータをＣＣＵ２に出力する出力部として機能する。そして、光電変換部１９によって光信号に変換されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータが、放送用カメラ１から図１の光ファイバーケーブル３経由でＣＣＵ２に伝送される。

本例の信号送信装置５を用いることによって、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号をシリアル・デジタルデータとして送信する側の信号処理を行うことができる。信号送信装置５は、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号をＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩ信号にマッピングすると、これらのＨＤ−ＳＤＩ信号がそれぞれシリアル／パラレル変換された後、ＬｉｎｋＡについては自己同期型スクランブルが掛けられ、ＬｉｎｋＢについてはＲＧＢのビットが８ビット／１０ビットエンコーディングされる。

ＬｉｎｋＡについては、各水平ラインの全てのデータに自己同期型スクランブルを掛けるのではなく、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛け、水平ブランキング期間のデータには自己同期型スクランブルを掛けない。そして、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビットまでのデータを出力する。

こうしたスクランブルを行うのは、次のような理由による。従来の自己同期型スクランブル方式では各水平ラインの全てのデータを途切れることなく送信するが、本実施の形態では、自己同期型スクランブルを掛けた水平ブランキング期間のデータを送信しない。そのための方法としては、水平ブランキング期間も含めて各水平ラインの全てのデータにスクランブルを掛けるが水平ブランキング期間のデータだけは送信しない、という方法もある。しかし、その方法では、送信のスクランブラと受信のデスクランブラとでデータの連続性が保存されないので、受信側のデスクランブラでデータを再生する時にＣＲＣの最後の数ビットで桁上がりの計算間違いを起こし、正確に誤り検出符号ＣＲＣが再生されない。また、データを送信しない水平ブランキング期間でスクランブラのクロックを止めることによって正確にＣＲＣを再生できるようにするという方式もあるが、その方法を採用すると、ＣＲＣの計算時に次のタイミング基準信号ＳＡＶが必要となり、タイミング制御が困難になる等の問題が発生する。

そこで、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみにスクランブルを掛け、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビットまでのデータを出力するようにした。

こうすることにより、受信側の装置では、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにもデスクランブルを掛けることにより、掛け算回路であるデスクランブラの桁上がりを考慮した正確な計算を行って元のデータを再生することができる。

さらに、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットすると、スクランブルデータにパソロジカルパターンが発生しないことが計算によって判明したので、伝送符号として良好な信号であるといえる。

ＬｉｎｋＢについては、各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみからＲＧＢのビットが抜き出され、このＲＧＢのビットが８ビット／１０ビットエンコーディングされる。そして、このようにして自己同期型スクランブルを掛けられたＬｉｎｋＡのデータと、このようにして８ビット／１０ビットエンコーディングされたＬｉｎｋＢのデータとが多重され、その多重されたパラレル・デジタルデータから、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータが生成される。

図２２は、ＣＣＵ２の回路構成のうち、本実施の形態に関連する部分を示すブロック図である。ＣＣＵ２には、図２２に示すような回路が、各放送用カメラ１に一対一に対応して複数組設けられている。

放送用カメラ１から光ファイバーケーブル３経由で伝送されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、光電変換部３１によって電気信号に変換された後、Ｓ／Ｐ変換・多チャンネルデータ形成部３２に送られる。Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、例えば前述したＸＳＢＩである。そして、Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、映像信号がマッピングされ、それぞれが第１のリンクチャンネルと第２のリンクチャンネルに分割された第１，第２，第３及び第４のサブイメージを受信する。

Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータをシリアル／パラレル変換し、シリアル／パラレル変換したパラレル・デジタルデータから、各々がビットレート６６８．２５Ｍｂｐｓを有する１６チャンネル分のシリアル・デジタルデータを形成するとともに、６６８．２５ＭＨｚのクロックを抽出する。

Ｓ／Ｐ変換・多チャンネルデータ形成部３２によって形成された１６チャンネルのパラレル・デジタルデータは、多重部３３に送られる。また、Ｓ／Ｐ変換・多チャンネルデータ形成部３２によって抽出された６６８．２５ＭＨｚのクロックは、ＰＬＬ３４に送られる。

多重部３３は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの１６チャンネルのシリアル・デジタルデータを多重して、６４ビット幅のパラレル・デジタルデータをＦＩＦＯメモリ３５に送る。

ＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを４分の１に分周した１６７．０６２５ＭＨｚのクロックをＦＩＦＯメモリ３５に書込みクロックとして送る。

またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを８分の１に分周した８３．５３１２ＭＨｚのクロックを、ＦＩＦＯメモリ３５に読出しクロックとして送るとともに、後述するデスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリ４４に書込みクロックとして送る。

またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを１８分の１に分周した３７．１２５ＭＨｚのクロックを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリ４４に読出しクロックとして送るとともに、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリ４５に書込みクロックとして送る。

またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを９分の１に分周した７４．２５ＭＨｚのクロックを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリ４５に読出しクロックとして送る。

ＦＩＦＯメモリ３５では、多重部３３からの６４ビット幅のパラレル・デジタルデータが、ＰＬＬ３４からの１６７．０６２５ＭＨｚのクロックによって書き込まれる。ＦＩＦＯメモリ３５に書き込まれたパラレル・デジタルデータは、ＰＬＬ３４からの８３．５３１２ＭＨｚのクロックによって１２８ビット幅のパラレル・デジタルデータとして読み出されて、データ長変換部３６に送られる。

データ長変換部３６は、シフトレジスタを用いて構成されており、この１２８ビット幅のパラレル・デジタルデータを、２５６ビット幅（図１８〜図２０に示した構造のデータ）に変換する。そして、タイミング基準信号ＳＡＶまたはＥＡＶに挿入されているＫ２８．５を検出することによって各ライン期間を判別して、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータを３２０ビット幅に変換するとともに、水平ブランキング期間のデータ（前述のように、８Ｂ／１０ＢエンコーディングされたＣＨ１の水平ブランキング期間のデータ）を２００ビット幅に変換する。図１８〜図２０に示した付加データは破棄する。

データ長変換部３６によってデータ長を変換された３２０ビット幅のパラレル・デジタルデータと２００ビット幅のパラレル・デジタルデータとは、分離部３７に送られる。

分離部３７は、データ長変換部３６からのこの３２０ビット幅のパラレル・デジタルデータ（タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータ）を、放送用カメラ１内の多重部１４（図２）によって多重される前の４０ビットずつのＣＨ１〜ＣＨ８のデータ（図１７参照）に分離する。そして、各チャンネル１〜ＣＨ８の４０ビット幅のパラレル・デジタルデータを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８に送る。

また分離部３７は、データ長変換部３６からのこの２００ビット幅のパラレル・デジタルデータ（８Ｂ／１０ＢエンコーディングされたＣＨ１の水平ブランキング期間のデータ）を、多重部１４によって多重される前の５０ビットずつのデータ（図１７参照）に分離する。そして、この５０ビット幅のパラレル・デジタルデータを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８に送る。

図２３は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８の構成を示すブロック図である。デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、各チャンネル１〜ＣＨ８に一対一に対応した８個のブロック３８−１〜３８−８から成っている。本例のデスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、映像信号がマッピングされ、それぞれが第１のリンクチャンネルと第２のリンクチャンネルに分割された第１，第２，第３及び第４のサブイメージを受信する受信部として機能する。

ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７用のブロック３８−１，３８−３，３８−５，３８−７は、ブロック３８−１だけがブロック３８−３，３８−５，３８−７と構成が相違しており、ブロック３８−３，３８−５，３８−７は同一構成である（図ではブロック３８−３について構成を記載し，３８−５，３８−７の構成の記載は省略している）。ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８用のブロック３８−２，３８−４，３８−６，３８−８は、全て同一構成である（図ではブロック３８−２について構成を記載し，３８−４，３８−６，３８−８の構成の記載は省略している）。また、各ブロックにおいて同一の処理を行う部分には同一符号を付している。

最初に、ＬｉｎｋＡ用のブロック３８−１，３８−３，３８−５，３８−７について説明する。ブロック３８−１，３８−３，３８−５，３８−７では、入力したＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７の４０ビット幅のパラレル・デジタルデータ（自己同期型スクランブルを掛けられたタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータ）が、デスクランブラ４１に送られる。

デスクランブラ４１は、自己同期型のデスクランブラである。デスクランブラ４１は、送られたパラレル・デジタルデータにデスクランブルを掛けるが、タイミング基準信号ＳＡＶの直前でデスクランブラ４１内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く１０ビットのデータにも自己同期型デスクランブルを掛ける。

これにより、放送用カメラ１内のスクランブラ２４（図１３）の箇所で説明したように、自己同期型スクランブルを掛けた水平ブランキング期間のデータが送信されないにもかかわらず、掛け算回路であるデスクランブラ４１の桁上がりを考慮した正確な計算を行って元のデータを再生することができる。

またデスクランブラ４１は、自己同期型スクランブルを掛けた後、タイミング基準信号ＳＡＶ内のＸＹＺの下位２ビット（スクランブラ２４の箇所で説明したように、ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のチャンネル毎に値を変えてスクランブルを掛けられたビット）の値を、元の値である（０，０）に変更する。

ブロック３８−１内のデスクランブラ４１でデスクランブルを掛けられた４０ビット幅のパラレル・デジタルデータは、セレクタ４３に送られる。ブロック３８−１では、入力した５０ビット幅のパラレル・デジタルデータ（８Ｂ／１０ＢエンコーディングされたＣＨ１の水平ブランキング期間のデータ）が、８Ｂ／１０Ｂデコーダ４２に送られる。８Ｂ／１０Ｂデコーダ４２は、このパラレル・デジタルデータを８ビット／１０ビットデコーディングする。８Ｂ／１０Ｂデコーダ４２によって８ビット／１０ビットデコーディングされた４０ビット幅のパラレル・デジタルデータが、セレクタ４３に送られる。

セレクタ４３は、デスクランブラ４１からのパラレル・デジタルデータと８Ｂ／１０Ｂデコーダ４２からのパラレル・デジタルデータとを交互に選択することにより、各水平ラインの全てのデータを一本化した４０ビット幅のパラレル・デジタルデータを形成して、この４０ビット幅のパラレル・デジタルデータをＦＩＦＯメモリ４４に送る。

他方、ブロック３８−３，３８−５，３８−７では、５０ビット幅のパラレル・デジタルデータは入力しないので８Ｂ／１０Ｂデコーダ４２及びセレクタ４３は設けられておらず、デスクランブラ４１でデスクランブルを掛けられた４０ビット幅のパラレル・デジタルデータがそのままＦＩＦＯメモリ４４に送られる。

ＦＩＦＯメモリ４４に送られた４０ビット幅のパラレル・デジタルデータは、ＰＬＬ３４（図２２）からの８３．５３１２ＭＨｚのクロックによってＦＩＦＯメモリ４４に書き込まれた後、ＰＬＬ３４からの３７．１２５ＭＨｚのクロックによって４０ビット幅のままＦＩＦＯメモリ４４から読み出されて、ＦＩＦＯメモリ４５に送られる。

ＦＩＦＯメモリ４５に送られた４０ビット幅のパラレル・デジタルデータは、ＰＬＬ３４（図２２）からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ４５に書き込まれた後、ＰＬＬ３４からの７４．２５ＭＨｚのクロックによって２０ビット幅（図７に示したＬｉｎｋＡの１サンプル分ずつ）のパラレル・デジタルデータとしてＦＩＦＯメモリ４５から読み出されて、Ｐ／Ｓ（パラレル／シリアル）変換部４６に送られる。

Ｐ／Ｓ変換部４６は、このパラレル・デジタルデータをＨＤ−ＳＤＩ信号をビットレート１．４８５ＧｂｐｓのＨＤ−ＳＤＩ信号にパラレル／シリアル変換して、ＨＤ−ＳＤＩ信号を再生する。各ブロック３８−１，３８−３，３８−５，３８−７で再生されたＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のＨＤ−ＳＤＩ信号は、図２３の４ｋ×２ｋ再生部３９に送られる。

次に、ＬｉｎｋＢ用のブロック３８−２，３８−４，３８−６，３８−８について説明する。ブロック３８−２，３８−４，３８−６，３８−８では、入力したＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８の４０ビット幅のパラレル・デジタルデータ（８Ｂ／１０Ｂエンコーディングされたタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータ）が、８Ｂ／１０Ｂデコーダ４７に送られる。

８Ｂ／１０Ｂデコーダ４７は、このパラレル・デジタルデータを８ビット／１０ビットデコーディングする。８Ｂ／１０Ｂデコーダ４７によって８ビット／１０ビットデコーディングされた３２ビット幅のパラレル・デジタルデータは、ＦＩＦＯメモリ４４に送られる。

ＦＩＦＯメモリ４４に送られた３２ビット幅のパラレル・デジタルデータは、ＰＬＬ３４（図２２）からの８３．５３１２ＭＨｚのクロックによってＦＩＦＯメモリ４４に書き込まれた後、ＰＬＬ３４からの３７．１２５ＭＨｚのクロックによって３２ビット幅のままＦＩＦＯメモリ４４から読み出されて、ＦＩＦＯメモリ４５に送られる。

ＦＩＦＯメモリ４５に送られた３２ビット幅のパラレル・デジタルデータは、ＰＬＬ３４（図２２）からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ４５に書き込まれた後、ＰＬＬ３４からの７４．２５ＭＨｚのクロックによって１６ビット幅（図７に示したＬｉｎｋＢの１サンプル分ずつのＲＧＢのビット）のパラレル・デジタルデータとしてＦＩＦＯメモリ４５から読み出されて、サンプルデータ形成部４８に送られる。

サンプルデータ形成部４８は、このＬｉｎｋＢのＲＧＢのビットから、図７に示したＲ′Ｇ′Ｂ′ｎ：０−１のビットナンバー０，１，８及び９の４ビットを付加したＬｉｎｋＢの２０ビットずつの各サンプルのデータを形成する。このようにして形成された２０ビット幅のパラレル・デジタルデータは、サンプルデータ形成部４８からＰ／Ｓ変換部４６に送られる。

Ｐ／Ｓ変換部４６は、このパラレル・デジタルデータをＨＤ−ＳＤＩ信号をビットレート１．４８５ＧｂｐｓのＨＤ−ＳＤＩ信号にパラレル／シリアル変換して、ＨＤ−ＳＤＩ信号を再生する。各ブロック３８−２，３８−４，３８−６，３８−８で再生されたＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８のＨＤ−ＳＤＩ信号は、図２３の４ｋ×２ｋ再生部３９に送られる。

図２３の４ｋ×２ｋ再生部３９は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部３８から送られたＣＨ１〜ＣＨ８（ＬｉｎｋＡ及びＬｉｎｋＢ）のＨＤ−ＳＤＩ信号に、ＳＭＰＴＥ ４３５に従って放送用カメラ１内のマッピング部１０（図２）の処理（図６）と逆の処理を施す。この処理により、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を再生する回路である。
本例の４ｋ×２ｋ再生部３９は、Ｓ／Ｐ変換多チャンネルデータ形成部３２が受信した第１，第２，第３及び第４のサブイメージのアクティブ期間に配置された画素サンプルを１サンプルずつ取り出す。そして、映像信号の１フレーム内に順に配置し、配置されたサンプルから間引かれた画素を復元する。

このとき、４ｋ×２ｋ再生部３９は、第１のサブイメージと第２のサブイメージとにマッピングされたサンプルを、奇数ライン上に交互に配置する。同様に、第３のサブイメージと第４のサブイメージとにマッピングされたサンプルを、偶数ライン上に交互に配置する。そして、各ライン上に配置されたサンプルから、そのサンプルに隣り合う間引き画素を復元する。

４ｋ×２ｋ再生部３９によって再生された３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号は、ＣＣＵ２から出力されて、例えばＶＴＲ等（図示略）に送られる。

なお、このようにして各放送用カメラ１からＣＣＵ２に３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号に伝送されるだけでなく、ＣＣＵ２からも前述のリターンビデオ（他の放送用カメラ１で撮影中の映像を表示させるための映像信号）が光ファイバーケーブル３経由で各放送用カメラ１に伝送されるが、このリターンビデオのほうは周知の技術を用いて生成される（例えば、２チャンネル分のＨＤ−ＳＤＩ信号を、それぞれ８ビット／１０ビットエンコーディングした後、多重してシリアル・デジタルデータに変換する）ので、そのための回路構成の説明は省略する。

本例において信号受信装置６は、信号送信装置５によって生成されたシリアル・デジタルデータを受信する側の信号処理を行う。この信号受信装置６，信号受信方法では、このビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータからパラレル・デジタルデータが生成され、このパラレル・デジタルデータが、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離される。

分離されたＬｉｎｋＡのデータについては、自己同期型デスクランブルが掛けられるが、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードが開始されるとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにも自己同期型デスクランブルが掛けられる。これにより、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルが掛けられ、水平ブランキング期間のデータには自己同期型スクランブルが掛けられていないにもかかわらず、掛け算回路であるデスクランブラの桁上がりを考慮した正確な計算を行って元のデータを再生することができる。

分離されたＬｉｎｋＢのデータについては、８ビット／１０ビットデコーディングしたＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータが形成される。そして、自己同期型デスクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、各サンプルを形成されたＬｉｎｋＢのパラレル・デジタルデータとがそれぞれパラレル／シリアル変換され、マッピングされたＣＨ１〜ＣＨ８のＨＤ−ＳＤＩ信号が再生される。

このように、送信側である放送用カメラ１では、タイミング基準信号ＳＡＶの直前でスクランブラ２４内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く１０ビットまでのデータを出力し、受信側であるＣＣＵ２では、タイミング基準信号ＳＡＶの直前でデスクランブラ４１内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く１０ビットのデータにもデスクランブルを掛けるので、自己同期型スクランブルを掛けた水平ブランキング期間のデータを送信しないにもかかわらず、受信側であるＣＣＵ２で正確に元のデータを再生することができる。

また、ＬｉｎｋＡ，ＬｉｎｋＢともに、それぞれ２サンプルを単位として自己同期型スクランブル，８Ｂ／１０Ｂエンコーディングを施すので、ＳＭＰＴＥ ４３５における５０ビットのＣｏｎｔｅｎｔ ＩＤの上位４０ビットとの互換をとることができる。

また、タイミング基準信号ＳＡＶ内のＸＹＺの下位２ビットの値をＬｉｎｋＡのチャンネル毎に変えてスクランブルを掛けることにより、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号がフラットな（画面全体でＲＧＢの値がほぼ同じ）信号である場合にもＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７とＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８とでデータ値が均一になることを回避できるので、ＥＭＩ（電磁輻射）の発生を防止することができる。

また、８Ｂ／１０Ｂエンコーディングしたデータを、自己同期型スクランブルを掛けたデータに４０ビット毎にはさむことや、タイミング基準信号ＳＡＶの直前でデスクランブラ４１内のレジスタの値を全て０にセットすることにより、パソロジカルパターンの発生を防止することができる。

以上説明した実施の形態に係るカメラ伝送システムでは、複数チャンネルで伝送される同期系のＨＤ−ＳＤＩ信号を信号入力部で入出力する場合に好適である。
第１チャンネルのＨＤ−ＳＤＩを除くその他チャンネルのＨＤ−ＳＤＩは高速専用の入出力ではなく通常の入出力を使ってＨＤ−ＳＤＩを伝送できる。また通常の入出力に外部からクロックを供給する必要がなくなるので、クロック送信受信部の消費電力を削減できる。さらに、多チャンネルのＨＤ−ＳＤＩを送る場合には信号線の本数やペア線間の位相（長さ）も重要な設計要素になる。しかし、データ線とクロック線の等長配線を考慮する必要がない、クロックの信号線が不要となる等の効果がある。また、信号入力部では、差動伝送される信号に限らず、様々な方式で伝送される信号からデータを取り出すことができる。

また、従来のＦＰＧＡに内蔵される高速の入出力ポート数は、８チャンネル〜１６チャンネルあるいは２４チャンネルと数が少ない。そして、高速の入出力ポートを多数有するＦＰＧＡは高価である。しかし、本実施の形態に係る信号入力部１１は、１ポートだけ高速に信号を入出力できれば、他のポートは、通常の入出力ポートを活用できる。このため、信号入力部の構成を安価にし、構成を簡素化できるという効果がある。

なお、以上の例ではカメラ伝送システムに本発明を適用しているが、他にも様々な方式の信号を伝送するようにしてもよい。このように、様々な信号を送信する場合に、適用することができる。

本発明の実施の形態に係るテレビジョン放送局用のカメラ伝送システムの全体構成を示す図である。 放送用カメラの回路構成のうち、信号送信装置の内部構成例を示すブロック図である。 ＵＨＤＴＶ規格における１フレームのサンプル構造の例を示す図である。 ４ｋ×２ｋ信号の１フレームに含まれるサンプルを第１〜第４のサブイメージにマッピングする例を示す説明図である。 ４ｋ×２ｋ信号の１フレームに含まれるサンプルを第１〜第４のサブイメージにマッピングする例を示す説明図である。 ＳＭＰＴＥ ４３５ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓによる、４ｋ×２ｋ信号のＨＤ−ＳＤＩ信号へのマッピング方法の概略を示す図である。 ＳＭＰＴＥ ３７２ＭによるＬｉｎｋＡ，ＬｉｎｋＢのデータ構造の概略を示す図である。 信号入力部の内部構成例を示すブロック図である。 第１のインタフェース部の内部構成例を示すブロック図である。 第２のインタフェース部の内部構成例を示すブロック図である。 第１のクロック位相シフト部の位相シフト処理の例を示す説明図である。 ステップとＣＲＣエラーの関係の例を示す説明図である。 Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部の構成を示すブロック図である。 パソロジカルパターンを示す図である。 ＡＣ結合の伝送系におけるベースラインのうねりを示す図である。 タイミング基準信号ＳＡＶ内のＸＹＺのコードを示す図である。 多重部での多重の様子を示す図である。 データ長変換部によって形成されるデータの構造を示す図である。 データ長変換部によって形成されるデータの構造を示す図である。 データ長変換部によって形成されるデータの構造を示す図である。 多重・Ｐ／Ｓ変換部によって生成される１０．６９２Ｇｂｐｓのシリアル・デジタルデータの１ライン分の構造を示す図である。 ＣＣＵの回路構成のうち、信号受信装置の内部構成例を示すブロック図である。 Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部の構成を示すブロック図である。

符号の説明

１…放送用カメラ、２…ＣＣＵ（カメラコントロールユニット）、３…光ファイバーケーブル、５…信号送信装置、６…信号受信装置、１１…マッピング部、１２…Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部、３８−１〜３８−８…Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部のブロック、１３…ＰＬＬ、１４…多重部、１５…データ長変換部、１６…ＦＩＦＯメモリ、１７…多チャンネルデータ形成部、１８…多重・Ｐ／Ｓ変換部、１９…光電変換部、２１…Ｓ／Ｐ（シリアル／パラレル）変換部、２２…ＴＲＳ検出部、２３…ＦＩＦＯメモリ、２４…スクランブラ、２５…８Ｂ／１０Ｂエンコーダ、２６…ＦＩＦＯメモリ、２７…ＦＩＦＯメモリ、２８…抜き出し部、２９…Ｋ２８．５挿入部、３０…８Ｂ／１０Ｂエンコーダ、３１…光電変換部、３２…Ｓ／Ｐ変換・多チャンネルデータ形成部、３３…多重部、３４…ＰＬＬ、３５…ＦＩＦＯメモリ、３６…データ長変換部、３７…分離部、３８…デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部、３８−１〜３８−８…デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部のブロック、３９…４ｋ×２ｋ再生部、４２…デスクランブラ、４２…８Ｂ／１０Ｂデコーダ、４３…セレクタ、４４…ＦＩＦＯメモリ、４５…ＦＩＦＯメモリ、４６…Ｐ／Ｓ（パラレル／シリアル）変換部、４７…８Ｂ／１０Ｂデコーダ、４８…サンプルデータ形成部

Claims (3)

1. 伝送される入力映像信号を受信して、映像データを取り出す信号入力装置であって、
   前記信号入力装置は、前記入力映像信号を受信し、データを取り出すための第１及び第２のインタフェース部を備え、
   前記第１のインタフェース部は、
   受信した前記入力映像信号からクロックを再生するクロック再生部と、
   前記クロック再生部が再生した前記クロックの位相をシフトし、前記入力映像信号に同期させ、前記第２のインタフェース部に供給する第１のクロック位相シフト部と、
   前記第１のクロック位相シフト部によってシフトされた前記クロックに基づいて、前記入力映像信号の波形を整形する第１の波形整形部と、
   前記第１の波形整形部によって整形された前記入力映像信号をパラレルデータに変換する第１のシリアル・パラレル変換部と、
   前記第１のシリアル・パラレル変換部によって変換された前記入力映像信号のエラーを誤り検出符号を用いて判定し、判定されたエラーの有無に基づいて生成されるエラー判定信号を、前記第１のクロック位相シフト部に供給する第１のエラー判定部とを備え、
   前記第１のクロック位相シフト部は、前記クロックの位相を所定数分のステップに分割して１ステップずつ順次シフトする処理を２クロックサイクル期間以上を繰り返し、前記エラー判定信号によって示されるエラーの発生確率が高い２つの位相ステップの中間の位相ステップを、前記クロックの出力位相として決定し、
   前記第２のインタフェース部は、
   前記第１のインタフェース部の前記クロック再生部から供給された前記クロックの位相をシフトし、前記入力映像信号に同期させる第２のクロック位相シフト部と、
   前記第２のクロック位相シフト部によってシフトされた前記クロックに基づいて、前記入力映像信号の波形を整形する第２の波形整形部と、
   前記第２の波形整形部によって整形された前記入力映像信号をパラレルデータに変換する第２のシリアル・パラレル変換部と、
   前記第２のシリアル・パラレル変換部によって変換された前記入力映像信号のエラーを誤り検出符号を用いて判定し、判定されたエラーの有無に基づいて生成されるエラー判定信号を、前記第２のクロック位相シフト部に供給する第２のエラー判定部とを備え、
   前記第２のクロック位相シフト部は、前記クロックの位相を所定数分のステップに分割して１ステップずつ順次シフトする処理を２クロックサイクル期間以上を繰り返し、前記エラー判定信号によって示されるエラーの発生確率が高い２つの位相ステップの中間の位相ステップを、前記クロックの出力位相として決定する
   信号入力装置。
2. 請求項１記載の信号入力装置において、
   前記信号入力装置は、高速専用の入出力ポートを有するＦＰＧＡを備え、
   前記第１のインタフェース部は、前記ＦＰＧＡの高速専用の入出力ポートに割り当てられる
   信号入力装置。
3. 伝送される入力映像信号を受信し、データを取り出すための第１及び第２のインタフェース部を備え、
   前記第１のインタフェース部は、
   受信した前記入力映像信号からクロックを再生するクロック再生部と、
   前記クロック再生部が再生した前記クロックの位相をシフトし、前記入力映像信号に同期させ、前記第２のインタフェース部に供給する第１のクロック位相シフト部と、
   前記第１のクロック位相シフト部によってシフトされた前記クロックに基づいて、前記入力映像信号の波形を整形する第１の波形整形部と、
   前記第１の波形整形部によって整形された前記入力映像信号をパラレルデータに変換する第１のシリアル・パラレル変換部と、
   前記第１のシリアル・パラレル変換部によって変換された前記入力映像信号のエラーを誤り検出符号を用いて判定し、判定されたエラーの有無に基づいて生成されるエラー判定信号を、前記第１のクロック位相シフト部に供給する第１のエラー判定部とを備え、
   前記第２のインタフェース部は、
   前記第１のインタフェース部の前記クロック再生部から供給された前記クロックの位相をシフトし、前記入力映像信号に同期させる第２のクロック位相シフト部と、
   前記第２のクロック位相シフト部によってシフトされた前記クロックに基づいて、前記入力映像信号の波形を整形する第２の波形整形部と、
   前記第２の波形整形部によって整形された前記入力映像信号をパラレルデータに変換する第２のシリアル・パラレル変換部と、
   前記第２のシリアル・パラレル変換部によって変換された前記入力映像信号のエラーを誤り検出符号を用いて判定し、判定されたエラーの有無に基づいて生成されるエラー判定信号を、前記第２のクロック位相シフト部に供給する第２のエラー判定部とを備えた信号入力装置における信号入力方法であって、
   前記第１のクロック位相シフト部が、前記クロックの位相を所定数分のステップに分割して１ステップずつ順次シフトする処理を２クロックサイクル期間以上を繰り返し、前記エラー判定信号によって示されるエラーの発生確率が高い２つの位相ステップの中間の位相ステップを、前記クロックの出力位相として決定し、
   前記第２のクロック位相シフト部が、前記クロックの位相を所定数分のステップに分割して１ステップずつ順次シフトする処理を２クロックサイクル期間以上を繰り返し、前記エラー判定信号によって示されるエラーの発生確率が高い２つの位相ステップの中間の位相ステップを、前記クロックの出力位相として決定する
   信号入力方法。

Images