JP4910621B2 - 信号処理装置及び信号処理方法 - Google Patents

Description

本発明は、３８４０×２１６０／２４Ｐ，２４／１．００１Ｐ，２５Ｐ，３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号をビットレート１０Ｇｂｐｓ以上でシリアル伝送するための信号処理装置及び信号処理方法に関する。

本出願人は、４ｋ×２ｋ信号（４ｋサンプル×２ｋラインの超高解像度信号）の一種である３８４０×２１６０／３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ビットレート１０Ｇｂｐｓ以上でシリアル伝送するための発明を既に開示済みである（特許文献１）。

特開２００５−３２８４９４号公報

上記特許文献１には、３８４０×２１６０／３０Ｐ／４：４：４／１２ビット信号だけでなく３８４０×２１６０／２４Ｐ／４：４：４／１２ビット信号や３８４０×２１６０／２５Ｐ／４：４：４／１２ビット信号をもビットレート１０Ｇｂｐｓ以上でシリアル伝送する技術は開示されていない。

本発明は、上述の点に鑑み、３８４０×２１６０／２４Ｐ，２４／１．００１Ｐ，２５Ｐ，３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ビットレート１０Ｇｂｐｓ以上でシリアル伝送することを課題とする。

上記課題を解決するために、本発明に係る第１の信号処理装置は、
ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を、それぞれシリアル／パラレル変換するシリアル／パラレル変換手段と、
前記シリアル／パラレル変換手段によってシリアル／パラレル変換されたＬｉｎｋＡの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛けるスクランブラであって、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビットまでのデータを出力するスクランブラと、
前記シリアル／パラレル変換手段によってシリアル／パラレル変換されたＬｉｎｋＢの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみからＲＧＢのビットを抜き出す抜き出し手段と、
前記抜き出し手段によって抜き出されたＬｉｎｋＢのＲＧＢのビットを８ビット／１０ビットエンコーディングする８ビット／１０ビットエンコーダと、
前記スクランブラによって自己同期型スクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、前記８ビット／１０ビットエンコーダによって８ビット／１０ビットエンコーディングされたＬｉｎｋＢのパラレル・デジタルデータとを多重する多重手段と、
前記多重手段によって多重されたパラレル・デジタルデータから、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成するシリアル・デジタルデータ生成手段と
を備えたことを特徴とする。

また、本発明に係る第１の信号処理方法は、
ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を、それぞれシリアル／パラレル変換する第１のステップと、
前記第１のステップでシリアル／パラレル変換したＬｉｎｋＡの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛けるステップであって、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビットまでのデータを出力する第２のステップと、
前記第１のステップでシリアル／パラレル変換したＬｉｎｋＢの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみからＲＧＢのビットを抜き出す第３のステップと、
前記第３のステップで抜き出したＬｉｎｋＢのＲＧＢのビットを８ビット／１０ビットエンコーディングする第４のステップと、
前記第２のステップで自己同期型スクランブルを掛けたＬｉｎｋＡのパラレル・デジタルデータと、前記第４のステップで８ビット／１０ビットエンコーディングしたＬｉｎｋＢのパラレル・デジタルデータとを多重する第５のステップと、
前記第５のステップで多重したパラレル・デジタルデータから、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成する第７のステップと
を有することを特徴とする。

この第１の信号処理装置，信号処理方法は、３８４０×２１６０／２４Ｐ，２４／１．００１Ｐ，２５Ｐ，３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号をシリアル・デジタルデータとして送信する側の信号処理に関する発明である。この第１の信号処理装置，信号処理方法では、３８４０×２１６０／２４Ｐ，２４／１．００１Ｐ，２５Ｐ，３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号をＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従ってＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩ信号にマッピングすると、これらのＨＤ−ＳＤＩ信号がそれぞれシリアル／パラレル変換された後、ＬｉｎｋＡについては自己同期型スクランブルが掛けられ、ＬｉｎｋＢについてはＲＧＢのビットが８ビット／１０ビットエンコーディングされる。

ＬｉｎｋＡについては、各水平ラインの全てのデータに自己同期型スクランブルを掛けるのではなく、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛け、水平ブランキング期間のデータには自己同期型スクランブルを掛けない。そして、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビットまでのデータを出力する。

こうしたスクランブルを行うのは、次のような理由による。従来の自己同期型スクランブル方式では各水平ラインの全てのデータを途切れることなく送信するが、本発明では、自己同期型スクランブルを掛けた水平ブランキング期間のデータを送信しない。そのための方法としては、水平ブランキング期間も含めて各水平ラインの全てのデータにスクランブルを掛けるが水平ブランキング期間のデータだけは送信しない、という方法もある。しかし、その方法では、送信のスクランブラと受信のデスクランブラとでデータの連続性が保存されないので、受信側のデスクランブラでデータを再生する時にＣＲＣの最後の数ビットで桁上がりの計算間違いを起こし、正確に誤り検出符号ＣＲＣが再生されない。また、データを送信しない水平ブランキング期間でスクランブラのクロックを止めることによって正確にＣＲＣを再生できるようにするという方式もあるが、その方法を採用すると、ＣＲＣの計算時に次のタイミング基準信号ＳＡＶが必要となり、タイミング制御が困難になる等の問題が発生する。

そこで、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみにスクランブルを掛け、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビットまでのデータを出力するようにした。

こうすることにより、受信側の装置では、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにもデスクランブルを掛けることにより、掛け算回路であるデスクランブラの桁上がりを考慮した正確な計算を行って元のデータを再生することができる。

さらに、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットすると、スクランブルデータにパソロジカルパターンが発生しないことが計算によって判明したので、伝送符号として良好な信号であるといえる。

ＬｉｎｋＢについては、各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみからＲＧＢのビットが抜き出され、このＲＧＢのビットが８ビット／１０ビットエンコーディングされる。そして、このようにして自己同期型スクランブルを掛けられたＬｉｎｋＡのデータと、このようにして８ビット／１０ビットエンコーディングされたＬｉｎｋＢのデータとが多重され、その多重されたパラレル・デジタルデータから、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータが生成される。

次に、本発明に係る第２の信号処理装置は、
ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号のうち、ＬｉｎｋＡの各水平ラインのタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛けたデータと、ＬｉｎｋＢ中のＲＧＢのビットを８ビット／１０ビットエンコーディングしたデータとを多重したビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータから、前記８チャンネルのＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を再生する信号処理装置において、
前記ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータから、パラレル・デジタルデータを生成するパラレル・デジタルデータ生成手段と、
前記パラレル・デジタルデータ生成手段によって生成されたパラレル・デジタルデータを、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離する分離手段と、
前記分離手段によって分離されたＬｉｎｋＡのデータに自己同期型デスクランブルを掛けるデスクランブラであって、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにも自己同期型デスクランブルを掛けるデスクランブラと、
前記分離手段によって分離されたＬｉｎｋＢのデータを８ビット／１０ビットデコーディングする８ビット／１０ビットデコーダと、
前記８ビット／１０ビットデコーダによって８ビット／１０ビットデコーディングされたＬｉｎｋＢのＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータを形成する形成手段と、
前記デスクランブラによって自己同期型デスクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、前記形成手段によって形成されたＬｉｎｋＢのパラレル・デジタルデータとをそれぞれパラレル／シリアル変換して、前記ＣＨ１〜ＣＨ８のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を再生するパラレル／シリアル変換手段と
を備えたことを特徴とする。

また、本発明に係る第２の信号処理方法は、
ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号のうち、ＬｉｎｋＡの各水平ラインのタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛けたデータと、ＬｉｎｋＢ中のＲＧＢのビットを８ビット／１０ビットエンコーディングしたデータとを多重したビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータから、前記８チャンネルのＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を再生する信号処理方法において、
前記ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータから、パラレル・デジタルデータを生成する第１のステップと、
前記第１のステップで生成されたパラレル・デジタルデータを、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離する第２のステップと、
前記第２のステップで分離したＬｉｎｋＡのデータに自己同期型デスクランブルを掛けるステップであって、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにも自己同期型デスクランブルを掛ける第３のステップと、
前記第２のステップで分離したＬｉｎｋＢのデータを８ビット／１０ビットデコーディングする第４のステップと、
前記第４のステップで８ビット／１０ビットデコーディングしたＬｉｎｋＢのＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータを形成する第５のステップと、
前記第３のステップで自己同期型デスクランブルを掛けたＬｉｎｋＡのパラレル・デジタルデータと、前記第５のステップで形成したＬｉｎｋＢのパラレル・デジタルデータとをそれぞれパラレル／シリアル変換して、前記ＣＨ１〜ＣＨ８のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を再生する第６のステップと
を有することを特徴とする。

この第２の信号処理装置，信号処理方法は、前述の第１の信号処理装置，信号処理方法によって生成されたシリアル・デジタルデータを受信する側の信号処理に関する発明である。この第２の信号処理装置，信号処理方法では、このビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータからパラレル・デジタルデータが生成され、このパラレル・デジタルデータが、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離される。

分離されたＬｉｎｋＡのデータについては、自己同期型デスクランブルが掛けられるが、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードが開始されるとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにも自己同期型デスクランブルが掛けられる。これにより、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルが掛けられ、水平ブランキング期間のデータには自己同期型スクランブルが掛けられていないにもかかわらず、掛け算回路であるデスクランブラの桁上がりを考慮した正確な計算を行って元のデータを再生することができる。

分離されたＬｉｎｋＢのデータについては、８ビット／１０ビットデコーディングしたＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータが形成される。そして、自己同期型デスクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、各サンプルを形成されたＬｉｎｋＢのパラレル・デジタルデータとがそれぞれパラレル／シリアル変換され、ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８のＨＤ−ＳＤＩ信号が再生される。

本発明によれば、３８４０×２１６０／２４Ｐ，２４／１．００１Ｐ，２５Ｐ，３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従ってＣＨ１〜ＣＨ８（ＬｉｎｋＡ及びＬｉｎｋＢ）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号にマッピングすることにより、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータに変換して伝送することができ、且つ、自己同期型スクランブルを掛けた水平ブランキング期間のデータを送信しないにもかかわらず、受信側で正確に元のデータを再生することができるという効果が得られる。

以下、本発明の実施の形態を図面を用いて説明する。図１は、本発明を適用したテレビジョン放送局用のカメラ伝送システムの全体構成を示す図である。このカメラ伝送システムは、複数台の放送用カメラ１とＣＣＵ（カメラコントロールユニット）２とで構成されており各放送用カメラ１が光ファイバーケーブル３でＣＣＵ２に接続されている。

各放送用カメラ１は、同一構成のものであり、４ｋ×２ｋ信号（４ｋサンプル×２ｋラインの超高解像度信号）として３８４０×２１６０／２４Ｐ，２４／１．００１Ｐ，２５Ｐ，３０Ｐ，３０／１．００１Ｐ（以下単に２４Ｐ，２５Ｐ，３０Ｐと記載する）／４：４：４／１２ビット信号を生成するカメラである。

ＣＣＵ２は、各放送用カメラ１を制御したり、各放送用カメラ１から映像信号を受信したり、各放送用カメラ１のモニタに他の放送用カメラ１で撮影中の映像を表示させるための映像信号（リターンビデオ）送信するユニットである。

図２は、放送用カメラ１の回路構成のうち、本発明に関連する部分を示すブロック図である。放送用カメラ１内の撮像部及び映像信号処理部（図示略）によって生成された３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号が、マッピング部１１に送られる。

図３は、この３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号のフォーマットを示す図である。３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号は、ワード長が１２ビットずつのＧデータ系列，Ｂデータ系列，Ｒデータ系列を同期を取って並列配置した、３６ビット幅の信号である。１フレーム期間は１／２４秒，１／２５秒，１／３０秒のうちのいずれかであり、１フレーム期間内に２１６０の有効ライン期間が含まれている。

各有効ライン期間には、タイミング基準信号ＥＡＶ（End of Active Video）と、ライン番号ＬＮと、誤り検出符号ＣＲＣと、水平ブランキング期間（補助データ／未定義ワードデータの区間）と、タイミング基準信号ＳＡＶ（Start of Active Video）と、映像データの区間であるアクティブラインとが配置される。アクティブラインのサンプル数は３８４０であり、Ｇデータ系列，Ｂデータ系列，Ｒデータ系列のアクティブラインには、それぞれＧ，Ｂ，Ｒの映像データが配置される。

図２のマッピング部１１は、この３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号を、ＳＭＰＴＥ ４３５Ｍに従ってＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）の８チャンネルのビットレート１．４８５Ｇｂｐｓまたは１．４８５Ｇｂｐｓ／１．００１（以下単に１．４８５Ｇｂｐｓと記載する）のＨＤ−ＳＤＩ信号にマッピングする回路である。

ＳＭＰＴＥ ４３５Ｍは、複数チャンネルのＨＤ−ＳＤＩ信号を、２サンプル（４０ビット）単位で８Ｂ／１０Ｂエンコーディングして５０ビットに変換し、チャンネル毎に多重してビットレート１０．６９２Ｇｂｐｓまたは１０．６９２Ｇｂｐｓ／１．００１（以下単に１０．６９２Ｇｂｐｓと記載する）でシリアル伝送する１０Ｇインタフェースの規格である。４ｋ×２ｋ信号をＨＤ−ＳＤＩ信号にマッピングする方法は、ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ ＣｌａｓｓのＦｉｇｕｒｅ３及びＦｉｇｕｒｅ４に示されており、図４はその概略を示す図である。４ｋ×２ｋ信号の１フレーム分のデータが、画面の上下左右に４分割した４つのＳｕｂｉｍａｇｅ１〜４に分割される。そして、各Ｓｕｂｉｍａｇｅ１，２，３，４から、ＳＭＰＴＥ ３７２Ｍ（Ｄｕａｌ Ｌｉｎｋ）によるＣＨ１（ＬｉｎｋＡ）及びＣＨ２（ＬｉｎｋＢ），ＣＨ３（ＬｉｎｋＡ）及びＣＨ４（ＬｉｎｋＢ），ＣＨ５（ＬｉｎｋＡ）及びＣＨ６（ＬｉｎｋＢ），ＣＨ７（ＬｉｎｋＡ）及びＣＨ８（ＬｉｎｋＢ）がそれぞれ形成される。

ＬｉｎｋＡ，ＬｉｎｋＢのデータ構造は、ＳＭＰＴＥ ３７２ＭのＴａｂｌｅ２及びＦｉｇｕｒｅ６に示されており、図５はその概略を示す図である。図５（ａ）に示すように、ＬｉｎｋＡは、１サンプルが２０ビットであり、全てのビットがＲＧＢの値を表している。ＬｉｎｋＢも、図５（ａ）に示すように１サンプルが２０ビットであるが、図５（ｂ）に示すように、１０ビットのＲ‘Ｇ’Ｂ‘ｎ：０−１のうち、ビットナンバー２〜７の６ビットのみがＲＧＢの値を表しており、したがって１サンプル中でＲＧＢの値を表しているビット数は１６ビットである。

マッピング部１１によってこのようにマッピングされたＣＨ１〜ＣＨ８のＨＤ−ＳＤＩ信号は、図２に示すようにＳ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２に送られる。

図６は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２の構成を示すブロック図である。Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２は、各ＣＨ１〜ＣＨ８に一対一に対応した８個のブロック１２−１〜１２−８から成っている。

ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７用のブロック１２−１，１２−３，１２−５，１２−７は、ブロック１２−１だけがブロック１２−３，１２−５，１２−７と構成が相違しており、ブロック１２−３，１２−５，１２−７は同一構成である（図ではブロック１２−３について構成を記載し，１２−５，１２−７の構成の記載は省略している）。ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８用のブロック１２−２，１２−４，１２−６，１２−８は、全て同一構成である（図ではブロック１２−２について構成を記載し，１２−４，１２−６，１２−８の構成の記載は省略している）。また、各ブロックにおいて同一の処理を行う部分には同一符号を付している。

最初に、ＬｉｎｋＡ用のブロック１２−１，１２−３，１２−５，１２−７について説明する。ブロック１２−１，１２−３，１２−５，１２−７では、入力したＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のＨＤ−ＳＤＩ信号が、Ｓ／Ｐ（シリアル／パラレル）変換部２１に送られる。Ｓ／Ｐ変換部２１は、このＨＤ−ＳＤＩ信号をビットレート７４．２５Ｍｂｐｓまたは７４．２５Ｍｂｐｓ／１．００１（以下単に７４．２５Ｍｂｐｓと記載する）の２０ビット幅のパラレル・デジタルデータにシリアル／パラレル変換するとともに、７４．２５ＭＨｚのクロックを抽出する。

Ｓ／Ｐ変換部２１によってシリアル／パラレル変換されたパラレル・デジタルデータは、ＴＲＳ検出部２２に送られる。Ｓ／Ｐ変換部２１によって抽出された７４．２５ＭＨｚのクロックは、ＦＩＦＯメモリ２３に書込みクロックとして送られる。また、ブロック１２−１内のＳ／Ｐ変換部２１によって抽出された７４．２５ＭＨｚのクロックは、図２に示すＰＬＬ１３にも送られる。

ＴＲＳ検出部２２は、Ｓ／Ｐ変換部２１から送られたパラレル・デジタルビデオ信号からタイミング基準信号ＳＡＶ及びＥＡＶを検出し、その検出結果に基づいてビット同期及びワード同期を確立する。

ＴＲＳ検出部２２の処理を経たパラレル・デジタルデータは、ＦＩＦＯメモリ２３に送られて、Ｓ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックによってＦＩＦＯメモリ２３に書き込まれる。

図２のＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックを１／２に分周した３７．１２５ＭＨｚのクロックを、各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２３に読出しクロックとして送るとともに、各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２６及びブロック１２−１内のＦＩＦＯメモリ２７に書込みクロックとして送る。

またＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックの周波数を９／８倍した８３．５３１２ＭＨｚのクロックを、各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２６及びブロック１２−１内のＦＩＦＯメモリ２７に読出しクロックとして送るとともに、図２のＦＩＦＯメモリ１６に書込みクロックとして送る。

またＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックの周波数を９／４倍した１６７．０６２５ＭＨｚのクロックを、図２のＦＩＦＯメモリ１６に読出しクロックとして送る。

またＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックの周波数を９倍した６６８．２５ＭＨｚのクロックを、図２の多チャンネルデータ形成部１７に読出しクロックとして送る。

図６に示すように、ＦＩＦＯメモリ２３からは、Ｓ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックによって書き込まれた２０ビット幅のパラレル・デジタルデータが、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックにより、２サンプルを単位とした４０ビット幅のパラレル・デジタルデータとして読み出されて、スクランブラ２４に送られる。また、ブロック１２−１では、ＦＩＦＯメモリ２３から読み出されたこの４０ビット幅のパラレル・デジタルデータが、８Ｂ／１０Ｂエンコーダ２５にも送られる。

スクランブラ２４は、自己同期型のスクランブラである。自己同期型スクランブル方式は、ＳＭＰＴＥ２９２Ｍで採用されているスクランブル方式であり、送信側が、入力したシリアル信号を多項式とみなして９次の原始多項式
Ｘ^９＋Ｘ^４＋１
で順次割り算して、その結果である商を伝送することにより、統計的に伝送データのマーク率（１と０の割合）を平均１／２にするものである。このスクランブルは、原始多項式による信号の暗号化という意味も併せ持っている。この商をさらにＸ＋１で割ることによって極性フリー（データとその反転データで同じ情報を持つこと）のデータにして送信する。受信側では、受信したシリアル信号にＸ＋１を掛け、さらに上記原始多項式Ｘ^９＋Ｘ^４＋１を掛ける処理（デスクランブル）により、元のシリアル信号を再生する。

スクランブラ２４は、各水平ラインの全てのデータにスクランブルを掛けるのではなく、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみにスクランブルを掛け、水平ブランキング期間のデータにはスクランブルを掛けない。そして、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く１０ビットまでのデータを出力する。

スクランブラ２４でこうした処理を行うのは、次のような理由による。従来の自己同期型スクランブル方式では各水平ラインの全てのデータを途切れることなく送信するが、本発明では、自己同期型スクランブルを掛けた水平ブランキング期間のデータを送信しない。そのための方法としては、水平ブランキング期間も含めて各水平ラインの全てのデータにスクランブルを掛けるが水平ブランキング期間のデータだけは送信しない、という方法もある。しかし、その方法では、送信のスクランブラと受信のデスクランブラとでデータの連続性が保存されないので、受信側のデスクランブラでデータを再生する時にＣＲＣの最後の数ビットで桁上がりの計算間違いを起こし、正確に誤り検出符号ＣＲＣが再生されない。また、データを送信しない水平ブランキング期間でスクランブラのクロックを止めることによって正確にＣＲＣを再生できるようにするという方式もあるが、その方法を採用すると、ＣＲＣの計算時に次のタイミング基準信号ＳＡＶが必要となり、タイミング制御が困難になる等の問題が発生する。

そこで、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみにスクランブルを掛け、タイミング基準信号ＳＡＶの直前でスクランブラ２４内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビット（一例として１０ビットとする）までのデータを出力するようにした。

こうすることにより、受信側の装置では、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにもデスクランブルを掛けることにより、掛け算回路であるデスクランブラの桁上がりを考慮した正確な計算を行って元のデータを再生することができる。

さらに、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットすると、スクランブルデータにパソロジカルパターンが発生しないことが計算によって判明した。パソロジカルパターンとは、自己同期型スクランブルを掛けた際に、シリアル伝送路上に、１水平ラインに亘り、図７（ａ）に示すように１ビットの‘Ｈ’に続いて１９ビットの‘Ｌ’が続くパターン（あるいはその反転パターン）の信号や、図７（ｂ）に示すように２０ビットの‘Ｈ’が連続した後２０ビットの‘Ｌ’が連続するパターン（あるいはその反転パターン）の信号が発生するものである。

図７（ａ）のパターンやその反転パターンは、直流成分の多いパターンである。そして、１０Ｇｂｐｓというような高速な伝送レートを実現するためにはＡＣ結合の伝送系を用いることが一般的であるが、ＡＣ結合の伝送系では、直流成分が多い場合に図８に示すようなベースラインのうねりを起こしてしまうので、受信側の装置で直流成分を再生することが必要になってしまう。

図７（ｂ）のパターンやその反転パターンは、０から１への遷移や１から０への遷移が少ないパターンなので、受信装置の側でシリアル信号からクロックを再生することが困難になってしまう。

これに対し、前述のように、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットすることにより、こうしたパソロジカルパターンが発生しないことが計算によって判明したので、伝送符号として良好な信号であるといえる。

また、図９に示すように、タイミング基準信号ＳＡＶ内の最後のワードであるＸＹＺ（同一フレームの第１フィールド／第２フィールドを識別したり、ＳＡＶとＥＡＶとを識別するためのワード）の下位２ビットは（０，０）になっているが、例えば、ブロック１２−１内のスクランブラ２４ではこの下位２ビットを（０，０）にしたままスクランブルを掛け、ブロック１２−３内のスクランブラ２４ではこの下位２ビットを（０，１）に書き換えた後スクランブルを掛け、ブロック１２−５内のスクランブラ２４ではこの下位２ビットを（１，０）に書き換えた後スクランブルを掛け、ブロック１２−７内のスクランブラ２４ではこの下位２ビットを（１，１）に書き換えた後スクランブルを掛けるというように、ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のチャンネル毎にこの下位２ビットの値を変えてスクランブルを掛ける。

このような処理を行うのは、次のような理由による。３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号がフラットな（画面全体でＲＧＢの値がほぼ同じ）信号である場合に、ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７とＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８とでデータ値が均一になると、ＥＭＩ（電磁輻射）等が発生して好ましくない。これに対し、ＳＡＶ内のＸＹＺの下位２ビットの値をＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のチャンネル毎に変えてスクランブルを掛けると、スクランブル後のデータは、ＸＹＺの下位２ビットを（０，０）にしたデータに加えて、（０，１），（１，０），（１，１）を生成多項式で割った結果を伝送することになるので、データの均一性を回避することが可能になる。

さらに、このようにＸＹＺの下位２ビットの値をチャンネル毎に変えても、前述のようにタイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットすると、パソロジカルパターンが発生しないことが計算によって判明した。

このようにしてスクランブラ２４でスクランブルを掛けられた４０ビット幅のパラレル・デジタルデータは、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ２６に書き込まれた後、ＰＬＬ１３からの８３．５３１２ＭＨｚのクロックによって４０ビット幅のままＦＩＦＯメモリ２６から読み出されて、図２に示す多重部１４に送られる。

ブロック１２−１内の８Ｂ／１０Ｂエンコーダ２５は、ＦＩＦＯメモリ２３から読み出された４０ビット幅のパラレル・デジタルデータのうち、水平ブランキング期間のデータのみを８ビット／１０ビットエンコーディングする。

８Ｂ／１０Ｂエンコーダ２５によって８ビット／１０ビットエンコーディングされた５０ビットのビット幅のパラレル・デジタルデータは、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ２７に書き込まれた後、ＰＬＬ１３からの８３．５３１２ＭＨｚのクロックによって５０ビット幅のままＦＩＦＯメモリ２７から読み出されて、図２に示す多重部１４に送られる。

なお、ブロック１２−１からのみ（すなわちＣＨ１についてのみ）水平ブランキング期間のデータを多重部１４に送り、ブロック１２−３，１２−５，１２−７からは(ＣＨ３，ＣＨ５，ＣＨ７については)水平ブランキング期間のデータを多重部１４に送らないのは、データ量の制約上の理由からである。

次に、ＬｉｎｋＢ用のブロック１２−２，１２−４，１２−６，１２−８について説明する。ブロック１２−２，１２−４，１２−６，１２−８では、入力したＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８のＨＤ−ＳＤＩ信号が、Ｓ／Ｐ変換部２１及びＴＲＳ検出部２２によってブロック１２−１，１２−３，１２−５，１２−７におけるのと同一の処理を施された後、抜き出し部２８に送られる。

抜き出し部２８は、ＬｉｎｋＢの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみからＲＧＢのビット（図５に示したＬｉｎｋＢの１サンプルの２０ビットのうちの、ＲＧＢの値を表している１６ビット）を抜き出す回路である。

抜き出し部２８によって抜き出された１６ビット幅のパラレル・デジタルデータは、Ｓ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックによってＦＩＦＯメモリ２３に書き込まれた後、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックにより、２サンプルを単位とした３２ビット幅のパラレル・デジタルデータとして読み出されて、Ｋ２８．５挿入部２９に送られる。

Ｋ２８．５挿入部２９は、タイミング基準信号ＳＡＶまたはＥＡＶの先頭部分に、２個の８ビットワードデータを挿入する。この８ビットワードデータは、８ビット／１０ビットエンコーディングした際に、映像信号を表すワードデータとしては用いられない１０ビットワードデータ（Ｋ２８．５というコードネームで呼ばれるもの）に変換されるものである。

Ｋ２８．５挿入部２９の処理を経た３２ビット幅のパラレル・デジタルデータは、８Ｂ／１０Ｂエンコーダ３０に送られる。８Ｂ／１０Ｂエンコーダ３０は、この３２ビット幅のパラレル・デジタルデータを８ビット／１０ビットエンコーディングして出力する。

２サンプルを単位とした３２ビット幅のパラレル・デジタルデータを８Ｂ／１０Ｂエンコーダ３０で８ビット／１０ビットエンコーディングさせるのは、１０Ｇインタフェース規格であるＳＭＰＴＥ ４３５Ｍにおける５０ビットのＣｏｎｔｅｎｔ ＩＤの上位４０ビットとの互換をとるためである。

８Ｂ／１０Ｂエンコーダ３０によって８ビット／１０ビットエンコーディングされた４０ビット幅のパラレル・デジタルデータは、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ２６に書き込まれた後、ＰＬＬ１３からの８３．５３１２ＭＨｚのクロックによって４０ビット幅のままＦＩＦＯメモリ２６から読み出されて、図２に示す多重部１４に送られる。

図２の多重部１４は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２の各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２６から読み出されたＣＨ１〜ＣＨ８の４０ビット幅のパラレル・デジタルデータ（タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのみのデータ）を、図１０（ａ）に示すように、４０ビット単位で、ＣＨ２（８ビット／１０ビットエンコーディングしたチャンネル），ＣＨ１（自己同期型スクランブルを掛けたチャンネル），ＣＨ４（８ビット／１０ビットエンコーディングしたチャンネル），ＣＨ３（自己同期型スクランブルを掛けたチャンネル），ＣＨ６（８ビット／１０ビットエンコーディングしたチャンネル），ＣＨ５（自己同期型スクランブルを掛けたチャンネル），ＣＨ８（８ビット／１０ビットエンコーディングしたチャンネル），ＣＨ７（自己同期型スクランブルを掛けたチャンネル）の順に３２０ビット幅に多重する。

このように、８ビット／１０ビットエンコーディングしたデータを、自己同期型スクランブルを掛けたデータに４０ビット毎にはさむことにより、やはり、スクランブル方式によるマーク率（０と１の割合）変動や、０−１、１−０の遷移の不安定さを解消し、前述したようなパソロジカルパターンの発生を防止することができる。

また、多重部１４は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２の各ブロック１２−１内のＦＩＦＯメモリ２７から読み出されたＣＨ１の水平ブランキング期間のみの５０ビット幅のパラレル・デジタルデータを、図１０（ｂ）に示すように、４サンプル分多重して２００ビット幅にする。

多重部１４によって多重されたこの３２０ビット幅のパラレル・デジタルデータと２００ビット幅のパラレル・デジタルデータとは、データ長変換部１５に送られる。データ長変換部１５は、シフトレジスタを用いて構成されており、この３２０ビット幅のパラレル・デジタルデータを２５６ビット幅に変換したデータと、この２００ビット幅のパラレル・デジタルデータを２５６ビット幅に変換したデータとを用いて、２５６ビット幅のパラレル・デジタルデータを形成する。そして、この２５６ビット幅のパラレル・デジタルデータをさらに１２８ビット幅に変換する。

図１１〜図１３は、データ長変換部１５によって形成される２５６ビット幅のパラレル・デジタルデータの構造を示す図であり、図１１は３０Ｐの場合の１ライン分のデータ構造、図１２は２５Ｐの場合の１ライン分のデータ構造、図１３は２４Ｐの場合の４ライン分のデータ構造である（２４Ｐの場合には、４ライン周期で最後のワードのビット数が１２８ビットになるので、４ライン分を描いている）。ＳＭＰＴＥ ４３５Ｍでは、フレームレート及びライン数が、ＣＨ１のＨＤ−ＳＤＩ信号と同じにされる。そして、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２では、スクランブルと８Ｂ／１０Ｂエンコーディングとを併用しているが、ＣＨ１にはスクランブル（ＳＭＰＴＥ２９２Ｍで採用されているもの）を掛けている。したがって、図１１〜図１３に示したデータ構造は、基本的にはＨＤ−ＳＤＩ信号と同じになっている。

この図１１〜図１３に示すように、１ライン分のデータは、次の３つの領域で構成されている。
・ 斜線を付した領域：ＣＨ２，ＣＨ１，ＣＨ４，ＣＨ３，ＣＨ６，ＣＨ５，ＣＨ８，ＣＨ７の順に４０ビット単位で多重された各ＣＨ１〜ＣＨ８のタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータの領域
・ 白地の領域：８Ｂ／１０ＢエンコーディングされたＣＨ１の５０ビットずつの水平ブランキング期間のデータの領域
・ ドット模様を付した領域：データ量調整のための付加データの領域

図２に示すように、データ長変換部１５によって１２８ビット幅に変換されたパラレル・デジタルデータは、ＦＩＦＯメモリ１６に送られて、ＰＬＬ１３からの８３．５３１２ＭＨｚのクロックによってＦＩＦＯメモリ１６に書き込まれる。

ＦＩＦＯメモリ１６に書き込まれたこの１２８ビット幅のパラレル・デジタルデータは、図２のＰＬＬ１３からの１６７．０６２５ＭＨｚのクロックにより、６４ビット幅のパラレル・デジタルデータとしてＦＩＦＯメモリ１６から読み出されて、多チャンネルデータ形成部１７に送られる。

多チャンネルデータ形成部１７は、例えばＸＳＢＩ（Ten gigabit Sixteen Bit Interface：１０ギガビットイーサネット（登録商標）のシステムで使用される１６ビットインタフェース）である。多チャンネルデータ形成部１７は、ＰＬＬ１３からの６６８．２５ＭＨｚのクロックを用いて、ＦＩＦＯメモリ１６からの６４ビット幅のパラレル・デジタルデータから、各々がビットレート６６８．２５Ｍｂｐｓを有する１６チャンネル分のシリアル・デジタルデータを形成する。多チャンネルデータ形成部１７によって形成された１６チャンネルのシリアル・デジタルデータは、多重・Ｐ／Ｓ変換部１８に送られる。

多重・Ｐ／Ｓ変換部１８は、多チャンネルデータ形成部１７からの１６チャンネルのシリアル・デジタルデータを多重し、その多重したパラレル・デジタルデータをパラレル／シリアル変換することにより、６６８．２５Ｍｂｐｓ×１６＝１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成する。

図１４は、この１０．６９２Ｇｂｐｓのシリアル・デジタルデータの１ライン分のデータ構造を示す図であり、図１４（ａ）は２４Ｐの場合の構造、図１４（ｂ）は２５Ｐの場合の構造、図１４（ｃ）は３０Ｐの場合の構造である。この図では、ライン番号ＬＮ及び誤り検出符号ＣＲＣを含めたものをＳＡＶ，アクティブライン及びＥＡＶとして示すとともに、図１１〜図１３に示した付加データの領域を含めたものを水平ブランキング期間として示している。

２４Ｐ，２５Ｐ，３０Ｐの場合の１ラインのビット数は、それぞれ下記式によって求められる。
〔数１〕
10.692Gbps÷24Frame/s÷1125line/frame=3960bit
10.692Gbps÷30Frame/s÷1125line/frame=380160bit
10.692Gbps÷30Frame/s÷1125line/frame=3168bit

タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのビット数は、下記式によって求められる。
〔数２〕
(1920T+12T)×36bit×4ch×40/36=309120bit

２４Ｐ，２５Ｐ，３０Ｐの場合の水平ブランキング期間のビット数は、それぞれ下記式によって求められる。
〔数３〕
@24P： 3960bit-309120bit=86880bit
(2750T-1920T-12T(SAV+EAV+LN+CRC))×20bit×10/8=20450bit
86880bit > 20450bit
@25P： 380160bit-309120bit=71040bit
(2640T-1920T-12T(SAV+EAV+LN+CRC))×20bit×10/8=177bit
71040bit > 177bit
@30P： 3168bit-309120bit=7680bit
(22T-1920T-12T(SAV+EAV+LN+CRC))×20bit×10/8=67bit
7680bit > 67bit

上記式に示したように、２４Ｐ，２５Ｐ，３０Ｐのいずれの場合にも、ＳＭＰＴＥ ４３５Ｍによる水平ブランキング期間のビット数である８６８８０ビット，７１０４０ビット，７６８０ビットのほうが、ＣＨ１の｛水平ブランキング期間のデータ−（タイミング基準信号ＳＡＶ，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータ｝のビット数である２０４５０ビット，１７７００ビット，６７００ビットよりもそれぞれ大きいので、ＣＨ１の水平ブランキング期間のデータを多重することが可能である。

図２に示すように、多重・Ｐ／Ｓ変換部１８によって生成されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、光電変換部１９に送られる。そして、光電変換部１９によって光信号に変換されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータが、放送用カメラ１から図１の光ファイバーケーブル３経由でＣＣＵ２に伝送される。

図１５は、ＣＣＵ２の回路構成のうち、本発明に関連する部分を示すブロック図である。ＣＣＵ２には、図１５に示すような回路が、各放送用カメラ１に一対一に対応して複数組設けられている。

放送用カメラ１から光ファイバーケーブル３経由で伝送されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、光電変換部３１によって電気信号に変換された後、Ｓ／Ｐ変換・多チャンネルデータ形成部３２に送られる。Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、例えば前述したＸＳＢＩである。

Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータをシリアル／パラレル変換し、シリアル／パラレル変換したパラレル・デジタルデータから、各々がビットレート６６８．２５Ｍｂｐｓを有する１６チャンネル分のシリアル・デジタルデータを形成するとともに、６６８．２５ＭＨｚのクロックを抽出する。

Ｓ／Ｐ変換・多チャンネルデータ形成部３２によって形成された１６チャンネルのパラレル・デジタルデータは、多重部３３に送られる。また、Ｓ／Ｐ変換・多チャンネルデータ形成部３２によって抽出された６６８．２５ＭＨｚのクロックは、ＰＬＬ３４に送られる。

多重部３３は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの１６チャンネルのシリアル・デジタルデータを多重して、６４ビット幅のパラレル・デジタルデータをＦＩＦＯメモリ３５に送る。

ＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを４分の１に分周した１６７．０６２５ＭＨｚのクロックをＦＩＦＯメモリ３５に書込みクロックとして送る。

またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを８分の１に分周した８３．５３１２ＭＨｚのクロックを、ＦＩＦＯメモリ３５に読出しクロックとして送るとともに、後述するデスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリ４４に書込みクロックとして送る。

またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを１８分の１に分周した３７．１２５ＭＨｚのクロックを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリ４４に読出しクロックとして送るとともに、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリ４５に書込みクロックとして送る。

またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを９分の１に分周した７４．２５ＭＨｚのクロックを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリ４５に読出しクロックとして送る。

ＦＩＦＯメモリ３５では、多重部３３からの６４ビット幅のパラレル・デジタルデータが、ＰＬＬ３４からの１６７．０６２５ＭＨｚのクロックによって書き込まれる。ＦＩＦＯメモリ３５に書き込まれたパラレル・デジタルデータは、ＰＬＬ３４からの８３．５３１２ＭＨｚのクロックによって１２８ビット幅のパラレル・デジタルデータとして読み出されて、データ長変換部３６に送られる。

データ長変換部３６は、シフトレジスタを用いて構成されており、この１２８ビット幅のパラレル・デジタルデータを、２５６ビット幅（図１１〜図１３に示した構造のデータ）に変換する。そして、タイミング基準信号ＳＡＶまたはＥＡＶに挿入されているＫ２８．５を検出することによって各ライン期間を判別して、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータを３２０ビット幅に変換するとともに、水平ブランキング期間のデータ（前述のように、８Ｂ／１０ＢエンコーディングされたＣＨ１の水平ブランキング期間のデータ）を２００ビット幅に変換する。図１１〜図１３に示した付加データは破棄する。

データ長変換部３６によってデータ長を変換された３２０ビット幅のパラレル・デジタルデータと２００ビット幅のパラレル・デジタルデータとは、分離部３７に送られる。

分離部３７は、データ長変換部３６からのこの３２０ビット幅のパラレル・デジタルデータ（タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータ）を、放送用カメラ１内の多重部１４（図２）によって多重される前の４０ビットずつのＣＨ１〜ＣＨ８のデータ（図１０参照）に分離する。そして、各ＣＨ１〜ＣＨ８の４０ビット幅のパラレル・デジタルデータを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８に送る。

また分離部３７は、データ長変換部３６からのこの２００ビット幅のパラレル・デジタルデータ（８Ｂ／１０ＢエンコーディングされたＣＨ１の水平ブランキング期間のデータ）を、多重部１４によって多重される前の５０ビットずつのデータ（図１０参照）に分離する。そして、この５０ビット幅のパラレル・デジタルデータを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８に送る。

図１６は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８の構成を示すブロック図である。デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、各ＣＨ１〜ＣＨ８に一対一に対応した８個のブロック３８−１〜３８−８から成っている。

ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７用のブロック３８−１，３８−３，３８−５，３８−７は、ブロック３８−１だけがブロック３８−３，３８−５，３８−７と構成が相違しており、ブロック３８−３，３８−５，３８−７は同一構成である（図ではブロック３８−３について構成を記載し，３８−５，３８−７の構成の記載は省略している）。ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８用のブロック３８−２，３８−４，３８−６，３８−８は、全て同一構成である（図ではブロック３８−２について構成を記載し，３８−４，３８−６，３８−８の構成の記載は省略している）。また、各ブロックにおいて同一の処理を行う部分には同一符号を付している。

最初に、ＬｉｎｋＡ用のブロック３８−１，３８−３，３８−５，３８−７について説明する。ブロック３８−１，３８−３，３８−５，３８−７では、入力したＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７の４０ビット幅のパラレル・デジタルデータ（自己同期型スクランブルを掛けられたタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータ）が、デスクランブラ４１に送られる。

デスクランブラ４１は、自己同期型のデスクランブラである。デスクランブラ４１は、送られたパラレル・デジタルデータにデスクランブルを掛けるが、タイミング基準信号ＳＡＶの直前でデスクランブラ４１内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く１０ビットのデータにも自己同期型デスクランブルを掛ける。

これにより、放送用カメラ１内のスクランブラ２４（図６）の箇所で説明したように、自己同期型スクランブルを掛けた水平ブランキング期間のデータが送信されないにもかかわらず、掛け算回路であるデスクランブラ４１の桁上がりを考慮した正確な計算を行って元のデータを再生することができる。

またデスクランブラ４１は、自己同期型スクランブルを掛けた後、タイミング基準信号ＳＡＶ内のＸＹＺの下位２ビット（スクランブラ２４の箇所で説明したように、ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のチャンネル毎に値を変えてスクランブルを掛けられたビット）の値を、元の値である（０，０）（図９参照）に変更する。

ブロック３８−１内のデスクランブラ４１でデスクランブルを掛けられた４０ビット幅のパラレル・デジタルデータは、セレクタ４３に送られる。ブロック３８−１では、入力した５０ビット幅のパラレル・デジタルデータ（８Ｂ／１０ＢエンコーディングされたＣＨ１の水平ブランキング期間のデータ）が、８Ｂ／１０Ｂデコーダ４２に送られる。８Ｂ／１０Ｂデコーダ４２は、このパラレル・デジタルデータを８ビット／１０ビットデコーディングする。８Ｂ／１０Ｂデコーダ４２によって８ビット／１０ビットデコーディングされた４０ビット幅のパラレル・デジタルデータが、セレクタ４３に送られる。

セレクタ４３は、デスクランブラ４１からのパラレル・デジタルデータと８Ｂ／１０Ｂデコーダ４２からのパラレル・デジタルデータとを交互に選択することにより、各水平ラインの全てのデータを一本化した４０ビット幅のパラレル・デジタルデータを形成して、この４０ビット幅のパラレル・デジタルデータをＦＩＦＯメモリ４４に送る。

他方、ブロック３８−３，３８−５，３８−７では、５０ビット幅のパラレル・デジタルデータは入力しないので８Ｂ／１０Ｂデコーダ４２及びセレクタ４３は設けられておらず、デスクランブラ４１でデスクランブルを掛けられた４０ビット幅のパラレル・デジタルデータがそのままＦＩＦＯメモリ４４に送られる。

ＦＩＦＯメモリ４４に送られた４０ビット幅のパラレル・デジタルデータは、ＰＬＬ３４（図１５）からの８３．５３１２ＭＨｚのクロックによってＦＩＦＯメモリ４４に書き込まれた後、ＰＬＬ３４からの３７．１２５ＭＨｚのクロックによって４０ビット幅のままＦＩＦＯメモリ４４から読み出されて、ＦＩＦＯメモリ４５に送られる。

ＦＩＦＯメモリ４５に送られた４０ビット幅のパラレル・デジタルデータは、ＰＬＬ３４（図１５）からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ４５に書き込まれた後、ＰＬＬ３４からの７４．２５ＭＨｚのクロックによって２０ビット幅（図５に示したＬｉｎｋＡの１サンプル分ずつ）のパラレル・デジタルデータとしてＦＩＦＯメモリ４５から読み出されて、Ｐ／Ｓ（パラレル／シリアル）変換部４６に送られる。

Ｐ／Ｓ変換部４６は、このパラレル・デジタルデータをＨＤ−ＳＤＩ信号をビットレート１．４８５ＧｂｐｓのＨＤ−ＳＤＩ信号にパラレル／シリアル変換して、ＨＤ−ＳＤＩ信号を再生する。各ブロック３８−１，３８−３，３８−５，３８−７で再生されたＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のＨＤ−ＳＤＩ信号は、図１６の４ｋ×２ｋ再生部３９に送られる。

次に、ＬｉｎｋＢ用のブロック３８−２，３８−４，３８−６，３８−８について説明する。ブロック３８−２，３８−４，３８−６，３８−８では、入力したＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８の４０ビット幅のパラレル・デジタルデータ（８Ｂ／１０Ｂエンコーディングされたタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータ）が、８Ｂ／１０Ｂデコーダ４７に送られる。

８Ｂ／１０Ｂデコーダ４７は、このパラレル・デジタルデータを８ビット／１０ビットデコーディングする。８Ｂ／１０Ｂデコーダ４７によって８ビット／１０ビットデコーディングされた３２ビット幅のパラレル・デジタルデータは、ＦＩＦＯメモリ４４に送られる。

ＦＩＦＯメモリ４４に送られた３２ビット幅のパラレル・デジタルデータは、ＰＬＬ３４（図１５）からの８３．５３１２ＭＨｚのクロックによってＦＩＦＯメモリ４４に書き込まれた後、ＰＬＬ３４からの３７．１２５ＭＨｚのクロックによって３２ビット幅のままＦＩＦＯメモリ４４から読み出されて、ＦＩＦＯメモリ４５に送られる。

ＦＩＦＯメモリ４５に送られた３２ビット幅のパラレル・デジタルデータは、ＰＬＬ３４（図１５）からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ４５に書き込まれた後、ＰＬＬ３４からの７４．２５ＭＨｚのクロックによって１６ビット幅（図５に示したＬｉｎｋＢの１サンプル分ずつのＲＧＢのビット）のパラレル・デジタルデータとしてＦＩＦＯメモリ４５から読み出されて、サンプルデータ形成部４８に送られる。

サンプルデータ形成部４８は、このＬｉｎｋＢのＲＧＢのビットから、図５に示したＲ‘Ｇ’Ｂ‘ｎ：０−１のビットナンバー０，１，８及び９の４ビットを付加したＬｉｎｋＢの２０ビットずつの各サンプルのデータを形成する。このようにして形成された２０ビット幅のパラレル・デジタルデータは、サンプルデータ形成部４８からＰ／Ｓ変換部４６に送られる。

Ｐ／ＳＰ変換部４６は、このパラレル・デジタルデータをＨＤ−ＳＤＩ信号をビットレート１．４８５ＧｂｐｓのＨＤ−ＳＤＩ信号にパラレル／シリアル変換して、ＨＤ−ＳＤＩ信号を再生する。各ブロック３８−２，３８−４，３８−６，３８−８で再生されたＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８のＨＤ−ＳＤＩ信号は、図１６の４ｋ×２ｋ再生部３９に送られる。

図１６の４ｋ×２ｋ再生部３９は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部３８から送られたＣＨ１〜ＣＨ８（ＬｉｎｋＡ及びＬｉｎｋＢ）のＨＤ−ＳＤＩ信号に、ＳＭＰＴＥ ４３５Ｍに従って放送用カメラ１内のマッピング部１１（図２）の処理（図４）と逆の処理を施すことにより、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号を再生する回路である。

４ｋ×２ｋ再生部３９によって再生された３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号は、ＣＣＵ２から出力されて、例えばＶＴＲ等（図示略）に送られる。

なお、このようにして各放送用カメラ１からＣＣＵ２に３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号に伝送されるだけでなく、ＣＣＵ２からも前述のリターンビデオ（他の放送用カメラ１で撮影中の映像を表示させるための映像信号）が光ファイバーケーブル３経由で各放送用カメラ１に伝送されるが、このリターンビデオのほうは周知の技術を用いて生成される（例えば、２チャンネル分のＨＤ−ＳＤＩ信号を、それぞれ８ビット／１０ビットエンコーディングした後、多重してシリアル・デジタルデータに変換する）ので、そのための回路構成の説明は省略する。

図１７，図１８は、以上に説明した３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号の伝送のための放送用カメラ１，ＣＣＵ２の処理の概要をそれぞれ示す図である。

図１７に示すように、放送用カメラ１では、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号が、ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従って、ＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩ信号にマッピングする（ステップＳ１）。このステップＳ１は、図２のマッピング部１１の処理である。

続いて、これらのＨＤ−ＳＤＩ信号をシリアル／パラレル変換する（ステップＳ２）。そして、ＬｉｎｋＡについては、２サンプルを単位とした４０ビット幅のデータにし（ステップＳ３）、その後自己同期型スクランブルを掛けるが、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛ける。そして、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く１０ビットまでのデータを出力する。また、タイミング基準信号ＳＡＶ内のＸＹＺの下位２ビットの値を各チャンネル毎に変えて自己同期型スクランブルを掛ける（ステップＳ４）。

また、ＣＨ１については、水平ブランキング期間のデータを８ビット／１０ビットエンコーディングする（ステップＳ５）。

他方、ＬｉｎｋＢについては、各サンプルのデータからＲＧＢのビットを抜き出す（ステップＳ６）。そして、このＲＧＢのビットを、２サンプルを単位とした３２ビット幅のデータにして（ステップＳ７）、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみを８Ｂ／１０Ｂエンコーディングする（ステップＳ８）。このステップＳ２〜ステップＳ８は、図２及び図６のＳ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２の処理である。

そして、このようにして自己同期型スクランブルを掛けたＬｉｎｋＡのデータと、このようにして８Ｂ／１０ＢエンコーディングしたＬｉｎｋＢのデータとを多重し（ステップＳ９）、この多重したパラレル・デジタルデータから、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成する（ステップＳ１０）。このステップＳ９は、図２の多重部１４の処理であり、このステップＳ１０は、図２のデータ長変換部１５〜多重・Ｐ／Ｓ変換部１８の処理である。

図１８に示すように、ＣＣＵ２では、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータからパラレル・デジタルデータを生成し（ステップＳ１１）、このパラレル・デジタルデータをＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離する（ステップＳ１２）。このステップＳ１１は、図１５のＳ／Ｐ変換・多チャンネルデータ形成部３２〜データ長変換部３６の処理であり、このステップＳ１２は、図１５の分離部３７の処理である。

続いて、ＬｉｎｋＡについては自己同期型デスクランブルを掛けるが、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く１０ビットのデータにも自己同期型デスクランブルを掛ける。また、自己同期型スクランブルを掛けた後、タイミング基準信号ＳＡＶ内のＸＹＺの下位２ビットの値を（０，０）に戻す（ステップＳ１３）。

また、ＣＨ１については、水平ブランキング期間のデータを８Ｂ／１０Ｂデコーディングする（ステップＳ１４）。

そして、１サンプル分ずつのデータを分離し（ステップＳ１５）、分離したパラレル・デジタルデータをパラレル／シリアル変換して、ＬｉｎｋＡのＨＤ−ＳＤＩ信号を再生する（ステップＳ１６）。

他方、ＬｉｎｋＢについては、８Ｂ／１０Ｂデコーディングし（ステップＳ１７）、１サンプル分ずつのＲＧＢのビットを分離する（ステップＳ１８）。続いて、このＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータを形成する（ステップＳ１９）。そして、このようにして形成したパラレル・デジタルデータをパラレル／シリアル変換して、ＬｉｎｋＢのＨＤ−ＳＤＩ信号を再生する（ステップＳ２０）。このステップＳ１３〜Ｓ２０は、図１５，１８のデスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８の処理である。

そして、再生したＬｉｎｋＡ，ＬｉｎｋＢのＨＤ−ＳＤＩ信号から、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号を再生する（ステップＳ２１）。このステップＳ２１は、図１５の４ｋ×２ｋ再生部３９の処理である。

以上に説明したように、このカメラ伝送システムでは、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号を、ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従ってＣＨ１〜ＣＨ８（ＬｉｎｋＡ及びＬｉｎｋＢ）のＨＤ−ＳＤＩ信号にマッピングすることにより、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータに変換して伝送することができる。
そして、送信側である放送用カメラ１では、タイミング基準信号ＳＡＶの直前でスクランブラ２４内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く１０ビットまでのデータを出力し、受信側であるＣＣＵ２では、タイミング基準信号ＳＡＶの直前でデスクランブラ４１内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く１０ビットのデータにもデスクランブルを掛けるので、自己同期型スクランブルを掛けた水平ブランキング期間のデータを送信しないにもかかわらず、受信側であるＣＣＵ２で正確に元のデータを再生することができる。

また、ＬｉｎｋＡ，ＬｉｎｋＢともに、それぞれ２サンプルを単位として自己同期型スクランブル，８Ｂ／１０Ｂエンコーディングを施すので、ＳＭＰＴＥ ４３５Ｍにおける５０ビットのＣｏｎｔｅｎｔ ＩＤの上位４０ビットとの互換をとることができる。

また、タイミング基準信号ＳＡＶ内のＸＹＺの下位２ビットの値をＬｉｎｋＡのチャンネル毎に変えてスクランブルを掛けることにより、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号がフラットな（画面全体でＲＧＢの値がほぼ同じ）信号である場合にもＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７とＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８とでデータ値が均一になることを回避できるので、ＥＭＩ（電磁輻射）の発生を防止することができる。

また、８Ｂ／１０Ｂエンコーディングしたデータを、自己同期型スクランブルを掛けたデータに４０ビット毎にはさむことや、タイミング基準信号ＳＡＶの直前でデスクランブラ４１内のレジスタの値を全て０にセットすることにより、パソロジカルパターンの発生を防止することができる。

なお、以上の例ではカメラ伝送システムに本発明を適用しているが、本発明は、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号を伝送するあらゆるシステムに適用してよい。

本発明を適用したテレビジョン放送局用のカメラ伝送システムの全体構成を示す図である。 図１の放送用カメラの回路構成のうち、本発明に関連する部分を示すブロック図である。 ３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号のフォーマットを示す図である。 ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓによる。４ｋ×２ｋ信号のＨＤ−ＳＤＩ信号へのマッピング方法の概略を示す図である。 ＳＭＰＴＥ ３７２ＭによるＬｉｎｋＡ，ＬｉｎｋＢのデータ構造の概略を示す図である。 Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部の構成を示すブロック図である。 パソロジカルパターンを示す図である。 ＡＣ結合の伝送系におけるベースラインのうねりを示す図である。 タイミング基準信号ＳＡＶ内のＸＹＺのコードを示す図である。 多重部での多重の様子を示す図である。 データ長変換部によって形成されるデータの構造を示す図である。 データ長変換部によって形成されるデータの構造を示す図である。 データ長変換部によって形成されるデータの構造を示す図である。 多重・Ｐ／Ｓ変換部によって生成される１０．６９２Ｇｂｐｓのシリアル・デジタルデータの１ライン分の構造を示す図である。 図１のＣＣＵの回路構成のうち、本発明に関連する部分を示すブロック図である。 Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部の構成を示すブロック図である。 図１の放送用カメラの処理の概要を示す図である。 図１のＣＣＵの処理の概要を示す図である。

符号の説明

１ 放送用カメラ、 ２ ＣＣＵ（カメラコントロールユニット）、 ３ 光ファイバーケーブル、 １１ マッピング部、 １２ Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部、 ３８−１〜３８−８ Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部のブロック、 １３ ＰＬＬ、 １４ 多重部、 １５ データ長変換部、 １６ ＦＩＦＯメモリ、 １７ 多チャンネルデータ形成部、 １８ 多重・Ｐ／Ｓ変換部、 １９ 光電変換部、 ２１ Ｓ／Ｐ（シリアル／パラレル）変換部、 ２２ ＴＲＳ検出部、 ２３ ＦＩＦＯメモリ、 ２４ スクランブラ、 ２５ ８Ｂ／１０Ｂエンコーダ、 ２６ ＦＩＦＯメモリ、 ２７ ＦＩＦＯメモリ、 ２８ 抜き出し部、 ２９ Ｋ２８．５挿入部、 ３０ ８Ｂ／１０Ｂエンコーダ、 ３１ 光電変換部、 ３２ Ｓ／Ｐ変換・多チャンネルデータ形成部、 ３３ 多重部、 ３４ ＰＬＬ、 ３５ ＦＩＦＯメモリ、 ３６ データ長変換部、 ３７ 分離部、 ３８ デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部、 ３８−１〜３８−８ デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部のブロック、 ３９ ４ｋ×２ｋ再生部、 ４１ デスクランブラ、 ４２ ８Ｂ／１０Ｂデコーダ、 ４３ セレクタ、 ４４ ＦＩＦＯメモリ、 ４５ ＦＩＦＯメモリ、 ４６ Ｐ／Ｓ（パラレル／シリアル）変換部、 ４７ ８Ｂ／１０Ｂデコーダ、 ４８ サンプルデータ形成部

Claims (12)

1. ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を、それぞれシリアル／パラレル変換するシリアル／パラレル変換手段と、
   前記シリアル／パラレル変換手段によってシリアル／パラレル変換されたＬｉｎｋＡの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛けるスクランブラであって、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビットまでのデータを出力するスクランブラと、
   前記シリアル／パラレル変換手段によってシリアル／パラレル変換されたＬｉｎｋＢの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみからＲＧＢのビットを抜き出す抜き出し手段と、
   前記抜き出し手段によって抜き出されたＬｉｎｋＢのＲＧＢのビットを８ビット／１０ビットエンコーディングする８ビット／１０ビットエンコーダと、
   前記スクランブラによって自己同期型スクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、前記８ビット／１０ビットエンコーダによって８ビット／１０ビットエンコーディングされたＬｉｎｋＢのパラレル・デジタルデータとを多重する多重手段と、
   前記多重手段によって多重されたパラレル・デジタルデータから、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成するシリアル・デジタルデータ生成手段と
   を備えたことを特徴とする信号処理装置。
2. 請求項１に記載の信号処理装置において、
   前記シリアル／パラレル変換手段によってシリアル／パラレル変換されたＬｉｎｋＡの２サンプルずつから成る４０ビット幅のパラレル・デジタルデータを形成する第１の形成手段と、
   前記抜き出し手段によって抜き出されたＬｉｎｋＢのＲＧＢのビットの２サンプルずつから成る３２ビット幅のパラレル・デジタルデータを形成する第２の形成手段と
   をさらに備え、
   前記スクランブラは、前記第１の形成手段によって形成された４０ビット幅のパラレル・デジタルデータに自己同期型スクランブルを掛け、
   前記第１の８ビット／１０ビットエンコーダは、前記第２の形成手段によって形成された３２ビット幅のパラレル・デジタルデータを８ビット／１０ビットエンコーディングし、
   前記多重手段は、前記ＣＨ２，ＣＨ１，ＣＨ４，ＣＨ３，ＣＨ６，ＣＨ５，ＣＨ８，ＣＨ７の順に多重する
   ことを特徴とする信号処理装置。
3. 請求項１に記載の信号処理装置において、
   前記シリアル／パラレル変換手段によってシリアル／パラレル変換された前記ＣＨ１の各水平ラインのデータのうち、水平ブランキング期間のデータのみを８ビット／１０ビットエンコーディングする第２の８ビット／１０ビットエンコーダ
   をさらに備え、
   前記多重手段は、前記第２の８ビット／１０ビットエンコーダによって８ビット／１０ビットエンコーディングされた水平ブランキング期間のデータも多重する
   ことを特徴とする信号処理装置。
4. 請求項１に記載の信号処理装置において、
   前記スクランブラは、タイミング基準信号ＳＡＶ内のＸＹＺの下位２ビットの値をＬｉｎｋＡの各チャンネル毎に変えて自己同期型スクランブルを掛ける
   ことを特徴とする信号処理装置。
5. 請求項１に記載の信号処理装置において、
   前記シリアル・デジタルデータ生成手段は、
   前記多重手段によって多重されたパラレル・デジタルデータから所定ビット数ずつを取り出して、各々が所定のビットレートを有するｍチャンネルのシリアル・デジタルデータ（但し、前記所定のビットレート×ｍ＝１０．６９２Ｇｂｐｓ）を形成する多チャンネルデータ形成手段と、
   前記多チャンネルデータ形成手段によって形成された前記ｍチャンネルのシリアル・デジタルデータを多重及びパラレル／シリアル変換することにより、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成するデータ多重・パラレル／シリアル変換手段と
   を含むことを特徴とする信号処理装置。
6. ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を、それぞれシリアル／パラレル変換する第１のステップと、
   前記第１のステップでシリアル／パラレル変換したＬｉｎｋＡの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛けるステップであって、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビットまでのデータを出力する第２のステップと、
   前記第１のステップでシリアル／パラレル変換したＬｉｎｋＢの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみからＲＧＢのビットを抜き出す第３のステップと、
   前記第３のステップで抜き出したＬｉｎｋＢのＲＧＢのビットを８ビット／１０ビットエンコーディングする第４のステップと、
   前記第２のステップで自己同期型スクランブルを掛けたＬｉｎｋＡのパラレル・デジタルデータと、前記第４のステップで８ビット／１０ビットエンコーディングしたＬｉｎｋＢのパラレル・デジタルデータとを多重する第５のステップと、
   前記第５のステップで多重したパラレル・デジタルデータから、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成する第７のステップと
   を有することを特徴とする信号処理方法。
7. ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号のうち、ＬｉｎｋＡの各水平ラインのタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛けたデータと、ＬｉｎｋＢ中のＲＧＢのビットを８ビット／１０ビットエンコーディングしたデータとを多重したビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータから、前記８チャンネルのＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を再生する信号処理装置において、
   前記ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータから、パラレル・デジタルデータを生成するパラレル・デジタルデータ生成手段と、
   前記パラレル・デジタルデータ生成手段によって生成されたパラレル・デジタルデータを、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離する分離手段と、
   前記分離手段によって分離されたＬｉｎｋＡのデータに自己同期型デスクランブルを掛けるデスクランブラであって、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにも自己同期型デスクランブルを掛けるデスクランブラと、
   前記分離手段によって分離されたＬｉｎｋＢのデータを８ビット／１０ビットデコーディングする８ビット／１０ビットデコーダと、
   前記８ビット／１０ビットデコーダによって８ビット／１０ビットデコーディングされたＬｉｎｋＢのＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータを形成する形成手段と、
   前記デスクランブラによって自己同期型デスクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、前記形成手段によって形成されたＬｉｎｋＢのパラレル・デジタルデータとをそれぞれパラレル／シリアル変換して、前記ＣＨ１〜ＣＨ８のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を再生するパラレル／シリアル変換手段と
   を備えたことを特徴とする信号処理装置。
8. 請求項７に記載の信号処理装置において、
   前記ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、ＬｉｎｋＡの２サンプルずつと、ＬｉｎｋＢのＲＧＢのビットの２サンプルずつとが多重されており、
   前記デスクランブラによって自己同期型デスクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、前記８ビット／１０ビットデコーダによって８ビット／１０ビットデコーディングされたＬｉｎｋＢのＲＧＢのビットとを、それぞれ１サンプル分ずつに分離する第２の分離手段
   をさらに備え、
   前記形成手段は、前記第２の分離手段によって分離されたＲＧＢのビットからＬｉｎｋＢの各サンプルのデータを形成し、
   前記パラレル／シリアル変換手段は、前記第２の分離手段によって分離されたＬｉｎｋＡのパラレル・デジタルデータをパラレル／シリアル変換する
   ことを特徴とする信号処理装置。
9. 請求項７に記載の信号処理装置において、
   前記ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータには、前記ＣＨ１の各水平ラインの水平ブランキング期間のデータを８ビット／１０ビットデコーディングしたデータも多重されており、
   前記分離手段は、前記ＣＨ１の水平ブランキング期間のデータも分離し、
   前記分離手段によって分離された前記ＣＨ１の水平ブランキング期間のデータを８ビット／１０ビットデコーディングする第２の８ビット／１０ビットデコーダ
   をさらに備え、
   前記ＣＨ１については、前記デスクランブラによって自己同期型デスクランブルを掛けられたタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータと、前記第２の８ビット／１０ビットデコーダによって８ビット／１０ビットデコーディングされた水平ブランキング期間のデータとが前記パラレル／シリアル変換手段によってパラレル／シリアル変換される
   ことを特徴とする信号処理装置。
10. 請求項７に記載の信号処理装置において、
    前記デスクランブラは、自己同期型スクランブルを掛けた後、ＬｉｎｋＡの各チャンネルタイミング基準信号ＳＡＶ内のＸＹＺの下位２ビットの値を（０，０）に書き換える
    ことを特徴とする信号処理装置。
11. 請求項７に記載の信号処理装置において、
    前記パラレル・デジタルデータ生成手段は、
    前記ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータをシリアル／パラレル変換し、該シリアル／パラレル変換したデータから、各々が所定のビットレートを有するｍチャンネルのシリアル・デジタルデータ（但し、前記所定のビットレート×ｍ＝１０．６９２Ｇｂｐｓ）を形成するシリアル／パラレル変換・多チャンネルデータ形成手段と、
    前記シリアル／パラレル変換・多チャンネルデータ形成手段によって形成されたｍチャンネルの前記シリアル・デジタルデータを多重する多重手段
    を含み、
    前記分離手段は、前記多重手段によって多重されたパラレル・デジタルデータを、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離する
    ことを特徴とする信号処理装置。
12. ＳＭＰＴＥ ４３５Ｍ Ｐａｒｔ１の５．４ Ｏｃｔａ Ｌｉｎｋ １．５ Ｇｂｐｓ Ｃｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号のうち、ＬｉｎｋＡの各水平ラインのタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛けたデータと、ＬｉｎｋＢ中のＲＧＢのビットを８ビット／１０ビットエンコーディングしたデータとを多重したビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータから、前記８チャンネルのＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を再生する信号処理方法において、
    前記ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータから、パラレル・デジタルデータを生成する第１のステップと、
    前記第１のステップで生成されたパラレル・デジタルデータを、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離する第２のステップと、
    前記第２のステップで分離したＬｉｎｋＡのデータに自己同期型デスクランブルを掛けるステップであって、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにも自己同期型デスクランブルを掛ける第３のステップと、
    前記第２のステップで分離したＬｉｎｋＢのデータを８ビット／１０ビットデコーディングする第４のステップと、
    前記第４のステップで８ビット／１０ビットデコーディングしたＬｉｎｋＢのＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータを形成する第５のステップと、
    前記第３のステップで自己同期型デスクランブルを掛けたＬｉｎｋＡのパラレル・デジタルデータと、前記第５のステップで形成したＬｉｎｋＢのパラレル・デジタルデータとをそれぞれパラレル／シリアル変換して、前記ＣＨ１〜ＣＨ８のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を再生する第６のステップと
    を有することを特徴とする信号処理方法。

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