JP4910621B2

JP4910621B2 - Signal processing apparatus and signal processing method

Info

Publication number: JP4910621B2
Application number: JP2006281610A
Authority: JP
Inventors: 重行山下
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-10-16
Filing date: 2006-10-16
Publication date: 2012-04-04
Anticipated expiration: 2026-10-16
Also published as: JP2008099189A

Description

本発明は、３８４０×２１６０／２４Ｐ，２４／１．００１Ｐ，２５Ｐ，３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号をビットレート１０Ｇｂｐｓ以上でシリアル伝送するための信号処理装置及び信号処理方法に関する。 The present invention relates to a signal processing apparatus for serially transmitting 3840 × 2160 / 24P, 24 / 1.001P, 25P, 30P, 30 / 1.001P / 4: 4: 4/12 bit signals at a bit rate of 10 Gbps or more, and The present invention relates to a signal processing method.

本出願人は、４ｋ×２ｋ信号（４ｋサンプル×２ｋラインの超高解像度信号）の一種である３８４０×２１６０／３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ビットレート１０Ｇｂｐｓ以上でシリアル伝送するための発明を既に開示済みである（特許文献１）。 The applicant of the present invention uses a 3840 × 2160 / 30P, 30 / 1.001P / 4: 4: 4/12 bit signal, which is a kind of 4k × 2k signal (4k samples × 2k lines), a bit rate. An invention for serial transmission at 10 Gbps or higher has already been disclosed (Patent Document 1).

特開２００５−３２８４９４号公報JP 2005-328494 A

上記特許文献１には、３８４０×２１６０／３０Ｐ／４：４：４／１２ビット信号だけでなく３８４０×２１６０／２４Ｐ／４：４：４／１２ビット信号や３８４０×２１６０／２５Ｐ／４：４：４／１２ビット信号をもビットレート１０Ｇｂｐｓ以上でシリアル伝送する技術は開示されていない。 In the above-mentioned Patent Document 1, not only a 3840 × 2160 / 30P / 4: 4: 4 / 12-bit signal but also a 3840 × 2160 / 24P / 4: 4: 4 / 12-bit signal or a 3840 × 2160 / 25P / 4: 4 : A technique for serially transmitting a 4 / 12-bit signal at a bit rate of 10 Gbps or higher is not disclosed.

本発明は、上述の点に鑑み、３８４０×２１６０／２４Ｐ，２４／１．００１Ｐ，２５Ｐ，３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ビットレート１０Ｇｂｐｓ以上でシリアル伝送することを課題とする。 In view of the above points, the present invention serially transmits 3840 × 2160 / 24P, 24 / 1.001P, 25P, 30P, 30 / 1.001P / 4: 4: 4/12 bit signals at a bit rate of 10 Gbps or more. The task is to do.

上記課題を解決するために、本発明に係る第１の信号処理装置は、
ＳＭＰＴＥ４３５ＭＰａｒｔ１の５．４ＯｃｔａＬｉｎｋ１．５ＧｂｐｓＣｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を、それぞれシリアル／パラレル変換するシリアル／パラレル変換手段と、
前記シリアル／パラレル変換手段によってシリアル／パラレル変換されたＬｉｎｋＡの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛けるスクランブラであって、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビットまでのデータを出力するスクランブラと、
前記シリアル／パラレル変換手段によってシリアル／パラレル変換されたＬｉｎｋＢの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみからＲＧＢのビットを抜き出す抜き出し手段と、
前記抜き出し手段によって抜き出されたＬｉｎｋＢのＲＧＢのビットを８ビット／１０ビットエンコーディングする８ビット／１０ビットエンコーダと、
前記スクランブラによって自己同期型スクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、前記８ビット／１０ビットエンコーダによって８ビット／１０ビットエンコーディングされたＬｉｎｋＢのパラレル・デジタルデータとを多重する多重手段と、
前記多重手段によって多重されたパラレル・デジタルデータから、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成するシリアル・デジタルデータ生成手段と
を備えたことを特徴とする。 In order to solve the above problems, a first signal processing apparatus according to the present invention provides:
HD-SDI format of CH1 to CH8 (CH1, CH3, CH5, CH7 as LinkA and CH2, CH4, CH6, CH8 as LinkB) mapped according to 5.4 Octa Link 1.5 Gbps Class of SMPTE 435M Part1 Serial / parallel conversion means for serial / parallel conversion of serial / digital video signals,
Of the data of each horizontal line of Link A serial / parallel converted by the serial / parallel converter, only the data of timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC are self-synchronized. A scrambler that performs type scrambling, and encodes by setting all register values in the scrambler to 0 immediately before the timing reference signal SAV, and outputs data up to at least several bits following the error detection code CRC Bra,
Of the data of each horizontal line of LinkB serial / parallel converted by the serial / parallel conversion means, only the data of RGB from only the data of the timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC is obtained. Extraction means for extracting the bit;
An 8-bit / 10-bit encoder that performs 8-bit / 10-bit encoding of LinkB RGB bits extracted by the extraction means;
Multiplexing means for multiplexing the LinkA parallel digital data self-synchronized by the scrambler and the LinkB parallel digital data encoded by the 8-bit / 10-bit encoder by the 8-bit / 10-bit encoder;
And serial digital data generating means for generating serial digital data having a bit rate of 10.692 Gbps from the parallel digital data multiplexed by the multiplexing means.

また、本発明に係る第１の信号処理方法は、
ＳＭＰＴＥ４３５ＭＰａｒｔ１の５．４ＯｃｔａＬｉｎｋ１．５ＧｂｐｓＣｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を、それぞれシリアル／パラレル変換する第１のステップと、
前記第１のステップでシリアル／パラレル変換したＬｉｎｋＡの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛けるステップであって、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビットまでのデータを出力する第２のステップと、
前記第１のステップでシリアル／パラレル変換したＬｉｎｋＢの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみからＲＧＢのビットを抜き出す第３のステップと、
前記第３のステップで抜き出したＬｉｎｋＢのＲＧＢのビットを８ビット／１０ビットエンコーディングする第４のステップと、
前記第２のステップで自己同期型スクランブルを掛けたＬｉｎｋＡのパラレル・デジタルデータと、前記第４のステップで８ビット／１０ビットエンコーディングしたＬｉｎｋＢのパラレル・デジタルデータとを多重する第５のステップと、
前記第５のステップで多重したパラレル・デジタルデータから、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成する第７のステップと
を有することを特徴とする。 The first signal processing method according to the present invention includes:
HD-SDI format of CH1 to CH8 (CH1, CH3, CH5, CH7 as LinkA and CH2, CH4, CH6, CH8 as LinkB) mapped according to 5.4 Octa Link 1.5 Gbps Class of SMPTE 435M Part1 A first step of serial / parallel conversion of each serial digital video signal;
Of the data of each horizontal line of Link A serial / parallel converted in the first step, only the data of the timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC is self-synchronized scrambled. A second step of encoding data by setting all register values in the scrambler to 0 immediately before the timing reference signal SAV, and outputting data up to at least several bits following the error detection code CRC When,
Of the link B horizontal line data serial / parallel converted in the first step, RGB bits are obtained only from the data of the timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC. A third step to extract,
A fourth step of encoding 8 bits / 10 bits of RGB bits of LinkB extracted in the third step;
A fifth step of multiplexing the LinkA parallel digital data subjected to self-synchronization scrambling in the second step and the LinkB parallel digital data encoded in 8 bits / 10 bits in the fourth step;
And a seventh step of generating serial digital data having a bit rate of 10.692 Gbps from the parallel digital data multiplexed in the fifth step.

この第１の信号処理装置，信号処理方法は、３８４０×２１６０／２４Ｐ，２４／１．００１Ｐ，２５Ｐ，３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号をシリアル・デジタルデータとして送信する側の信号処理に関する発明である。この第１の信号処理装置，信号処理方法では、３８４０×２１６０／２４Ｐ，２４／１．００１Ｐ，２５Ｐ，３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号をＳＭＰＴＥ４３５ＭＰａｒｔ１の５．４ＯｃｔａＬｉｎｋ１．５ＧｂｐｓＣｌａｓｓに従ってＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩ信号にマッピングすると、これらのＨＤ−ＳＤＩ信号がそれぞれシリアル／パラレル変換された後、ＬｉｎｋＡについては自己同期型スクランブルが掛けられ、ＬｉｎｋＢについてはＲＧＢのビットが８ビット／１０ビットエンコーディングされる。 This first signal processing apparatus and signal processing method uses 3840 × 2160 / 24P, 24 / 1.001P, 25P, 30P, 30 / 1.001P / 4: 4: 4/12 bit signals as serial digital data. The present invention relates to signal processing on the transmitting side. In this first signal processing apparatus and signal processing method, 3840 × 2160 / 24P, 24 / 1.001P, 25P, 30P, 30 / 1.001P / 4: 4: 4 / 12-bit signal is converted to SMPTE 435M Part 1 5 .4 When mapping to HD-SDI signals of CH1 to CH8 (CH1, CH3, CH5, CH7 being LinkA and CH2, CH4, CH6, CH8 being LinkB) according to Octa Link 1.5 Gbps Class, these HD-SDI signals After the signals are serial / parallel converted, self-synchronization scrambling is applied to Link A, and RGB bits are encoded to 8 bits / 10 bits for Link B.

ＬｉｎｋＡについては、各水平ラインの全てのデータに自己同期型スクランブルを掛けるのではなく、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛け、水平ブランキング期間のデータには自己同期型スクランブルを掛けない。そして、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビットまでのデータを出力する。 For LinkA, self-synchronous scrambling is not applied to all data in each horizontal line, but only data of timing reference signal SAV, active line, timing reference signal EAV, line number LN, and error detection code CRC is used. Scrambling is applied, and data in the horizontal blanking period is not subjected to self-synchronization scrambling. Then, immediately before the timing reference signal SAV, all the register values in the scrambler are set to 0 and encoded, and data of at least several bits following the error detection code CRC is output.

こうしたスクランブルを行うのは、次のような理由による。従来の自己同期型スクランブル方式では各水平ラインの全てのデータを途切れることなく送信するが、本発明では、自己同期型スクランブルを掛けた水平ブランキング期間のデータを送信しない。そのための方法としては、水平ブランキング期間も含めて各水平ラインの全てのデータにスクランブルを掛けるが水平ブランキング期間のデータだけは送信しない、という方法もある。しかし、その方法では、送信のスクランブラと受信のデスクランブラとでデータの連続性が保存されないので、受信側のデスクランブラでデータを再生する時にＣＲＣの最後の数ビットで桁上がりの計算間違いを起こし、正確に誤り検出符号ＣＲＣが再生されない。また、データを送信しない水平ブランキング期間でスクランブラのクロックを止めることによって正確にＣＲＣを再生できるようにするという方式もあるが、その方法を採用すると、ＣＲＣの計算時に次のタイミング基準信号ＳＡＶが必要となり、タイミング制御が困難になる等の問題が発生する。 Such scramble is performed for the following reason. In the conventional self-synchronizing scramble method, all data of each horizontal line is transmitted without interruption, but in the present invention, data in the horizontal blanking period subjected to self-synchronizing scramble is not transmitted. As a method for that purpose, there is a method in which all data in each horizontal line including the horizontal blanking period is scrambled but only data in the horizontal blanking period is not transmitted. However, this method does not preserve the continuity of data between the transmission scrambler and the reception descrambler. Therefore, when the data is played back by the descrambler on the receiving side, the calculation error of the carry is calculated with the last few bits of the CRC. As a result, the error detection code CRC is not accurately reproduced. In addition, there is a method in which the CRC can be accurately reproduced by stopping the clock of the scrambler in the horizontal blanking period in which no data is transmitted. And the problem that timing control becomes difficult occurs.

そこで、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみにスクランブルを掛け、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビットまでのデータを出力するようにした。 Therefore, only the timing reference signal SAV, active line, timing reference signal EAV, line number LN, and error detection code CRC data are scrambled, and all the register values in the scrambler are set to 0 immediately before the timing reference signal SAV. The data is encoded and data up to at least several bits following the error detection code CRC is output.

こうすることにより、受信側の装置では、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにもデスクランブルを掛けることにより、掛け算回路であるデスクランブラの桁上がりを考慮した正確な計算を行って元のデータを再生することができる。 In this way, the receiving device sets all the register values in the descrambler to 0 immediately before the timing reference signal SAV and starts decoding, and at least several bits of data following the error detection code CRC are generated. In addition, by applying descrambling, the original data can be reproduced by performing an accurate calculation in consideration of the carry of the descrambler which is a multiplication circuit.

さらに、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットすると、スクランブルデータにパソロジカルパターンが発生しないことが計算によって判明したので、伝送符号として良好な信号であるといえる。 Further, since it has been found by calculation that no register pattern is generated in the scrambled data when all the register values in the scrambler are set to 0 immediately before the timing reference signal SAV, it can be said that the signal is a good signal as a transmission code. .

ＬｉｎｋＢについては、各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみからＲＧＢのビットが抜き出され、このＲＧＢのビットが８ビット／１０ビットエンコーディングされる。そして、このようにして自己同期型スクランブルを掛けられたＬｉｎｋＡのデータと、このようにして８ビット／１０ビットエンコーディングされたＬｉｎｋＢのデータとが多重され、その多重されたパラレル・デジタルデータから、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータが生成される。 For Link B, RGB bits are extracted from only the data of the timing reference signal SAV, the active line, the timing reference signal EAV, the line number LN, and the error detection code CRC from the data of each horizontal line. 8-bit / 10-bit encoding is performed. Then, the link A data thus self-synchronized scrambled and the link B data encoded in this manner 8 bits / 10 bits are multiplexed, and from the multiplexed parallel digital data, a bit is obtained. Serial digital data with a rate of 10.692 Gbps is generated.

次に、本発明に係る第２の信号処理装置は、
ＳＭＰＴＥ４３５ＭＰａｒｔ１の５．４ＯｃｔａＬｉｎｋ１．５ＧｂｐｓＣｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号のうち、ＬｉｎｋＡの各水平ラインのタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛けたデータと、ＬｉｎｋＢ中のＲＧＢのビットを８ビット／１０ビットエンコーディングしたデータとを多重したビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータから、前記８チャンネルのＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を再生する信号処理装置において、
前記ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータから、パラレル・デジタルデータを生成するパラレル・デジタルデータ生成手段と、
前記パラレル・デジタルデータ生成手段によって生成されたパラレル・デジタルデータを、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離する分離手段と、
前記分離手段によって分離されたＬｉｎｋＡのデータに自己同期型デスクランブルを掛けるデスクランブラであって、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにも自己同期型デスクランブルを掛けるデスクランブラと、
前記分離手段によって分離されたＬｉｎｋＢのデータを８ビット／１０ビットデコーディングする８ビット／１０ビットデコーダと、
前記８ビット／１０ビットデコーダによって８ビット／１０ビットデコーディングされたＬｉｎｋＢのＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータを形成する形成手段と、
前記デスクランブラによって自己同期型デスクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、前記形成手段によって形成されたＬｉｎｋＢのパラレル・デジタルデータとをそれぞれパラレル／シリアル変換して、前記ＣＨ１〜ＣＨ８のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を再生するパラレル／シリアル変換手段と
を備えたことを特徴とする。 Next, a second signal processing apparatus according to the present invention is as follows.
HD-SDI format of CH1 to CH8 (CH1, CH3, CH5, CH7 as LinkA and CH2, CH4, CH6, CH8 as LinkB) mapped according to 5.4 Octa Link 1.5 Gbps Class of SMPTE 435M Part1 Among the serial digital video signals, data obtained by multiplying only the data of the timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC of each horizontal line of LinkA by self-synchronization scramble, and LinkB The 8-channel HD-SDI format is converted from serial digital data with a bit rate of 10.692 Gbps, which is obtained by multiplexing 8 bits / 10-bit encoded data of RGB bits in the middle. In a signal processing device for reproducing a real digital video signal,
Parallel digital data generating means for generating parallel digital data from serial digital data of the bit rate of 10.692 Gbps;
Separating means for separating the parallel digital data generated by the parallel digital data generating means into data of each channel of Link A and Link B;
A descrambler that performs self-synchronous descrambling on the Link A data separated by the separating means, sets all register values in the descrambler to 0 immediately before the timing reference signal SAV, and starts decoding. A descrambler that applies self-synchronous descrambling to at least several bits of data following the error detection code CRC;
An 8-bit / 10-bit decoder for decoding 8-bit / 10-bit Link B data separated by the separation means;
Forming means for forming data of each sample of LinkB from RGB bits of LinkB decoded by 8 bits / 10 bits by the 8-bit / 10-bit decoder;
The parallel digital data of Link A that has been subjected to self-synchronous descrambling by the descrambler and the parallel digital data of Link B formed by the forming means are respectively converted from parallel to serial, and the HDs of CH1 to CH8 are obtained. A parallel / serial conversion means for reproducing a serial digital video signal in the SDI format is provided.

また、本発明に係る第２の信号処理方法は、
ＳＭＰＴＥ４３５ＭＰａｒｔ１の５．４ＯｃｔａＬｉｎｋ１．５ＧｂｐｓＣｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号のうち、ＬｉｎｋＡの各水平ラインのタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛けたデータと、ＬｉｎｋＢ中のＲＧＢのビットを８ビット／１０ビットエンコーディングしたデータとを多重したビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータから、前記８チャンネルのＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を再生する信号処理方法において、
前記ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータから、パラレル・デジタルデータを生成する第１のステップと、
前記第１のステップで生成されたパラレル・デジタルデータを、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離する第２のステップと、
前記第２のステップで分離したＬｉｎｋＡのデータに自己同期型デスクランブルを掛けるステップであって、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにも自己同期型デスクランブルを掛ける第３のステップと、
前記第２のステップで分離したＬｉｎｋＢのデータを８ビット／１０ビットデコーディングする第４のステップと、
前記第４のステップで８ビット／１０ビットデコーディングしたＬｉｎｋＢのＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータを形成する第５のステップと、
前記第３のステップで自己同期型デスクランブルを掛けたＬｉｎｋＡのパラレル・デジタルデータと、前記第５のステップで形成したＬｉｎｋＢのパラレル・デジタルデータとをそれぞれパラレル／シリアル変換して、前記ＣＨ１〜ＣＨ８のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号を再生する第６のステップと
を有することを特徴とする。 Moreover, the second signal processing method according to the present invention includes:
HD-SDI format of CH1 to CH8 (CH1, CH3, CH5, CH7 as LinkA and CH2, CH4, CH6, CH8 as LinkB) mapped according to 5.4 Octa Link 1.5 Gbps Class of SMPTE 435M Part1 Among the serial digital video signals, data obtained by multiplying only the data of the timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC of each horizontal line of LinkA by self-synchronization scramble, and LinkB The 8-channel HD-SDI format is converted from serial digital data with a bit rate of 10.692 Gbps, which is obtained by multiplexing 8 bits / 10-bit encoded data of RGB bits in the middle. In a signal processing method for reproducing a real digital video signal,
A first step of generating parallel digital data from the serial digital data having the bit rate of 10.692 Gbps;
A second step of separating the parallel digital data generated in the first step into data of each channel of Link A and Link B;
In this step, self-synchronous descrambling is applied to the LinkA data separated in the second step, and all the register values in the descrambler are set to 0 immediately before the timing reference signal SAV and decoding is started. A third step of applying self-synchronous descrambling to at least several bits of data following the error detection code CRC;
A fourth step of decoding 8-bit / 10-bit LinkB data separated in the second step;
A fifth step of forming data of each sample of LinkB from the RGB bits of LinkB which have been 8-bit / 10-bit decoded in the fourth step;
The parallel digital data of Link A subjected to self-synchronizing descrambling in the third step and the parallel digital data of Link B formed in the fifth step are respectively converted from parallel to serial, and the CH1 to CH8 are converted. And a sixth step of reproducing a serial digital video signal of the HD-SDI format.

この第２の信号処理装置，信号処理方法は、前述の第１の信号処理装置，信号処理方法によって生成されたシリアル・デジタルデータを受信する側の信号処理に関する発明である。この第２の信号処理装置，信号処理方法では、このビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータからパラレル・デジタルデータが生成され、このパラレル・デジタルデータが、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離される。 The second signal processing apparatus and signal processing method are inventions related to signal processing on the side of receiving serial digital data generated by the first signal processing apparatus and signal processing method described above. In the second signal processing apparatus and signal processing method, parallel digital data is generated from serial digital data with a bit rate of 10.692 Gbps, and the parallel digital data is separated into data of each channel of Link A and Link B. Is done.

分離されたＬｉｎｋＡのデータについては、自己同期型デスクランブルが掛けられるが、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードが開始されるとともに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにも自己同期型デスクランブルが掛けられる。これにより、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルが掛けられ、水平ブランキング期間のデータには自己同期型スクランブルが掛けられていないにもかかわらず、掛け算回路であるデスクランブラの桁上がりを考慮した正確な計算を行って元のデータを再生することができる。 The separated LinkA data is subjected to self-synchronization descrambling, but all the register values in the descrambler are set to 0 immediately before the timing reference signal SAV and decoding is started. Self-synchronizing descrambling is also applied to at least several bits of data following the CRC. As a result, only the data of the timing reference signal SAV, the active line, the timing reference signal EAV, the line number LN, and the error detection code CRC is subjected to self-synchronization scrambling, and the data in the horizontal blanking period is subjected to self-synchronization scrambling. In spite of this, the original data can be reproduced by performing an accurate calculation considering the carry of the descrambler which is a multiplication circuit.

分離されたＬｉｎｋＢのデータについては、８ビット／１０ビットデコーディングしたＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータが形成される。そして、自己同期型デスクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、各サンプルを形成されたＬｉｎｋＢのパラレル・デジタルデータとがそれぞれパラレル／シリアル変換され、ＳＭＰＴＥ４３５ＭＰａｒｔ１の５．４ＯｃｔａＬｉｎｋ１．５ＧｂｐｓＣｌａｓｓに従ってマッピングされたＣＨ１〜ＣＨ８のＨＤ−ＳＤＩ信号が再生される。 With respect to the separated LinkB data, the data of each sample of LinkB is formed from the RGB bits decoded by 8 bits / 10 bits. Then, the parallel digital data of Link A subjected to self-synchronous descrambling and the parallel digital data of Link B forming each sample are subjected to parallel / serial conversion, and 5.4 Octa Link 1 of SMPTE 435M Part1. The HD-SDI signals of CH1 to CH8 mapped according to .5 Gbps Class are reproduced.

本発明によれば、３８４０×２１６０／２４Ｐ，２４／１．００１Ｐ，２５Ｐ，３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ＳＭＰＴＥ４３５ＭＰａｒｔ１の５．４ＯｃｔａＬｉｎｋ１．５ＧｂｐｓＣｌａｓｓに従ってＣＨ１〜ＣＨ８（ＬｉｎｋＡ及びＬｉｎｋＢ）のＨＤ−ＳＤＩフォーマットのシリアル・デジタルビデオ信号にマッピングすることにより、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータに変換して伝送することができ、且つ、自己同期型スクランブルを掛けた水平ブランキング期間のデータを送信しないにもかかわらず、受信側で正確に元のデータを再生することができるという効果が得られる。 According to the present invention, 3840 × 2160 / 24P, 24 / 1.001P, 25P, 30P, 30 / 1.001P / 4: 4: 4 / 12-bit signals are converted to SMPTE 435M Part 1 5.4 Octa Link 1. By mapping to serial digital video signals in HD-SDI format of CH1 to CH8 (Link A and Link B) according to 5 Gbps Class, it can be converted into serial digital data with a bit rate of 10.692 Gbps, and transmitted. Even if the horizontal blanking period data subjected to self-synchronization scrambling is not transmitted, the receiving side can reproduce the original data accurately.

以下、本発明の実施の形態を図面を用いて説明する。図１は、本発明を適用したテレビジョン放送局用のカメラ伝送システムの全体構成を示す図である。このカメラ伝送システムは、複数台の放送用カメラ１とＣＣＵ（カメラコントロールユニット）２とで構成されており各放送用カメラ１が光ファイバーケーブル３でＣＣＵ２に接続されている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a diagram showing an overall configuration of a camera transmission system for a television broadcasting station to which the present invention is applied. This camera transmission system includes a plurality of broadcasting cameras 1 and a CCU (camera control unit) 2, and each broadcasting camera 1 is connected to the CCU 2 by an optical fiber cable 3.

各放送用カメラ１は、同一構成のものであり、４ｋ×２ｋ信号（４ｋサンプル×２ｋラインの超高解像度信号）として３８４０×２１６０／２４Ｐ，２４／１．００１Ｐ，２５Ｐ，３０Ｐ，３０／１．００１Ｐ（以下単に２４Ｐ，２５Ｐ，３０Ｐと記載する）／４：４：４／１２ビット信号を生成するカメラである。 Each broadcast camera 1 has the same configuration, and is 3840 × 2160 / 24P, 24 / 1.001P, 25P, 30P, 30/1 as 4k × 2k signals (4k samples × 2k lines of ultra-high resolution signals). .001P (hereinafter simply referred to as 24P, 25P, 30P) / 4: 4: 4/12 bit camera that generates a signal.

ＣＣＵ２は、各放送用カメラ１を制御したり、各放送用カメラ１から映像信号を受信したり、各放送用カメラ１のモニタに他の放送用カメラ１で撮影中の映像を表示させるための映像信号（リターンビデオ）送信するユニットである。 The CCU 2 controls each broadcast camera 1, receives a video signal from each broadcast camera 1, and causes the monitor of each broadcast camera 1 to display a video being shot by another broadcast camera 1. This unit transmits video signals (return video).

図２は、放送用カメラ１の回路構成のうち、本発明に関連する部分を示すブロック図である。放送用カメラ１内の撮像部及び映像信号処理部（図示略）によって生成された３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号が、マッピング部１１に送られる。 FIG. 2 is a block diagram showing a part related to the present invention in the circuit configuration of the broadcast camera 1. A 3840 × 2160 / 24P, 25P, 30P / 4: 4: 4/12 bit signal generated by an imaging unit and a video signal processing unit (not shown) in the broadcast camera 1 is sent to the mapping unit 11.

図３は、この３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号のフォーマットを示す図である。３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号は、ワード長が１２ビットずつのＧデータ系列，Ｂデータ系列，Ｒデータ系列を同期を取って並列配置した、３６ビット幅の信号である。１フレーム期間は１／２４秒，１／２５秒，１／３０秒のうちのいずれかであり、１フレーム期間内に２１６０の有効ライン期間が含まれている。 FIG. 3 is a diagram showing the format of this 3840 × 2160 / 24P, 25P, 30P / 4: 4: 4 / 12-bit signal. 3840 × 2160 / 24P, 25P, 30P / 4: 4: 4 / 12-bit signals are 36 bits in which G data series, B data series, and R data series each having a word length of 12 bits are synchronized and arranged in parallel. It is a width signal. One frame period is any one of 1/24 seconds, 1/25 seconds, and 1/30 seconds, and 2160 effective line periods are included in one frame period.

各有効ライン期間には、タイミング基準信号ＥＡＶ（End of Active Video）と、ライン番号ＬＮと、誤り検出符号ＣＲＣと、水平ブランキング期間（補助データ／未定義ワードデータの区間）と、タイミング基準信号ＳＡＶ（Start of Active Video）と、映像データの区間であるアクティブラインとが配置される。アクティブラインのサンプル数は３８４０であり、Ｇデータ系列，Ｂデータ系列，Ｒデータ系列のアクティブラインには、それぞれＧ，Ｂ，Ｒの映像データが配置される。 In each effective line period, a timing reference signal EAV (End of Active Video), a line number LN, an error detection code CRC, a horizontal blanking period (a section of auxiliary data / undefined word data), and a timing reference signal An SAV (Start of Active Video) and an active line which is a section of video data are arranged. The number of samples in the active line is 3840, and G, B, and R video data are arranged on the active lines of the G data series, B data series, and R data series, respectively.

図２のマッピング部１１は、この３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号を、ＳＭＰＴＥ４３５Ｍに従ってＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）の８チャンネルのビットレート１．４８５Ｇｂｐｓまたは１．４８５Ｇｂｐｓ／１．００１（以下単に１．４８５Ｇｂｐｓと記載する）のＨＤ−ＳＤＩ信号にマッピングする回路である。 The mapping unit 11 in FIG. 2 converts this 3840 × 2160 / 24P, 25P, 30P / 4: 4: 4 / 12-bit signal into CH1 to CH8 (CH1, CH3, CH5, CH7 and LinkB which are LinkA) according to SMPTE 435M. This is a circuit that maps to an HD-SDI signal with a bit rate of 1.485 Gbps or 1.485 Gbps / 1.001 (hereinafter simply referred to as 1.485 Gbps) of 8 channels of certain CH2, CH4, CH6, and CH8).

ＳＭＰＴＥ４３５Ｍは、複数チャンネルのＨＤ−ＳＤＩ信号を、２サンプル（４０ビット）単位で８Ｂ／１０Ｂエンコーディングして５０ビットに変換し、チャンネル毎に多重してビットレート１０．６９２Ｇｂｐｓまたは１０．６９２Ｇｂｐｓ／１．００１（以下単に１０．６９２Ｇｂｐｓと記載する）でシリアル伝送する１０Ｇインタフェースの規格である。４ｋ×２ｋ信号をＨＤ−ＳＤＩ信号にマッピングする方法は、ＳＭＰＴＥ４３５ＭＰａｒｔ１の５．４ＯｃｔａＬｉｎｋ１．５ＧｂｐｓＣｌａｓｓのＦｉｇｕｒｅ３及びＦｉｇｕｒｅ４に示されており、図４はその概略を示す図である。４ｋ×２ｋ信号の１フレーム分のデータが、画面の上下左右に４分割した４つのＳｕｂｉｍａｇｅ１〜４に分割される。そして、各Ｓｕｂｉｍａｇｅ１，２，３，４から、ＳＭＰＴＥ３７２Ｍ（ＤｕａｌＬｉｎｋ）によるＣＨ１（ＬｉｎｋＡ）及びＣＨ２（ＬｉｎｋＢ），ＣＨ３（ＬｉｎｋＡ）及びＣＨ４（ＬｉｎｋＢ），ＣＨ５（ＬｉｎｋＡ）及びＣＨ６（ＬｉｎｋＢ），ＣＨ７（ＬｉｎｋＡ）及びＣＨ８（ＬｉｎｋＢ）がそれぞれ形成される。 The SMPTE 435M encodes a multi-channel HD-SDI signal into 50 bits by performing 8B / 10B encoding in units of 2 samples (40 bits), and multiplexes each channel to multiplex the bit rate 10.692 Gbps or 10.692 Gbps / 1. .001 (hereinafter simply referred to as 10.692 Gbps) 10G interface standard for serial transmission. A method for mapping a 4k × 2k signal to an HD-SDI signal is shown in FIG. 3 and FIG. 4 of 5.4 Octa Link 1.5 Gbps Class of SMPTE 435M Part1, and FIG. 4 is a diagram showing an outline thereof. Data for one frame of a 4k × 2k signal is divided into four Subimages 1 to 4 that are divided into four on the top, bottom, left, and right of the screen. Then, from each Subimage 1, 2, 3, 4 from SMPTE 372M (Dual Link), CH1 (LinkA) and CH2 (LinkB), CH3 (LinkA) and CH4 (LinkB), CH5 (LinkA) and CH6 (LinkB), CH7 (LinkA) and CH8 (LinkB) are formed.

ＬｉｎｋＡ，ＬｉｎｋＢのデータ構造は、ＳＭＰＴＥ３７２ＭのＴａｂｌｅ２及びＦｉｇｕｒｅ６に示されており、図５はその概略を示す図である。図５（ａ）に示すように、ＬｉｎｋＡは、１サンプルが２０ビットであり、全てのビットがＲＧＢの値を表している。ＬｉｎｋＢも、図５（ａ）に示すように１サンプルが２０ビットであるが、図５（ｂ）に示すように、１０ビットのＲ‘Ｇ’Ｂ‘ｎ：０−１のうち、ビットナンバー２〜７の６ビットのみがＲＧＢの値を表しており、したがって１サンプル中でＲＧＢの値を表しているビット数は１６ビットである。 The data structure of Link A and Link B is shown in Table 2 and FIG. 6 of SMPTE 372M, and FIG. 5 is a diagram showing an outline thereof. As shown in FIG. 5A, in LinkA, one sample is 20 bits, and all bits represent RGB values. In Link B, one sample is 20 bits as shown in FIG. 5A, but as shown in FIG. 5B, the bit number of 10 bits R′G′B′n: 0−1 Only 6 bits from 2 to 7 represent RGB values, and therefore the number of bits representing RGB values in one sample is 16 bits.

マッピング部１１によってこのようにマッピングされたＣＨ１〜ＣＨ８のＨＤ−ＳＤＩ信号は、図２に示すようにＳ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２に送られる。 The CH1 to CH8 HD-SDI signals mapped in this way by the mapping unit 11 are sent to the S / P / scramble / 8B / 10B unit 12 as shown in FIG.

図６は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２の構成を示すブロック図である。Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２は、各ＣＨ１〜ＣＨ８に一対一に対応した８個のブロック１２−１〜１２−８から成っている。 FIG. 6 is a block diagram showing the configuration of the S / P / scramble / 8B / 10B unit 12. The S / P / scramble / 8B / 10B unit 12 is composed of eight blocks 12-1 to 12-8 corresponding to each of the CH1 to CH8 on a one-to-one basis.

ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７用のブロック１２−１，１２−３，１２−５，１２−７は、ブロック１２−１だけがブロック１２−３，１２−５，１２−７と構成が相違しており、ブロック１２−３，１２−５，１２−７は同一構成である（図ではブロック１２−３について構成を記載し，１２−５，１２−７の構成の記載は省略している）。ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８用のブロック１２−２，１２−４，１２−６，１２−８は、全て同一構成である（図ではブロック１２−２について構成を記載し，１２−４，１２−６，１２−８の構成の記載は省略している）。また、各ブロックにおいて同一の処理を行う部分には同一符号を付している。 The blocks 12-1, 12-3, 12-5, and 12-7 for CH1, CH3, CH5, and CH7 that are LinkA are configured only by the block 12-1 as the blocks 12-3, 12-5, and 12-7. The blocks 12-3, 12-5, and 12-7 have the same configuration (in the figure, the configuration of the block 12-3 is described, and the description of the configuration of 12-5 and 12-7 is omitted). ing). The blocks B-2, 12-4, 12-6, and 12-8 for CH2, CH4, CH6, and CH8, which are Link B, all have the same configuration (in the figure, the configuration is described for the block 12-2, and 12- 4, 12-6 and 12-8 are omitted.) In addition, the same reference numerals are given to portions that perform the same processing in each block.

最初に、ＬｉｎｋＡ用のブロック１２−１，１２−３，１２−５，１２−７について説明する。ブロック１２−１，１２−３，１２−５，１２−７では、入力したＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のＨＤ−ＳＤＩ信号が、Ｓ／Ｐ（シリアル／パラレル）変換部２１に送られる。Ｓ／Ｐ変換部２１は、このＨＤ−ＳＤＩ信号をビットレート７４．２５Ｍｂｐｓまたは７４．２５Ｍｂｐｓ／１．００１（以下単に７４．２５Ｍｂｐｓと記載する）の２０ビット幅のパラレル・デジタルデータにシリアル／パラレル変換するとともに、７４．２５ＭＨｚのクロックを抽出する。 First, the blocks 12-1, 12-3, 12-5, and 12-7 for Link A will be described. In blocks 12-1, 12-3, 12-5, and 12-7, the input HD-SDI signals of CH1, CH3, CH5, and CH7 are sent to an S / P (serial / parallel) converter 21. The S / P converter 21 converts the HD-SDI signal into 20-bit parallel digital data having a bit rate of 74.25 Mbps or 74.25 Mbps / 1.001 (hereinafter simply referred to as 74.25 Mbps). At the same time, the 74.25 MHz clock is extracted.

Ｓ／Ｐ変換部２１によってシリアル／パラレル変換されたパラレル・デジタルデータは、ＴＲＳ検出部２２に送られる。Ｓ／Ｐ変換部２１によって抽出された７４．２５ＭＨｚのクロックは、ＦＩＦＯメモリ２３に書込みクロックとして送られる。また、ブロック１２−１内のＳ／Ｐ変換部２１によって抽出された７４．２５ＭＨｚのクロックは、図２に示すＰＬＬ１３にも送られる。 The parallel digital data subjected to serial / parallel conversion by the S / P conversion unit 21 is sent to the TRS detection unit 22. The 74.25 MHz clock extracted by the S / P converter 21 is sent to the FIFO memory 23 as a write clock. The 74.25 MHz clock extracted by the S / P converter 21 in the block 12-1 is also sent to the PLL 13 shown in FIG.

ＴＲＳ検出部２２は、Ｓ／Ｐ変換部２１から送られたパラレル・デジタルビデオ信号からタイミング基準信号ＳＡＶ及びＥＡＶを検出し、その検出結果に基づいてビット同期及びワード同期を確立する。 The TRS detector 22 detects the timing reference signals SAV and EAV from the parallel digital video signal sent from the S / P converter 21, and establishes bit synchronization and word synchronization based on the detection result.

ＴＲＳ検出部２２の処理を経たパラレル・デジタルデータは、ＦＩＦＯメモリ２３に送られて、Ｓ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックによってＦＩＦＯメモリ２３に書き込まれる。 The parallel digital data that has undergone the processing of the TRS detection unit 22 is sent to the FIFO memory 23 and written into the FIFO memory 23 by the 74.25 MHz clock from the S / P conversion unit 21.

図２のＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックを１／２に分周した３７．１２５ＭＨｚのクロックを、各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２３に読出しクロックとして送るとともに、各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２６及びブロック１２−１内のＦＩＦＯメモリ２７に書込みクロックとして送る。 The PLL 13 in FIG. 2 generates a 37.125 MHz clock obtained by dividing the 74.25 MHz clock from the S / P conversion unit 21 in the block 12-1 by a factor of 1/2 in each block 12-1 to 12-8. Is sent as a read clock to the FIFO memory 23 of each of the blocks 12-1 to 12-8, and to the FIFO memory 27 in the block 12-1 as a write clock.

またＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックの周波数を９／８倍した８３．５３１２ＭＨｚのクロックを、各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２６及びブロック１２−１内のＦＩＦＯメモリ２７に読出しクロックとして送るとともに、図２のＦＩＦＯメモリ１６に書込みクロックとして送る。 In addition, the PLL 13 generates an 83.5312 MHz clock obtained by multiplying the frequency of the 74.25 MHz clock from the S / P converter 21 in the block 12-1 by 9/8, and the FIFO in each of the blocks 12-1 to 12-8. A read clock is sent to the memory 26 and the FIFO memory 27 in the block 12-1, and a write clock is sent to the FIFO memory 16 in FIG.

またＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックの周波数を９／４倍した１６７．０６２５ＭＨｚのクロックを、図２のＦＩＦＯメモリ１６に読出しクロックとして送る。 Also, the PLL 13 sends a 167.0625 MHz clock obtained by multiplying the frequency of the 74.25 MHz clock from the S / P conversion unit 21 in the block 12-1 by 9/4 to the FIFO memory 16 of FIG. 2 as a read clock.

またＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックの周波数を９倍した６６８．２５ＭＨｚのクロックを、図２の多チャンネルデータ形成部１７に読出しクロックとして送る。 The PLL 13 sends a 668.25 MHz clock, which is nine times the frequency of the 74.25 MHz clock from the S / P converter 21 in the block 12-1, to the multi-channel data forming unit 17 in FIG. 2 as a read clock. .

図６に示すように、ＦＩＦＯメモリ２３からは、Ｓ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックによって書き込まれた２０ビット幅のパラレル・デジタルデータが、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックにより、２サンプルを単位とした４０ビット幅のパラレル・デジタルデータとして読み出されて、スクランブラ２４に送られる。また、ブロック１２−１では、ＦＩＦＯメモリ２３から読み出されたこの４０ビット幅のパラレル・デジタルデータが、８Ｂ／１０Ｂエンコーダ２５にも送られる。 As shown in FIG. 6, from the FIFO memory 23, parallel digital data of 20-bit width written by the 74.25 MHz clock from the S / P converter 21 is converted to 37.125 MHz from the PLL 13 in FIG. It is read as 40-bit width parallel digital data in units of 2 samples by the clock and sent to the scrambler 24. In the block 12-1, the 40-bit width parallel digital data read from the FIFO memory 23 is also sent to the 8B / 10B encoder 25.

スクランブラ２４は、自己同期型のスクランブラである。自己同期型スクランブル方式は、ＳＭＰＴＥ２９２Ｍで採用されているスクランブル方式であり、送信側が、入力したシリアル信号を多項式とみなして９次の原始多項式
Ｘ^９＋Ｘ^４＋１
で順次割り算して、その結果である商を伝送することにより、統計的に伝送データのマーク率（１と０の割合）を平均１／２にするものである。このスクランブルは、原始多項式による信号の暗号化という意味も併せ持っている。この商をさらにＸ＋１で割ることによって極性フリー（データとその反転データで同じ情報を持つこと）のデータにして送信する。受信側では、受信したシリアル信号にＸ＋１を掛け、さらに上記原始多項式Ｘ^９＋Ｘ^４＋１を掛ける処理（デスクランブル）により、元のシリアル信号を再生する。 The scrambler 24 is a self-synchronizing scrambler. The self-synchronizing scramble system is a scramble system adopted in SMPTE292M, and the transmission side regards the input serial signal as a polynomial and a 9th-order primitive polynomial X ⁹ + X ⁴ +1
By dividing the data sequentially and transmitting the resulting quotient, the mark ratio of transmission data (ratio of 1 and 0) is statistically halved. This scrambling also has the meaning of signal encryption using a primitive polynomial. The quotient is further divided by X + 1 to transmit the data as polarity-free (having the same information for the data and its inverted data). On the receiving side, the original serial signal is reproduced by a process (descrambling) of multiplying the received serial signal by X + 1 and further multiplying by the primitive polynomial X ⁹ + X ⁴ +1.

スクランブラ２４は、各水平ラインの全てのデータにスクランブルを掛けるのではなく、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみにスクランブルを掛け、水平ブランキング期間のデータにはスクランブルを掛けない。そして、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く１０ビットまでのデータを出力する。 The scrambler 24 does not scramble all the data on each horizontal line, but scrambles only the data of the timing reference signal SAV, the active line, the timing reference signal EAV, the line number LN and the error detection code CRC. The blanking period data is not scrambled. Then, immediately before the timing reference signal SAV, all register values in the scrambler are set to 0 and encoded, and data up to 10 bits following the error detection code CRC is output.

スクランブラ２４でこうした処理を行うのは、次のような理由による。従来の自己同期型スクランブル方式では各水平ラインの全てのデータを途切れることなく送信するが、本発明では、自己同期型スクランブルを掛けた水平ブランキング期間のデータを送信しない。そのための方法としては、水平ブランキング期間も含めて各水平ラインの全てのデータにスクランブルを掛けるが水平ブランキング期間のデータだけは送信しない、という方法もある。しかし、その方法では、送信のスクランブラと受信のデスクランブラとでデータの連続性が保存されないので、受信側のデスクランブラでデータを再生する時にＣＲＣの最後の数ビットで桁上がりの計算間違いを起こし、正確に誤り検出符号ＣＲＣが再生されない。また、データを送信しない水平ブランキング期間でスクランブラのクロックを止めることによって正確にＣＲＣを再生できるようにするという方式もあるが、その方法を採用すると、ＣＲＣの計算時に次のタイミング基準信号ＳＡＶが必要となり、タイミング制御が困難になる等の問題が発生する。 The reason why such processing is performed by the scrambler 24 is as follows. In the conventional self-synchronizing scramble method, all data of each horizontal line is transmitted without interruption, but in the present invention, data in the horizontal blanking period subjected to self-synchronizing scramble is not transmitted. As a method for that purpose, there is a method in which all data in each horizontal line including the horizontal blanking period is scrambled but only data in the horizontal blanking period is not transmitted. However, this method does not preserve the continuity of data between the transmission scrambler and the reception descrambler. Therefore, when the data is played back by the descrambler on the receiving side, the calculation error of the carry is calculated with the last few bits of the CRC. As a result, the error detection code CRC is not accurately reproduced. In addition, there is a method in which the CRC can be accurately reproduced by stopping the clock of the scrambler in the horizontal blanking period in which no data is transmitted. And the problem that timing control becomes difficult occurs.

そこで、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみにスクランブルを掛け、タイミング基準信号ＳＡＶの直前でスクランブラ２４内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く少なくとも数ビット（一例として１０ビットとする）までのデータを出力するようにした。 Therefore, only the data of the timing reference signal SAV, the active line, the timing reference signal EAV, the line number LN, and the error detection code CRC are scrambled, and all the register values in the scrambler 24 are set to 0 immediately before the timing reference signal SAV. The data is set and encoded, and data up to at least several bits (10 bits as an example) following the error detection code CRC is output.

さらに、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットすると、スクランブルデータにパソロジカルパターンが発生しないことが計算によって判明した。パソロジカルパターンとは、自己同期型スクランブルを掛けた際に、シリアル伝送路上に、１水平ラインに亘り、図７（ａ）に示すように１ビットの‘Ｈ’に続いて１９ビットの‘Ｌ’が続くパターン（あるいはその反転パターン）の信号や、図７（ｂ）に示すように２０ビットの‘Ｈ’が連続した後２０ビットの‘Ｌ’が連続するパターン（あるいはその反転パターン）の信号が発生するものである。 Further, it has been found by calculation that no pathological pattern is generated in the scrambled data when all the register values in the scrambler are set to 0 immediately before the timing reference signal SAV. A pathological pattern means that when self-synchronizing scrambling is applied, a 1-bit 'H' followed by a 19-bit 'L' over one horizontal line on a serial transmission line as shown in FIG. A signal of a pattern (or its inverted pattern) followed by “,” or a pattern (or its inverted pattern) in which 20 bits of “H” continue after 20 bits of “H” as shown in FIG. 7B. A signal is generated.

図７（ａ）のパターンやその反転パターンは、直流成分の多いパターンである。そして、１０Ｇｂｐｓというような高速な伝送レートを実現するためにはＡＣ結合の伝送系を用いることが一般的であるが、ＡＣ結合の伝送系では、直流成分が多い場合に図８に示すようなベースラインのうねりを起こしてしまうので、受信側の装置で直流成分を再生することが必要になってしまう。 The pattern shown in FIG. 7A and its inverted pattern are patterns having a large direct current component. In order to realize a high transmission rate such as 10 Gbps, it is common to use an AC-coupled transmission system. In an AC-coupled transmission system, as shown in FIG. Since the undulation of the base line is caused, it is necessary to regenerate the DC component by the receiving side device.

図７（ｂ）のパターンやその反転パターンは、０から１への遷移や１から０への遷移が少ないパターンなので、受信装置の側でシリアル信号からクロックを再生することが困難になってしまう。 Since the pattern in FIG. 7B and its inversion pattern have few transitions from 0 to 1 and transitions from 1 to 0, it is difficult for the receiver to reproduce the clock from the serial signal. .

これに対し、前述のように、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットすることにより、こうしたパソロジカルパターンが発生しないことが計算によって判明したので、伝送符号として良好な信号であるといえる。 On the other hand, as described above, it was found by calculation that such a pathological pattern does not occur by setting all the register values in the scrambler to 0 immediately before the timing reference signal SAV. It can be said that it is a good signal.

また、図９に示すように、タイミング基準信号ＳＡＶ内の最後のワードであるＸＹＺ（同一フレームの第１フィールド／第２フィールドを識別したり、ＳＡＶとＥＡＶとを識別するためのワード）の下位２ビットは（０，０）になっているが、例えば、ブロック１２−１内のスクランブラ２４ではこの下位２ビットを（０，０）にしたままスクランブルを掛け、ブロック１２−３内のスクランブラ２４ではこの下位２ビットを（０，１）に書き換えた後スクランブルを掛け、ブロック１２−５内のスクランブラ２４ではこの下位２ビットを（１，０）に書き換えた後スクランブルを掛け、ブロック１２−７内のスクランブラ２４ではこの下位２ビットを（１，１）に書き換えた後スクランブルを掛けるというように、ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のチャンネル毎にこの下位２ビットの値を変えてスクランブルを掛ける。 Further, as shown in FIG. 9, the lower word of XYZ (word for identifying the first field / second field of the same frame or the SAV and the EAV) is the last word in the timing reference signal SAV. The 2 bits are (0, 0). For example, the scrambler 24 in the block 12-1 scrambles with the lower 2 bits set to (0, 0), and the scrambler in the block 12-3. In the bra 24, the lower 2 bits are rewritten to (0, 1) and then scrambled. In the scrambler 24 in the block 12-5, the lower 2 bits are rewritten to (1, 0) and then scrambled. In the scrambler 24 in 12-7, the lower 2 bits are rewritten to (1, 1) and then scrambled so that CH1, CH3, CH5 Each channel in the CH7 scrambling by changing the value of the lower 2 bits.

このような処理を行うのは、次のような理由による。３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号がフラットな（画面全体でＲＧＢの値がほぼ同じ）信号である場合に、ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７とＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８とでデータ値が均一になると、ＥＭＩ（電磁輻射）等が発生して好ましくない。これに対し、ＳＡＶ内のＸＹＺの下位２ビットの値をＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のチャンネル毎に変えてスクランブルを掛けると、スクランブル後のデータは、ＸＹＺの下位２ビットを（０，０）にしたデータに加えて、（０，１），（１，０），（１，１）を生成多項式で割った結果を伝送することになるので、データの均一性を回避することが可能になる。 Such a process is performed for the following reason. 3840 × 2160 / 24P, 25P, 30P / 4: 4: If the 4 / 12-bit signal is a flat signal (the RGB values are almost the same throughout the screen), CH1, CH3, CH5, CH7 and CH2, CH4 , CH6, CH8, it is not preferable that the data values become uniform because EMI (electromagnetic radiation) or the like occurs. On the other hand, if the value of the lower 2 bits of XYZ in the SAV is changed for each channel of CH1, CH3, CH5, and CH7 and is scrambled, the lower 2 bits of XYZ are (0, 0) after scrambled data. In addition to the data, the result of dividing (0, 1), (1, 0), (1, 1) by the generator polynomial is transmitted, so that it is possible to avoid data uniformity. Become.

さらに、このようにＸＹＺの下位２ビットの値をチャンネル毎に変えても、前述のようにタイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットすると、パソロジカルパターンが発生しないことが計算によって判明した。 Further, even if the lower 2 bits of XYZ are changed for each channel in this way, if all the register values in the scrambler are set to 0 immediately before the timing reference signal SAV as described above, a pathological pattern is generated. Not found by calculation.

このようにしてスクランブラ２４でスクランブルを掛けられた４０ビット幅のパラレル・デジタルデータは、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ２６に書き込まれた後、ＰＬＬ１３からの８３．５３１２ＭＨｚのクロックによって４０ビット幅のままＦＩＦＯメモリ２６から読み出されて、図２に示す多重部１４に送られる。 The 40-bit width parallel digital data scrambled by the scrambler 24 in this way is written into the FIFO memory 26 by the 37.125 MHz clock from the PLL 13 in FIG. 2 and then the 83.5312 MHz from the PLL 13. Are read out from the FIFO memory 26 with a 40-bit width and sent to the multiplexing unit 14 shown in FIG.

ブロック１２−１内の８Ｂ／１０Ｂエンコーダ２５は、ＦＩＦＯメモリ２３から読み出された４０ビット幅のパラレル・デジタルデータのうち、水平ブランキング期間のデータのみを８ビット／１０ビットエンコーディングする。 The 8B / 10B encoder 25 in the block 12-1 encodes only the data in the horizontal blanking period among the 40-bit width parallel digital data read from the FIFO memory 23.

８Ｂ／１０Ｂエンコーダ２５によって８ビット／１０ビットエンコーディングされた５０ビットのビット幅のパラレル・デジタルデータは、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ２７に書き込まれた後、ＰＬＬ１３からの８３．５３１２ＭＨｚのクロックによって５０ビット幅のままＦＩＦＯメモリ２７から読み出されて、図２に示す多重部１４に送られる。 50-bit width parallel digital data encoded by the 8B / 10B encoder 25 is written in the FIFO memory 27 by the 37.125 MHz clock from the PLL 13 in FIG. The data is read out from the FIFO memory 27 with the 50.5312 MHz clock with a 50-bit width and sent to the multiplexing unit 14 shown in FIG.

なお、ブロック１２−１からのみ（すなわちＣＨ１についてのみ）水平ブランキング期間のデータを多重部１４に送り、ブロック１２−３，１２−５，１２−７からは(ＣＨ３，ＣＨ５，ＣＨ７については)水平ブランキング期間のデータを多重部１４に送らないのは、データ量の制約上の理由からである。 The data of the horizontal blanking period is sent to the multiplexing unit 14 only from the block 12-1 (that is, only for CH1), and from the blocks 12-3, 12-5, and 12-7 (for CH3, CH5, and CH7). The reason why the data in the horizontal blanking period is not sent to the multiplexing unit 14 is because of the limitation of the data amount.

次に、ＬｉｎｋＢ用のブロック１２−２，１２−４，１２−６，１２−８について説明する。ブロック１２−２，１２−４，１２−６，１２−８では、入力したＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８のＨＤ−ＳＤＩ信号が、Ｓ／Ｐ変換部２１及びＴＲＳ検出部２２によってブロック１２−１，１２−３，１２−５，１２−７におけるのと同一の処理を施された後、抜き出し部２８に送られる。 Next, the blocks 12-2, 12-4, 12-6, and 12-8 for LinkB will be described. In blocks 12-2, 12-4, 12-6, and 12-8, the input HD-SDI signals of CH2, CH4, CH6, and CH8 are sent to the block 12-1 by the S / P converter 21 and the TRS detector 22. , 12-3, 12-5, and 12-7, and then sent to the extraction unit 28.

抜き出し部２８は、ＬｉｎｋＢの各水平ラインのデータのうち、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみからＲＧＢのビット（図５に示したＬｉｎｋＢの１サンプルの２０ビットのうちの、ＲＧＢの値を表している１６ビット）を抜き出す回路である。 The extraction unit 28 extracts RGB bits (LinkB shown in FIG. 5) from only the data of the timing reference signal SAV, the active line, the timing reference signal EAV, the line number LN, and the error detection code CRC among the data of each horizontal line of LinkB. This is a circuit for extracting 16 bits representing the RGB value from 20 bits of one sample.

抜き出し部２８によって抜き出された１６ビット幅のパラレル・デジタルデータは、Ｓ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックによってＦＩＦＯメモリ２３に書き込まれた後、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックにより、２サンプルを単位とした３２ビット幅のパラレル・デジタルデータとして読み出されて、Ｋ２８．５挿入部２９に送られる。 The 16-bit width parallel digital data extracted by the extraction unit 28 is written into the FIFO memory 23 by the 74.25 MHz clock from the S / P conversion unit 21 and then 37.125 MHz from the PLL 13 in FIG. Are read as 32-bit width parallel digital data in units of 2 samples and sent to the K28.5 insertion unit 29.

Ｋ２８．５挿入部２９は、タイミング基準信号ＳＡＶまたはＥＡＶの先頭部分に、２個の８ビットワードデータを挿入する。この８ビットワードデータは、８ビット／１０ビットエンコーディングした際に、映像信号を表すワードデータとしては用いられない１０ビットワードデータ（Ｋ２８．５というコードネームで呼ばれるもの）に変換されるものである。 The K28.5 insertion unit 29 inserts two 8-bit word data at the beginning of the timing reference signal SAV or EAV. The 8-bit word data is converted into 10-bit word data (called code name K28.5) that is not used as word data representing a video signal when 8-bit / 10-bit encoding is performed. .

Ｋ２８．５挿入部２９の処理を経た３２ビット幅のパラレル・デジタルデータは、８Ｂ／１０Ｂエンコーダ３０に送られる。８Ｂ／１０Ｂエンコーダ３０は、この３２ビット幅のパラレル・デジタルデータを８ビット／１０ビットエンコーディングして出力する。 The 32-bit width parallel digital data that has undergone the processing of the K28.5 insertion unit 29 is sent to the 8B / 10B encoder 30. The 8B / 10B encoder 30 performs 8-bit / 10-bit encoding on the 32-bit parallel digital data and outputs the encoded data.

２サンプルを単位とした３２ビット幅のパラレル・デジタルデータを８Ｂ／１０Ｂエンコーダ３０で８ビット／１０ビットエンコーディングさせるのは、１０Ｇインタフェース規格であるＳＭＰＴＥ４３５Ｍにおける５０ビットのＣｏｎｔｅｎｔＩＤの上位４０ビットとの互換をとるためである。 The 8-bit / 10-bit encoding of 32-bit wide parallel digital data in units of 2 samples by the 8B / 10B encoder 30 is performed with the upper 40 bits of the 50-bit Content ID in the SMPTE 435M, which is a 10G interface standard. This is to ensure compatibility.

８Ｂ／１０Ｂエンコーダ３０によって８ビット／１０ビットエンコーディングされた４０ビット幅のパラレル・デジタルデータは、図２のＰＬＬ１３からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ２６に書き込まれた後、ＰＬＬ１３からの８３．５３１２ＭＨｚのクロックによって４０ビット幅のままＦＩＦＯメモリ２６から読み出されて、図２に示す多重部１４に送られる。 The 40-bit width parallel digital data encoded by the 8B / 10B encoder 30 is written in the FIFO memory 26 by the 37.125 MHz clock from the PLL 13 in FIG. The data is read out from the FIFO memory 26 while maintaining a 40-bit width by the 5312 MHz clock, and sent to the multiplexing unit 14 shown in FIG.

図２の多重部１４は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２の各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２６から読み出されたＣＨ１〜ＣＨ８の４０ビット幅のパラレル・デジタルデータ（タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのみのデータ）を、図１０（ａ）に示すように、４０ビット単位で、ＣＨ２（８ビット／１０ビットエンコーディングしたチャンネル），ＣＨ１（自己同期型スクランブルを掛けたチャンネル），ＣＨ４（８ビット／１０ビットエンコーディングしたチャンネル），ＣＨ３（自己同期型スクランブルを掛けたチャンネル），ＣＨ６（８ビット／１０ビットエンコーディングしたチャンネル），ＣＨ５（自己同期型スクランブルを掛けたチャンネル），ＣＨ８（８ビット／１０ビットエンコーディングしたチャンネル），ＣＨ７（自己同期型スクランブルを掛けたチャンネル）の順に３２０ビット幅に多重する。 2 is a 40-bit parallel digital signal of CH1 to CH8 read from the FIFO memory 26 in each block 12-1 to 12-8 of the S / P / scramble / 8B / 10B unit 12. As shown in FIG. 10A, data (timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC only data) is converted into CH2 (8 bits / 10) in units of 40 bits. Bit-encoded channel), CH1 (channel with self-synchronizing scramble), CH4 (channel with 8-bit / 10-bit encoding), CH3 (channel with self-synchronizing scramble), CH6 (8-bit / 10-bit encoding) Channel), CH5 (self-synchronous scrubber Channel multiplied by Bull), CH8 (8-bit / 10-bit encoding Channels) multiplexed in sequence 320 bit width of CH7 (channel whose data is subjected to self-synchronous scrambling).

このように、８ビット／１０ビットエンコーディングしたデータを、自己同期型スクランブルを掛けたデータに４０ビット毎にはさむことにより、やはり、スクランブル方式によるマーク率（０と１の割合）変動や、０−１、１−０の遷移の不安定さを解消し、前述したようなパソロジカルパターンの発生を防止することができる。 In this way, by interposing the data that has been encoded by 8 bits / 10 bits into the self-synchronized scrambled data every 40 bits, the mark ratio (ratio of 0 and 1) variation due to the scramble method is also changed, and 0− The instability of the transition of 1 and 1-0 can be eliminated and the occurrence of the pathological pattern as described above can be prevented.

また、多重部１４は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２の各ブロック１２−１内のＦＩＦＯメモリ２７から読み出されたＣＨ１の水平ブランキング期間のみの５０ビット幅のパラレル・デジタルデータを、図１０（ｂ）に示すように、４サンプル分多重して２００ビット幅にする。 The multiplexing unit 14 also reads parallel digital data with a width of 50 bits only in the horizontal blanking period of CH1 read from the FIFO memory 27 in each block 12-1 of the S / P / scramble / 8B / 10B unit 12. As shown in FIG. 10B, four samples are multiplexed to a width of 200 bits.

多重部１４によって多重されたこの３２０ビット幅のパラレル・デジタルデータと２００ビット幅のパラレル・デジタルデータとは、データ長変換部１５に送られる。データ長変換部１５は、シフトレジスタを用いて構成されており、この３２０ビット幅のパラレル・デジタルデータを２５６ビット幅に変換したデータと、この２００ビット幅のパラレル・デジタルデータを２５６ビット幅に変換したデータとを用いて、２５６ビット幅のパラレル・デジタルデータを形成する。そして、この２５６ビット幅のパラレル・デジタルデータをさらに１２８ビット幅に変換する。 The 320-bit width parallel digital data and the 200-bit width parallel digital data multiplexed by the multiplexing unit 14 are sent to the data length conversion unit 15. The data length conversion unit 15 is configured by using a shift register, and converts the 320-bit width parallel digital data into 256-bit width and the 200-bit width parallel digital data into 256-bit width. Using the converted data, parallel digital data having a 256-bit width is formed. The 256-bit width parallel digital data is further converted to a 128-bit width.

図１１〜図１３は、データ長変換部１５によって形成される２５６ビット幅のパラレル・デジタルデータの構造を示す図であり、図１１は３０Ｐの場合の１ライン分のデータ構造、図１２は２５Ｐの場合の１ライン分のデータ構造、図１３は２４Ｐの場合の４ライン分のデータ構造である（２４Ｐの場合には、４ライン周期で最後のワードのビット数が１２８ビットになるので、４ライン分を描いている）。ＳＭＰＴＥ４３５Ｍでは、フレームレート及びライン数が、ＣＨ１のＨＤ−ＳＤＩ信号と同じにされる。そして、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２では、スクランブルと８Ｂ／１０Ｂエンコーディングとを併用しているが、ＣＨ１にはスクランブル（ＳＭＰＴＥ２９２Ｍで採用されているもの）を掛けている。したがって、図１１〜図１３に示したデータ構造は、基本的にはＨＤ−ＳＤＩ信号と同じになっている。 FIGS. 11 to 13 are diagrams showing the structure of 256-bit width parallel digital data formed by the data length converter 15, FIG. 11 is a data structure for one line in the case of 30P, and FIG. 13 shows a data structure for one line in the case of 24P, and FIG. 13 shows a data structure for four lines in the case of 24P (in the case of 24P, the number of bits of the last word becomes 128 bits in a period of 4 lines. Draw a line). In SMPTE 435M, the frame rate and the number of lines are the same as those of the HD-SDI signal of CH1. In the S / P / scramble / 8B / 10B unit 12, scrambling and 8B / 10B encoding are used together, but CH1 is scrambled (used in SMPTE292M). Therefore, the data structure shown in FIGS. 11 to 13 is basically the same as that of the HD-SDI signal.

この図１１〜図１３に示すように、１ライン分のデータは、次の３つの領域で構成されている。
・斜線を付した領域：ＣＨ２，ＣＨ１，ＣＨ４，ＣＨ３，ＣＨ６，ＣＨ５，ＣＨ８，ＣＨ７の順に４０ビット単位で多重された各ＣＨ１〜ＣＨ８のタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータの領域
・白地の領域：８Ｂ／１０ＢエンコーディングされたＣＨ１の５０ビットずつの水平ブランキング期間のデータの領域
・ドット模様を付した領域：データ量調整のための付加データの領域 As shown in FIGS. 11 to 13, the data for one line is composed of the following three areas.
Areas with diagonal lines: timing reference signal SAV, active line, timing reference signal EAV, line of each CH1 to CH8 multiplexed in units of 40 bits in the order of CH2, CH1, CH4, CH3, CH6, CH5, CH8, and CH7 Number LN and error detection code CRC data area White area: 8B / 10B encoded CH1 50-bit horizontal blanking period data area Dot pattern area: for data amount adjustment Additional data area

図２に示すように、データ長変換部１５によって１２８ビット幅に変換されたパラレル・デジタルデータは、ＦＩＦＯメモリ１６に送られて、ＰＬＬ１３からの８３．５３１２ＭＨｚのクロックによってＦＩＦＯメモリ１６に書き込まれる。 As shown in FIG. 2, the parallel digital data converted into the 128-bit width by the data length conversion unit 15 is sent to the FIFO memory 16 and is written into the FIFO memory 16 by the 83.5312 MHz clock from the PLL 13.

ＦＩＦＯメモリ１６に書き込まれたこの１２８ビット幅のパラレル・デジタルデータは、図２のＰＬＬ１３からの１６７．０６２５ＭＨｚのクロックにより、６４ビット幅のパラレル・デジタルデータとしてＦＩＦＯメモリ１６から読み出されて、多チャンネルデータ形成部１７に送られる。 The 128-bit width parallel digital data written in the FIFO memory 16 is read out from the FIFO memory 16 as 64-bit width parallel digital data by the 167.0625 MHz clock from the PLL 13 in FIG. It is sent to the channel data forming unit 17.

多チャンネルデータ形成部１７は、例えばＸＳＢＩ（Ten gigabit Sixteen Bit Interface：１０ギガビットイーサネット（登録商標）のシステムで使用される１６ビットインタフェース）である。多チャンネルデータ形成部１７は、ＰＬＬ１３からの６６８．２５ＭＨｚのクロックを用いて、ＦＩＦＯメモリ１６からの６４ビット幅のパラレル・デジタルデータから、各々がビットレート６６８．２５Ｍｂｐｓを有する１６チャンネル分のシリアル・デジタルデータを形成する。多チャンネルデータ形成部１７によって形成された１６チャンネルのシリアル・デジタルデータは、多重・Ｐ／Ｓ変換部１８に送られる。 The multi-channel data forming unit 17 is, for example, XSBI (Tengigabit Sixteen Bit Interface: a 16-bit interface used in a 10 Gigabit Ethernet (registered trademark) system). The multi-channel data forming unit 17 uses the 668.25 MHz clock from the PLL 13 to generate serial data for 16 channels each having a bit rate of 668.25 Mbps from 64-bit parallel digital data from the FIFO memory 16. Form digital data. The 16-channel serial digital data formed by the multi-channel data forming unit 17 is sent to the multiplexing / P / S conversion unit 18.

多重・Ｐ／Ｓ変換部１８は、多チャンネルデータ形成部１７からの１６チャンネルのシリアル・デジタルデータを多重し、その多重したパラレル・デジタルデータをパラレル／シリアル変換することにより、６６８．２５Ｍｂｐｓ×１６＝１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成する。 The multiplexing / P / S conversion unit 18 multiplexes the 16-channel serial digital data from the multi-channel data forming unit 17 and performs parallel / serial conversion on the multiplexed parallel digital data, thereby obtaining 668.25 Mbps × 16. = 10.692 Gbps serial digital data is generated.

図１４は、この１０．６９２Ｇｂｐｓのシリアル・デジタルデータの１ライン分のデータ構造を示す図であり、図１４（ａ）は２４Ｐの場合の構造、図１４（ｂ）は２５Ｐの場合の構造、図１４（ｃ）は３０Ｐの場合の構造である。この図では、ライン番号ＬＮ及び誤り検出符号ＣＲＣを含めたものをＳＡＶ，アクティブライン及びＥＡＶとして示すとともに、図１１〜図１３に示した付加データの領域を含めたものを水平ブランキング期間として示している。 FIG. 14 is a diagram showing a data structure for one line of the 10.692 Gbps serial digital data. FIG. 14A is a structure in the case of 24P, and FIG. 14B is a structure in the case of 25P. FIG. 14C shows the structure in the case of 30P. In this figure, the line including the line number LN and the error detection code CRC is shown as SAV, active line, and EAV, and the area including the additional data area shown in FIGS. 11 to 13 is shown as the horizontal blanking period. ing.

２４Ｐ，２５Ｐ，３０Ｐの場合の１ラインのビット数は、それぞれ下記式によって求められる。
〔数１〕
10.692Gbps÷24Frame/s÷1125line/frame=3960bit
10.692Gbps÷30Frame/s÷1125line/frame=380160bit
10.692Gbps÷30Frame/s÷1125line/frame=3168bit The number of bits per line in the case of 24P, 25P, and 30P is obtained by the following formulas.
[Equation 1]
10.692Gbps ÷ 24Frame / s ÷ 1125line / frame = 3960bit
10.692Gbps ÷ 30Frame / s ÷ 1125line / frame = 380 160bit
10.692Gbps ÷ 30Frame / s ÷ 1125line / frame = 3168bit

タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのビット数は、下記式によって求められる。
〔数２〕
(1920T+12T)×36bit×4ch×40/36=309120bit The number of bits of the timing reference signal SAV, the active line, the timing reference signal EAV, the line number LN, and the error detection code CRC is obtained by the following equation.
[Equation 2]
(1920T + 12T) × 36bit × 4ch × 40/36 = 309120bit

２４Ｐ，２５Ｐ，３０Ｐの場合の水平ブランキング期間のビット数は、それぞれ下記式によって求められる。
〔数３〕
@24P： 3960bit-309120bit=86880bit
(2750T-1920T-12T(SAV+EAV+LN+CRC))×20bit×10/8=20450bit
86880bit > 20450bit
@25P： 380160bit-309120bit=71040bit
(2640T-1920T-12T(SAV+EAV+LN+CRC))×20bit×10/8=177bit
71040bit > 177bit
@30P： 3168bit-309120bit=7680bit
(22T-1920T-12T(SAV+EAV+LN+CRC))×20bit×10/8=67bit
7680bit > 67bit The number of bits in the horizontal blanking period in the case of 24P, 25P, and 30P is obtained by the following equations, respectively.
[Equation 3]
@ 24P: 3960bit-309120bit = 86880bit
(2750T-1920T-12T (SAV + EAV + LN + CRC)) × 20bit × 10/8 = 20450bit
86880bit> 20450bit
@ 25P: 380160bit-309120bit = 71040bit
(2640T-1920T-12T (SAV + EAV + LN + CRC)) × 20bit × 10/8 = 177bit
71040bit> 177bit
@ 30P: 3168bit-309120bit = 7680bit
(22T-1920T-12T (SAV + EAV + LN + CRC)) × 20bit × 10/8 = 67bit
7680bit> 67bit

上記式に示したように、２４Ｐ，２５Ｐ，３０Ｐのいずれの場合にも、ＳＭＰＴＥ４３５Ｍによる水平ブランキング期間のビット数である８６８８０ビット，７１０４０ビット，７６８０ビットのほうが、ＣＨ１の｛水平ブランキング期間のデータ−（タイミング基準信号ＳＡＶ，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータ｝のビット数である２０４５０ビット，１７７００ビット，６７００ビットよりもそれぞれ大きいので、ＣＨ１の水平ブランキング期間のデータを多重することが可能である。 As shown in the above equation, in any case of 24P, 25P, and 30P, the number of bits in the horizontal blanking period according to SMPTE 435M, which is 86880 bits, 71040 bits, and 7680 bits, is the {horizontal blanking period of CH1. Data— (timing reference signal SAV, timing reference signal EAV, line number LN and error detection code CRC data}, which are larger than 20450 bits, 17700 bits, and 6700 bits, respectively, so that the horizontal blanking period of CH1 Can be multiplexed.

図２に示すように、多重・Ｐ／Ｓ変換部１８によって生成されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、光電変換部１９に送られる。そして、光電変換部１９によって光信号に変換されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータが、放送用カメラ１から図１の光ファイバーケーブル３経由でＣＣＵ２に伝送される。 As shown in FIG. 2, serial digital data having a bit rate of 10.692 Gbps generated by the multiplexing / P / S converter 18 is sent to the photoelectric converter 19. Then, serial digital data having a bit rate of 10.692 Gbps converted into an optical signal by the photoelectric conversion unit 19 is transmitted from the broadcast camera 1 to the CCU 2 via the optical fiber cable 3 of FIG.

図１５は、ＣＣＵ２の回路構成のうち、本発明に関連する部分を示すブロック図である。ＣＣＵ２には、図１５に示すような回路が、各放送用カメラ１に一対一に対応して複数組設けられている。 FIG. 15 is a block diagram showing a part related to the present invention in the circuit configuration of the CCU 2. A plurality of sets of circuits as shown in FIG. 15 are provided in the CCU 2 so as to correspond to the broadcasting cameras 1 on a one-to-one basis.

放送用カメラ１から光ファイバーケーブル３経由で伝送されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、光電変換部３１によって電気信号に変換された後、Ｓ／Ｐ変換・多チャンネルデータ形成部３２に送られる。Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、例えば前述したＸＳＢＩである。 Serial digital data with a bit rate of 10.692 Gbps transmitted from the broadcast camera 1 via the optical fiber cable 3 is converted into an electric signal by the photoelectric conversion unit 31 and then to the S / P conversion / multi-channel data formation unit 32. Sent. The S / P conversion / multi-channel data forming unit 32 is, for example, the above-described XSBI.

Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータをシリアル／パラレル変換し、シリアル／パラレル変換したパラレル・デジタルデータから、各々がビットレート６６８．２５Ｍｂｐｓを有する１６チャンネル分のシリアル・デジタルデータを形成するとともに、６６８．２５ＭＨｚのクロックを抽出する。 The S / P conversion / multi-channel data forming unit 32 performs serial / parallel conversion on serial / parallel data with a bit rate of 10.692 Gbps, and each has a bit rate of 668.25 Mbps from the serial / parallel converted parallel digital data. 16 channels of serial digital data are formed and a 668.25 MHz clock is extracted.

Ｓ／Ｐ変換・多チャンネルデータ形成部３２によって形成された１６チャンネルのパラレル・デジタルデータは、多重部３３に送られる。また、Ｓ／Ｐ変換・多チャンネルデータ形成部３２によって抽出された６６８．２５ＭＨｚのクロックは、ＰＬＬ３４に送られる。 The 16-channel parallel digital data formed by the S / P conversion / multi-channel data forming unit 32 is sent to the multiplexing unit 33. The 668.25 MHz clock extracted by the S / P conversion / multi-channel data forming unit 32 is sent to the PLL 34.

多重部３３は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの１６チャンネルのシリアル・デジタルデータを多重して、６４ビット幅のパラレル・デジタルデータをＦＩＦＯメモリ３５に送る。 The multiplexing unit 33 multiplexes the 16-channel serial digital data from the S / P conversion / multi-channel data forming unit 32, and sends the 64-bit parallel digital data to the FIFO memory 35.

ＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを４分の１に分周した１６７．０６２５ＭＨｚのクロックをＦＩＦＯメモリ３５に書込みクロックとして送る。 The PLL 34 sends a 167.0625 MHz clock obtained by frequency-dividing the 668.25 MHz clock from the S / P conversion / multi-channel data forming unit 32 to the FIFO memory 35 as a write clock.

またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを８分の１に分周した８３．５３１２ＭＨｚのクロックを、ＦＩＦＯメモリ３５に読出しクロックとして送るとともに、後述するデスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリ４４に書込みクロックとして送る。 The PLL 34 sends an 83.5312 MHz clock obtained by dividing the 668.25 MHz clock from the S / P conversion / multi-channel data forming unit 32 by a factor of 8 to the FIFO memory 35 as will be described later. The data is sent to the FIFO memory 44 in the descramble 8B / 10B / P / S unit 38 as a write clock.

またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを１８分の１に分周した３７．１２５ＭＨｚのクロックを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリ４４に読出しクロックとして送るとともに、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリ４５に書込みクロックとして送る。 Further, the PLL 34 generates a 37.125 MHz clock obtained by dividing the 668.25 MHz clock from the S / P conversion / multi-channel data forming unit 32 by a factor of 18, and the descramble, 8B / 10B, P / S unit 38. It is sent as a read clock to the FIFO memory 44 in the internal memory and as a write clock to the FIFO memory 45 in the descramble 8B / 10B / P / S unit 38.

またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを９分の１に分周した７４．２５ＭＨｚのクロックを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリ４５に読出しクロックとして送る。 In addition, the PLL 34 descrambles the 74.25 MHz clock obtained by dividing the 668.25 MHz clock from the S / P conversion / multi-channel data forming unit 32 by a factor of 9, and outputs the descramble, 8B / 10B, P / S unit 38. It is sent to the FIFO memory 45 as a read clock.

ＦＩＦＯメモリ３５では、多重部３３からの６４ビット幅のパラレル・デジタルデータが、ＰＬＬ３４からの１６７．０６２５ＭＨｚのクロックによって書き込まれる。ＦＩＦＯメモリ３５に書き込まれたパラレル・デジタルデータは、ＰＬＬ３４からの８３．５３１２ＭＨｚのクロックによって１２８ビット幅のパラレル・デジタルデータとして読み出されて、データ長変換部３６に送られる。 In the FIFO memory 35, the 64-bit width parallel digital data from the multiplexing unit 33 is written by the 167.0625 MHz clock from the PLL 34. The parallel digital data written in the FIFO memory 35 is read out as 128-bit width parallel digital data by the 83.5312 MHz clock from the PLL 34 and sent to the data length conversion unit 36.

データ長変換部３６は、シフトレジスタを用いて構成されており、この１２８ビット幅のパラレル・デジタルデータを、２５６ビット幅（図１１〜図１３に示した構造のデータ）に変換する。そして、タイミング基準信号ＳＡＶまたはＥＡＶに挿入されているＫ２８．５を検出することによって各ライン期間を判別して、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータを３２０ビット幅に変換するとともに、水平ブランキング期間のデータ（前述のように、８Ｂ／１０ＢエンコーディングされたＣＨ１の水平ブランキング期間のデータ）を２００ビット幅に変換する。図１１〜図１３に示した付加データは破棄する。 The data length conversion unit 36 is configured by using a shift register, and converts the parallel digital data having a 128-bit width into a 256-bit width (data having the structure shown in FIGS. 11 to 13). Each line period is determined by detecting K28.5 inserted in the timing reference signal SAV or EAV, and the timing reference signal SAV, active line, timing reference signal EAV, line number LN, and error detection code CRC are detected. Are converted into a 320-bit width, and data in the horizontal blanking period (as described above, data in the horizontal blanking period of CH1 that is 8B / 10B encoded) is converted into a 200-bit width. The additional data shown in FIGS. 11 to 13 is discarded.

データ長変換部３６によってデータ長を変換された３２０ビット幅のパラレル・デジタルデータと２００ビット幅のパラレル・デジタルデータとは、分離部３７に送られる。 The 320-bit width parallel digital data and the 200-bit width parallel digital data whose data length has been converted by the data length conversion unit 36 are sent to the separation unit 37.

分離部３７は、データ長変換部３６からのこの３２０ビット幅のパラレル・デジタルデータ（タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータ）を、放送用カメラ１内の多重部１４（図２）によって多重される前の４０ビットずつのＣＨ１〜ＣＨ８のデータ（図１０参照）に分離する。そして、各ＣＨ１〜ＣＨ８の４０ビット幅のパラレル・デジタルデータを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８に送る。 The separation unit 37 uses the 320-bit width parallel digital data (timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC data) from the data length conversion unit 36 for broadcasting. The data is separated into 40-bit CH1 to CH8 data (see FIG. 10) before being multiplexed by the multiplexing unit 14 (FIG. 2) in the camera 1. Then, the 40-bit width parallel digital data of each of CH1 to CH8 is sent to the descrambling 8B / 10B P / S unit 38.

また分離部３７は、データ長変換部３６からのこの２００ビット幅のパラレル・デジタルデータ（８Ｂ／１０ＢエンコーディングされたＣＨ１の水平ブランキング期間のデータ）を、多重部１４によって多重される前の５０ビットずつのデータ（図１０参照）に分離する。そして、この５０ビット幅のパラレル・デジタルデータを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８に送る。 The separation unit 37 also converts the parallel digital data of 200 bits width (data of the horizontal blanking period of CH1 encoded by 8B / 10B) from the data length conversion unit 36 before being multiplexed by the multiplexing unit 14. The data is separated into bits (see FIG. 10). The 50-bit parallel digital data is sent to the descrambling 8B / 10B / P / S unit 38.

図１６は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８の構成を示すブロック図である。デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、各ＣＨ１〜ＣＨ８に一対一に対応した８個のブロック３８−１〜３８−８から成っている。 FIG. 16 is a block diagram showing the configuration of the descrambling / 8B / 10B / P / S unit 38. The descrambling / 8B / 10B / P / S unit 38 includes eight blocks 38-1 to 38-8 corresponding to the respective CH1 to CH8 on a one-to-one basis.

ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７用のブロック３８−１，３８−３，３８−５，３８−７は、ブロック３８−１だけがブロック３８−３，３８−５，３８−７と構成が相違しており、ブロック３８−３，３８−５，３８−７は同一構成である（図ではブロック３８−３について構成を記載し，３８−５，３８−７の構成の記載は省略している）。ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８用のブロック３８−２，３８−４，３８−６，３８−８は、全て同一構成である（図ではブロック３８−２について構成を記載し，３８−４，３８−６，３８−８の構成の記載は省略している）。また、各ブロックにおいて同一の処理を行う部分には同一符号を付している。 The blocks 38-1, 38-3, 38-5, and 38-7 for CH1, CH3, CH5, and CH7 that are Link A are configured only by the block 38-1 and the blocks 38-3, 38-5, and 38-7. The blocks 38-3, 38-5, and 38-7 have the same configuration (in the figure, the configuration of the block 38-3 is described, and the description of the configuration of the 38-5 and 38-7 is omitted). ing). The blocks B-2, 38-4, 38-6, and 38-8 for CH2, CH4, CH6, and CH8, which are Link B, all have the same configuration (in the figure, the configuration is described for the block 38-2, 38- 4, 38-6 and 38-8 are omitted). In addition, the same reference numerals are given to portions that perform the same processing in each block.

最初に、ＬｉｎｋＡ用のブロック３８−１，３８−３，３８−５，３８−７について説明する。ブロック３８−１，３８−３，３８−５，３８−７では、入力したＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７の４０ビット幅のパラレル・デジタルデータ（自己同期型スクランブルを掛けられたタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータ）が、デスクランブラ４１に送られる。 First, the blocks 38-1, 38-3, 38-5, and 38-7 for Link A will be described. In blocks 38-1, 38-3, 38-5, and 38-7, 40-bit parallel digital data (self-synchronized scrambled timing reference signal SAV, Active line, timing reference signal EAV, line number LN and error detection code CRC data) are sent to descrambler 41.

デスクランブラ４１は、自己同期型のデスクランブラである。デスクランブラ４１は、送られたパラレル・デジタルデータにデスクランブルを掛けるが、タイミング基準信号ＳＡＶの直前でデスクランブラ４１内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く１０ビットのデータにも自己同期型デスクランブルを掛ける。 The descrambler 41 is a self-synchronous descrambler. The descrambler 41 applies descrambling to the transmitted parallel digital data. The descrambler 41 sets all the register values in the descrambler 41 to 0 immediately before the timing reference signal SAV and starts decoding. The 10-bit data following the CRC is also subjected to self-synchronizing descrambling.

これにより、放送用カメラ１内のスクランブラ２４（図６）の箇所で説明したように、自己同期型スクランブルを掛けた水平ブランキング期間のデータが送信されないにもかかわらず、掛け算回路であるデスクランブラ４１の桁上がりを考慮した正確な計算を行って元のデータを再生することができる。 As a result, as described in the section of the scrambler 24 (FIG. 6) in the broadcast camera 1, the data of the horizontal blanking period multiplied by the self-synchronous scramble is not transmitted, but the desk which is a multiplication circuit is used. It is possible to reproduce the original data by performing an accurate calculation in consideration of the carry of the Rambler 41.

またデスクランブラ４１は、自己同期型スクランブルを掛けた後、タイミング基準信号ＳＡＶ内のＸＹＺの下位２ビット（スクランブラ２４の箇所で説明したように、ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のチャンネル毎に値を変えてスクランブルを掛けられたビット）の値を、元の値である（０，０）（図９参照）に変更する。 Further, the descrambler 41 performs self-synchronization scrambling, and then the lower two bits of XYZ in the timing reference signal SAV (as described in the section of the scrambler 24, the value for each channel of CH1, CH3, CH5, and CH7). Is changed to the original value (0, 0) (see FIG. 9).

ブロック３８−１内のデスクランブラ４１でデスクランブルを掛けられた４０ビット幅のパラレル・デジタルデータは、セレクタ４３に送られる。ブロック３８−１では、入力した５０ビット幅のパラレル・デジタルデータ（８Ｂ／１０ＢエンコーディングされたＣＨ１の水平ブランキング期間のデータ）が、８Ｂ／１０Ｂデコーダ４２に送られる。８Ｂ／１０Ｂデコーダ４２は、このパラレル・デジタルデータを８ビット／１０ビットデコーディングする。８Ｂ／１０Ｂデコーダ４２によって８ビット／１０ビットデコーディングされた４０ビット幅のパラレル・デジタルデータが、セレクタ４３に送られる。 The 40-bit width parallel digital data descrambled by the descrambler 41 in the block 38-1 is sent to the selector 43. In block 38-1, the input 50-bit width parallel digital data (8 B / 10 B encoded CH 1 horizontal blanking period data) is sent to the 8 B / 10 B decoder 42. The 8B / 10B decoder 42 decodes the parallel digital data by 8 bits / 10 bits. The 40-bit width parallel digital data decoded by the 8B / 10B decoder 42 by 8 bits / 10 bits is sent to the selector 43.

セレクタ４３は、デスクランブラ４１からのパラレル・デジタルデータと８Ｂ／１０Ｂデコーダ４２からのパラレル・デジタルデータとを交互に選択することにより、各水平ラインの全てのデータを一本化した４０ビット幅のパラレル・デジタルデータを形成して、この４０ビット幅のパラレル・デジタルデータをＦＩＦＯメモリ４４に送る。 The selector 43 alternately selects the parallel digital data from the descrambler 41 and the parallel digital data from the 8B / 10B decoder 42 so that all the data of each horizontal line is unified into a 40-bit width. Parallel digital data is formed, and this 40-bit width parallel digital data is sent to the FIFO memory 44.

他方、ブロック３８−３，３８−５，３８−７では、５０ビット幅のパラレル・デジタルデータは入力しないので８Ｂ／１０Ｂデコーダ４２及びセレクタ４３は設けられておらず、デスクランブラ４１でデスクランブルを掛けられた４０ビット幅のパラレル・デジタルデータがそのままＦＩＦＯメモリ４４に送られる。 On the other hand, the blocks 38-3, 38-5, and 38-7 do not receive 50-bit parallel digital data, so the 8B / 10B decoder 42 and the selector 43 are not provided, and the descrambler 41 performs descrambling. The multiplied 40-bit parallel digital data is sent to the FIFO memory 44 as it is.

ＦＩＦＯメモリ４４に送られた４０ビット幅のパラレル・デジタルデータは、ＰＬＬ３４（図１５）からの８３．５３１２ＭＨｚのクロックによってＦＩＦＯメモリ４４に書き込まれた後、ＰＬＬ３４からの３７．１２５ＭＨｚのクロックによって４０ビット幅のままＦＩＦＯメモリ４４から読み出されて、ＦＩＦＯメモリ４５に送られる。 The 40-bit width parallel digital data sent to the FIFO memory 44 is written to the FIFO memory 44 by the 83.5312 MHz clock from the PLL 34 (FIG. 15), and then 40 bits by the 37.125 MHz clock from the PLL 34. The width is read from the FIFO memory 44 and sent to the FIFO memory 45.

ＦＩＦＯメモリ４５に送られた４０ビット幅のパラレル・デジタルデータは、ＰＬＬ３４（図１５）からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ４５に書き込まれた後、ＰＬＬ３４からの７４．２５ＭＨｚのクロックによって２０ビット幅（図５に示したＬｉｎｋＡの１サンプル分ずつ）のパラレル・デジタルデータとしてＦＩＦＯメモリ４５から読み出されて、Ｐ／Ｓ（パラレル／シリアル）変換部４６に送られる。 The 40-bit width parallel digital data sent to the FIFO memory 45 is written to the FIFO memory 45 by the 37.125 MHz clock from the PLL 34 (FIG. 15), and then 20 bits by the 74.25 MHz clock from the PLL 34. It is read from the FIFO memory 45 as parallel digital data having a width (each sample of LinkA shown in FIG. 5) and sent to a P / S (parallel / serial) converter 46.

Ｐ／Ｓ変換部４６は、このパラレル・デジタルデータをＨＤ−ＳＤＩ信号をビットレート１．４８５ＧｂｐｓのＨＤ−ＳＤＩ信号にパラレル／シリアル変換して、ＨＤ−ＳＤＩ信号を再生する。各ブロック３８−１，３８−３，３８−５，３８−７で再生されたＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のＨＤ−ＳＤＩ信号は、図１６の４ｋ×２ｋ再生部３９に送られる。 The P / S converter 46 performs parallel / serial conversion on the parallel digital data from the HD-SDI signal to an HD-SDI signal having a bit rate of 1.485 Gbps, and reproduces the HD-SDI signal. The HD-SDI signals of CH1, CH3, CH5, and CH7 reproduced in the respective blocks 38-1, 38-3, 38-5, and 38-7 are sent to the 4k × 2k reproducing unit 39 in FIG.

次に、ＬｉｎｋＢ用のブロック３８−２，３８−４，３８−６，３８−８について説明する。ブロック３８−２，３８−４，３８−６，３８−８では、入力したＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８の４０ビット幅のパラレル・デジタルデータ（８Ｂ／１０Ｂエンコーディングされたタイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータ）が、８Ｂ／１０Ｂデコーダ４７に送られる。 Next, the Block B blocks 38-2, 38-4, 38-6, and 38-8 will be described. In the blocks 38-2, 38-4, 38-6 and 38-8, the input CH2, CH4, CH6 and CH8 40-bit parallel digital data (8B / 10B encoded timing reference signal SAV, active line) , Timing reference signal EAV, line number LN and error detection code CRC data) are sent to the 8B / 10B decoder 47.

８Ｂ／１０Ｂデコーダ４７は、このパラレル・デジタルデータを８ビット／１０ビットデコーディングする。８Ｂ／１０Ｂデコーダ４７によって８ビット／１０ビットデコーディングされた３２ビット幅のパラレル・デジタルデータは、ＦＩＦＯメモリ４４に送られる。 The 8B / 10B decoder 47 decodes the parallel digital data by 8 bits / 10 bits. The 32-bit width parallel digital data decoded by the 8B / 10B decoder 47 by 8 bits / 10 bits is sent to the FIFO memory 44.

ＦＩＦＯメモリ４４に送られた３２ビット幅のパラレル・デジタルデータは、ＰＬＬ３４（図１５）からの８３．５３１２ＭＨｚのクロックによってＦＩＦＯメモリ４４に書き込まれた後、ＰＬＬ３４からの３７．１２５ＭＨｚのクロックによって３２ビット幅のままＦＩＦＯメモリ４４から読み出されて、ＦＩＦＯメモリ４５に送られる。 The 32-bit width parallel digital data sent to the FIFO memory 44 is written to the FIFO memory 44 by the 83.5312 MHz clock from the PLL 34 (FIG. 15), and then 32 bits by the 37.125 MHz clock from the PLL 34. The width is read from the FIFO memory 44 and sent to the FIFO memory 45.

ＦＩＦＯメモリ４５に送られた３２ビット幅のパラレル・デジタルデータは、ＰＬＬ３４（図１５）からの３７．１２５ＭＨｚのクロックによってＦＩＦＯメモリ４５に書き込まれた後、ＰＬＬ３４からの７４．２５ＭＨｚのクロックによって１６ビット幅（図５に示したＬｉｎｋＢの１サンプル分ずつのＲＧＢのビット）のパラレル・デジタルデータとしてＦＩＦＯメモリ４５から読み出されて、サンプルデータ形成部４８に送られる。 The 32-bit width parallel digital data sent to the FIFO memory 45 is written to the FIFO memory 45 by the 37.125 MHz clock from the PLL 34 (FIG. 15), and then 16 bits by the 74.25 MHz clock from the PLL 34. It is read from the FIFO memory 45 as parallel digital data having a width (RGB bits for each sample of Link B shown in FIG. 5), and sent to the sample data forming unit 48.

サンプルデータ形成部４８は、このＬｉｎｋＢのＲＧＢのビットから、図５に示したＲ‘Ｇ’Ｂ‘ｎ：０−１のビットナンバー０，１，８及び９の４ビットを付加したＬｉｎｋＢの２０ビットずつの各サンプルのデータを形成する。このようにして形成された２０ビット幅のパラレル・デジタルデータは、サンプルデータ形成部４８からＰ／Ｓ変換部４６に送られる。 The sample data forming unit 48 adds 20 bits of LinkB by adding 4 bits of R′G′B′n: 0-1 bit numbers 0, 1, 8 and 9 shown in FIG. 5 from the RGB bits of LinkB. Data for each sample is formed bit by bit. The 20-bit width parallel digital data formed in this way is sent from the sample data forming unit 48 to the P / S conversion unit 46.

Ｐ／ＳＰ変換部４６は、このパラレル・デジタルデータをＨＤ−ＳＤＩ信号をビットレート１．４８５ＧｂｐｓのＨＤ−ＳＤＩ信号にパラレル／シリアル変換して、ＨＤ−ＳＤＩ信号を再生する。各ブロック３８−２，３８−４，３８−６，３８−８で再生されたＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８のＨＤ−ＳＤＩ信号は、図１６の４ｋ×２ｋ再生部３９に送られる。 The P / SP converter 46 performs parallel / serial conversion of the parallel digital data from the HD-SDI signal to an HD-SDI signal having a bit rate of 1.485 Gbps, and reproduces the HD-SDI signal. The HD-SDI signals of CH2, CH4, CH6, and CH8 reproduced in the respective blocks 38-2, 38-4, 38-6, and 38-8 are sent to the 4k × 2k reproducing unit 39 in FIG.

図１６の４ｋ×２ｋ再生部３９は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部３８から送られたＣＨ１〜ＣＨ８（ＬｉｎｋＡ及びＬｉｎｋＢ）のＨＤ−ＳＤＩ信号に、ＳＭＰＴＥ４３５Ｍに従って放送用カメラ１内のマッピング部１１（図２）の処理（図４）と逆の処理を施すことにより、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号を再生する回路である。 The 4k × 2k reproducing unit 39 in FIG. 16 converts the HD-SDI signals of CH1 to CH8 (LinkA and LinkB) sent from the S / P / scramble / 8B / 10B unit 38 into the broadcasting camera 1 according to SMPTE 435M. This circuit reproduces a 3840 × 2160 / 24P, 25P, 30P / 4: 4: 4/12 bit signal by performing a process reverse to the process of the mapping unit 11 (FIG. 2) (FIG. 4).

４ｋ×２ｋ再生部３９によって再生された３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号は、ＣＣＵ２から出力されて、例えばＶＴＲ等（図示略）に送られる。 The 3840 × 2160 / 24P, 25P, 30P / 4: 4: 4 / 12-bit signal reproduced by the 4k × 2k reproducing unit 39 is output from the CCU 2 and sent to, for example, a VTR (not shown).

なお、このようにして各放送用カメラ１からＣＣＵ２に３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号に伝送されるだけでなく、ＣＣＵ２からも前述のリターンビデオ（他の放送用カメラ１で撮影中の映像を表示させるための映像信号）が光ファイバーケーブル３経由で各放送用カメラ１に伝送されるが、このリターンビデオのほうは周知の技術を用いて生成される（例えば、２チャンネル分のＨＤ−ＳＤＩ信号を、それぞれ８ビット／１０ビットエンコーディングした後、多重してシリアル・デジタルデータに変換する）ので、そのための回路構成の説明は省略する。 In addition, in this way, each broadcast camera 1 is not only transmitted to the CCU 2 as 3840 × 2160 / 24P, 25P, 30P / 4: 4: 4/12 bit signals, but also from the CCU 2 as described above. The video signal for displaying the video being photographed by the broadcast camera 1 is transmitted to each broadcast camera 1 via the optical fiber cable 3, and this return video is generated using a known technique. (For example, HD-SDI signals for two channels are each encoded 8 bits / 10 bits, and then multiplexed and converted into serial digital data), so description of the circuit configuration for that purpose is omitted.

図１７，図１８は、以上に説明した３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号の伝送のための放送用カメラ１，ＣＣＵ２の処理の概要をそれぞれ示す図である。 FIGS. 17 and 18 are diagrams respectively showing an outline of processing of the broadcast camera 1 and the CCU 2 for transmitting the 3840 × 2160 / 24P, 25P, and 30P / 4: 4: 4 / 12-bit signals described above. is there.

図１７に示すように、放送用カメラ１では、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号が、ＳＭＰＴＥ４３５ＭＰａｒｔ１の５．４ＯｃｔａＬｉｎｋ１．５ＧｂｐｓＣｌａｓｓに従って、ＣＨ１〜ＣＨ８（ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７及びＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８）のＨＤ−ＳＤＩ信号にマッピングする（ステップＳ１）。このステップＳ１は、図２のマッピング部１１の処理である。 As shown in FIG. 17, in the broadcast camera 1, the 3840 × 2160 / 24P, 25P, 30P / 4: 4: 4 / 12-bit signal is in accordance with 5.4 Octa Link 1.5 Gbps Class of SMPTE 435M Part1. Mapping is performed on the HD-SDI signals of CH1 to CH8 (CH1, CH3, CH5, and CH7 that are LinkA and CH2, CH4, CH6, and CH8 that are LinkB) (step S1). This step S1 is a process of the mapping unit 11 of FIG.

続いて、これらのＨＤ−ＳＤＩ信号をシリアル／パラレル変換する（ステップＳ２）。そして、ＬｉｎｋＡについては、２サンプルを単位とした４０ビット幅のデータにし（ステップＳ３）、その後自己同期型スクランブルを掛けるが、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルを掛ける。そして、タイミング基準信号ＳＡＶの直前でスクランブラ内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く１０ビットまでのデータを出力する。また、タイミング基準信号ＳＡＶ内のＸＹＺの下位２ビットの値を各チャンネル毎に変えて自己同期型スクランブルを掛ける（ステップＳ４）。 Subsequently, these HD-SDI signals are serial / parallel converted (step S2). For LinkA, the data is 40 bits wide in units of 2 samples (step S3), and then subjected to self-synchronization scrambling, but the timing reference signal SAV, active line, timing reference signal EAV, line number LN and error Only the data of the detection code CRC is subjected to self-synchronization scrambling. Then, immediately before the timing reference signal SAV, all register values in the scrambler are set to 0 and encoded, and data up to 10 bits following the error detection code CRC is output. Further, self-synchronous scrambling is performed by changing the value of the lower 2 bits of XYZ in the timing reference signal SAV for each channel (step S4).

また、ＣＨ１については、水平ブランキング期間のデータを８ビット／１０ビットエンコーディングする（ステップＳ５）。 For CH1, the data in the horizontal blanking period is encoded by 8 bits / 10 bits (step S5).

他方、ＬｉｎｋＢについては、各サンプルのデータからＲＧＢのビットを抜き出す（ステップＳ６）。そして、このＲＧＢのビットを、２サンプルを単位とした３２ビット幅のデータにして（ステップＳ７）、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみを８Ｂ／１０Ｂエンコーディングする（ステップＳ８）。このステップＳ２〜ステップＳ８は、図２及び図６のＳ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２の処理である。 On the other hand, for Link B, RGB bits are extracted from the data of each sample (step S6). Then, the RGB bits are converted into 32-bit width data in units of 2 samples (step S7), and only the data of the timing reference signal SAV, the active line, the timing reference signal EAV, the line number LN, and the error detection code CRC are obtained. Is encoded by 8B / 10B (step S8). Steps S2 to S8 are processes of the S / P / scramble / 8B / 10B unit 12 of FIGS.

そして、このようにして自己同期型スクランブルを掛けたＬｉｎｋＡのデータと、このようにして８Ｂ／１０ＢエンコーディングしたＬｉｎｋＢのデータとを多重し（ステップＳ９）、この多重したパラレル・デジタルデータから、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成する（ステップＳ１０）。このステップＳ９は、図２の多重部１４の処理であり、このステップＳ１０は、図２のデータ長変換部１５〜多重・Ｐ／Ｓ変換部１８の処理である。 Then, the link A data thus subjected to self-synchronization scrambling and the link B data thus encoded 8B / 10B are multiplexed (step S9), and the bit rate is determined from the multiplexed parallel digital data. 10.6992 Gbps serial digital data is generated (step S10). This step S9 is a process of the multiplexing unit 14 in FIG. 2, and this step S10 is a process of the data length conversion unit 15 to the multiplexing / P / S conversion unit 18 in FIG.

図１８に示すように、ＣＣＵ２では、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータからパラレル・デジタルデータを生成し（ステップＳ１１）、このパラレル・デジタルデータをＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離する（ステップＳ１２）。このステップＳ１１は、図１５のＳ／Ｐ変換・多チャンネルデータ形成部３２〜データ長変換部３６の処理であり、このステップＳ１２は、図１５の分離部３７の処理である。 As shown in FIG. 18, the CCU 2 generates parallel digital data from serial digital data with a bit rate of 10.692 Gbps (step S11), and separates the parallel digital data into data of each channel of Link A and Link B. (Step S12). This step S11 is a process of the S / P conversion / multi-channel data formation unit 32 to the data length conversion unit 36 in FIG. 15, and this step S12 is a process of the separation unit 37 in FIG.

続いて、ＬｉｎｋＡについては自己同期型デスクランブルを掛けるが、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く１０ビットのデータにも自己同期型デスクランブルを掛ける。また、自己同期型スクランブルを掛けた後、タイミング基準信号ＳＡＶ内のＸＹＺの下位２ビットの値を（０，０）に戻す（ステップＳ１３）。 Next, self-synchronous descrambling is applied to LinkA, but all the register values in the descrambler are set to 0 immediately before the timing reference signal SAV to start decoding, and 10 bits following the error detection code CRC The self-synchronous descrambling is also applied to the data. Further, after the self-synchronization scrambling is applied, the value of the lower 2 bits of XYZ in the timing reference signal SAV is returned to (0, 0) (step S13).

また、ＣＨ１については、水平ブランキング期間のデータを８Ｂ／１０Ｂデコーディングする（ステップＳ１４）。 For CH1, 8B / 10B decoding is performed on the data in the horizontal blanking period (step S14).

そして、１サンプル分ずつのデータを分離し（ステップＳ１５）、分離したパラレル・デジタルデータをパラレル／シリアル変換して、ＬｉｎｋＡのＨＤ−ＳＤＩ信号を再生する（ステップＳ１６）。 Then, the data for each sample is separated (step S15), the parallel digital data thus separated is subjected to parallel / serial conversion, and the LinkA HD-SDI signal is reproduced (step S16).

他方、ＬｉｎｋＢについては、８Ｂ／１０Ｂデコーディングし（ステップＳ１７）、１サンプル分ずつのＲＧＢのビットを分離する（ステップＳ１８）。続いて、このＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータを形成する（ステップＳ１９）。そして、このようにして形成したパラレル・デジタルデータをパラレル／シリアル変換して、ＬｉｎｋＢのＨＤ−ＳＤＩ信号を再生する（ステップＳ２０）。このステップＳ１３〜Ｓ２０は、図１５，１８のデスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８の処理である。 On the other hand, 8B / 10B decoding is performed for LinkB (step S17), and RGB bits for one sample are separated (step S18). Subsequently, data of each sample of LinkB is formed from the RGB bits (step S19). The parallel digital data thus formed is converted from parallel to serial, and the LinkB HD-SDI signal is reproduced (step S20). Steps S13 to S20 are processes of the descrambling / 8B / 10B / P / S unit 38 of FIGS.

そして、再生したＬｉｎｋＡ，ＬｉｎｋＢのＨＤ−ＳＤＩ信号から、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号を再生する（ステップＳ２１）。このステップＳ２１は、図１５の４ｋ×２ｋ再生部３９の処理である。 Then, 3840 × 2160 / 24P, 25P, 30P / 4: 4: 4 / 12-bit signals are reproduced from the reproduced Link A and Link B HD-SDI signals (step S21). This step S21 is a process of the 4k × 2k reproducing unit 39 in FIG.

以上に説明したように、このカメラ伝送システムでは、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号を、ＳＭＰＴＥ４３５ＭＰａｒｔ１の５．４ＯｃｔａＬｉｎｋ１．５ＧｂｐｓＣｌａｓｓに従ってＣＨ１〜ＣＨ８（ＬｉｎｋＡ及びＬｉｎｋＢ）のＨＤ−ＳＤＩ信号にマッピングすることにより、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータに変換して伝送することができる。
そして、送信側である放送用カメラ１では、タイミング基準信号ＳＡＶの直前でスクランブラ２４内のレジスタの値を全て０にセットしてエンコードし、誤り検出符号ＣＲＣに続く１０ビットまでのデータを出力し、受信側であるＣＣＵ２では、タイミング基準信号ＳＡＶの直前でデスクランブラ４１内のレジスタの値を全て０にセットしてデコードを開始するとともに、誤り検出符号ＣＲＣに続く１０ビットのデータにもデスクランブルを掛けるので、自己同期型スクランブルを掛けた水平ブランキング期間のデータを送信しないにもかかわらず、受信側であるＣＣＵ２で正確に元のデータを再生することができる。 As described above, in this camera transmission system, 3840 × 2160 / 24P, 25P, 30P / 4: 4: 4 / 12-bit signals are converted into CH1 according to 5.4 Octa Link 1.5 Gbps Class of SMPTE 435M Part1. By mapping to ~ CH8 (Link A and Link B) HD-SDI signals, it can be converted into serial digital data with a bit rate of 10.692 Gbps and transmitted.
The broadcast camera 1 on the transmission side encodes the register values in the scrambler 24 set to 0 immediately before the timing reference signal SAV, and outputs data up to 10 bits following the error detection code CRC. In the CCU 2 on the receiving side, all the register values in the descrambler 41 are set to 0 immediately before the timing reference signal SAV to start decoding, and the 10-bit data following the error detection code CRC is also decoded. Since the data is scrambled, the original data can be accurately reproduced by the CCU 2 on the receiving side, even though the data in the horizontal blanking period subjected to the self-synchronization scrambling is not transmitted.

また、ＬｉｎｋＡ，ＬｉｎｋＢともに、それぞれ２サンプルを単位として自己同期型スクランブル，８Ｂ／１０Ｂエンコーディングを施すので、ＳＭＰＴＥ４３５Ｍにおける５０ビットのＣｏｎｔｅｎｔＩＤの上位４０ビットとの互換をとることができる。 In addition, since both LinkA and LinkB are subjected to self-synchronization scrambling and 8B / 10B encoding in units of 2 samples, compatibility with the upper 40 bits of the 50-bit Content ID in SMPTE 435M can be achieved.

また、タイミング基準信号ＳＡＶ内のＸＹＺの下位２ビットの値をＬｉｎｋＡのチャンネル毎に変えてスクランブルを掛けることにより、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号がフラットな（画面全体でＲＧＢの値がほぼ同じ）信号である場合にもＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７とＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８とでデータ値が均一になることを回避できるので、ＥＭＩ（電磁輻射）の発生を防止することができる。 In addition, the 3840 × 2160 / 24P, 25P, 30P / 4: 4: 4 / 12-bit signal is flattened by changing the lower 2 bits of XYZ in the timing reference signal SAV for each LinkA channel and performing scrambling. Even when the signals are RGB (the RGB values are substantially the same throughout the screen), it is possible to prevent the data values from becoming uniform between CH1, CH3, CH5, CH7 and CH2, CH4, CH6, and CH8. Generation of radiation) can be prevented.

また、８Ｂ／１０Ｂエンコーディングしたデータを、自己同期型スクランブルを掛けたデータに４０ビット毎にはさむことや、タイミング基準信号ＳＡＶの直前でデスクランブラ４１内のレジスタの値を全て０にセットすることにより、パソロジカルパターンの発生を防止することができる。 In addition, by inserting 8B / 10B encoded data into self-synchronized scrambled data every 40 bits, or by setting all register values in the descrambler 41 to 0 immediately before the timing reference signal SAV. The generation of pathological patterns can be prevented.

なお、以上の例ではカメラ伝送システムに本発明を適用しているが、本発明は、３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号を伝送するあらゆるシステムに適用してよい。 In the above example, the present invention is applied to a camera transmission system. However, the present invention is applied to any system that transmits 3840 × 2160 / 24P, 25P, 30P / 4: 4: 4/12 bit signals. It's okay.

本発明を適用したテレビジョン放送局用のカメラ伝送システムの全体構成を示す図である。It is a figure which shows the whole structure of the camera transmission system for television broadcasting stations to which this invention is applied. 図１の放送用カメラの回路構成のうち、本発明に関連する部分を示すブロック図である。It is a block diagram which shows the part relevant to this invention among the circuit structures of the broadcast camera of FIG. ３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐ／４：４：４／１２ビット信号のフォーマットを示す図である。It is a figure which shows the format of a 3840 * 2160 / 24P, 25P, 30P / 4: 4: 4/12 bit signal. ＳＭＰＴＥ４３５ＭＰａｒｔ１の５．４ＯｃｔａＬｉｎｋ１．５ＧｂｐｓＣｌａｓｓによる。４ｋ×２ｋ信号のＨＤ−ＳＤＩ信号へのマッピング方法の概略を示す図である。According to SMPTE 435M Part 1 5.4 Octa Link 1.5 Gbps Class. It is a figure which shows the outline of the mapping method to the HD-SDI signal of a 4kx2k signal. ＳＭＰＴＥ３７２ＭによるＬｉｎｋＡ，ＬｉｎｋＢのデータ構造の概略を示す図である。It is a figure which shows the outline of the data structure of LinkA and LinkB by SMPTE 372M. Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部の構成を示すブロック図である。It is a block diagram which shows the structure of S / P * scramble * 8B / 10B part. パソロジカルパターンを示す図である。It is a figure which shows a pathological pattern. ＡＣ結合の伝送系におけるベースラインのうねりを示す図である。It is a figure which shows the waviness of the baseline in the transmission system of AC coupling. タイミング基準信号ＳＡＶ内のＸＹＺのコードを示す図である。It is a figure which shows the code | symbol of XYZ in the timing reference signal SAV. 多重部での多重の様子を示す図である。It is a figure which shows the mode of the multiplexing in a multiplexing part. データ長変換部によって形成されるデータの構造を示す図である。It is a figure which shows the structure of the data formed by the data length conversion part. データ長変換部によって形成されるデータの構造を示す図である。It is a figure which shows the structure of the data formed by the data length conversion part. データ長変換部によって形成されるデータの構造を示す図である。It is a figure which shows the structure of the data formed by the data length conversion part. 多重・Ｐ／Ｓ変換部によって生成される１０．６９２Ｇｂｐｓのシリアル・デジタルデータの１ライン分の構造を示す図である。It is a figure which shows the structure for 1 line of the 10.692-Gbps serial digital data produced | generated by the multiplexing and P / S conversion part. 図１のＣＣＵの回路構成のうち、本発明に関連する部分を示すブロック図である。It is a block diagram which shows the part relevant to this invention among the circuit structures of CCU of FIG. Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部の構成を示すブロック図である。It is a block diagram which shows the structure of S / P * scramble * 8B / 10B part. 図１の放送用カメラの処理の概要を示す図である。It is a figure which shows the outline | summary of a process of the broadcast camera of FIG. 図１のＣＣＵの処理の概要を示す図である。It is a figure which shows the outline | summary of a process of CCU of FIG.

Explanation of symbols

１放送用カメラ、２ＣＣＵ（カメラコントロールユニット）、３光ファイバーケーブル、１１マッピング部、１２Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部、３８−１〜３８−８Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部のブロック、１３ＰＬＬ、１４多重部、１５データ長変換部、１６ＦＩＦＯメモリ、１７多チャンネルデータ形成部、１８多重・Ｐ／Ｓ変換部、１９光電変換部、２１Ｓ／Ｐ（シリアル／パラレル）変換部、２２ＴＲＳ検出部、２３ＦＩＦＯメモリ、２４スクランブラ、２５８Ｂ／１０Ｂエンコーダ、２６ＦＩＦＯメモリ、２７ＦＩＦＯメモリ、２８抜き出し部、２９Ｋ２８．５挿入部、３０８Ｂ／１０Ｂエンコーダ、３１光電変換部、３２Ｓ／Ｐ変換・多チャンネルデータ形成部、３３多重部、３４ＰＬＬ、３５ＦＩＦＯメモリ、３６データ長変換部、３７分離部、３８デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部、３８−１〜３８−８デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部のブロック、３９４ｋ×２ｋ再生部、４１デスクランブラ、４２８Ｂ／１０Ｂデコーダ、４３セレクタ、４４ＦＩＦＯメモリ、４５ＦＩＦＯメモリ、４６Ｐ／Ｓ（パラレル／シリアル）変換部、４７８Ｂ／１０Ｂデコーダ、４８サンプルデータ形成部 DESCRIPTION OF SYMBOLS 1 Broadcast camera, 2 CCU (camera control unit), 3 Optical fiber cable, 11 Mapping part, 12 S / P * scramble * 8B / 10B part, 38-1 to 38-8 S / P * scramble * 8B / 10B part Block, 13 PLL, 14 multiplexing unit, 15 data length conversion unit, 16 FIFO memory, 17 multi-channel data forming unit, 18 multiplexing / P / S conversion unit, 19 photoelectric conversion unit, 21 S / P (serial / parallel) Conversion unit, 22 TRS detection unit, 23 FIFO memory, 24 scrambler, 25 8B / 10B encoder, 26 FIFO memory, 27 FIFO memory, 28 extraction unit, 29 K28.5 insertion unit, 30 8B / 10B encoder, 31 photoelectric conversion Part, 32 S / P conversion Multi-channel data forming unit, 33 multiplexing unit, 34 PLL, 35 FIFO memory, 36 data length conversion unit, 37 demultiplexing unit, 38 descrambling, 8B / 10B, P / S unit, 38-1 to 38-8 descrambling, 8B / 10B / P / S block, 39 4k × 2k playback unit, 41 descrambler, 42 8B / 10B decoder, 43 selector, 44 FIFO memory, 45 FIFO memory, 46 P / S (parallel / serial) conversion unit , 47 8B / 10B decoder, 48 sample data forming section

Claims

HD-SDI format of CH1 to CH8 (CH1, CH3, CH5, CH7 as LinkA and CH2, CH4, CH6, CH8 as LinkB) mapped according to 5.4 Octa Link 1.5 Gbps Class of SMPTE 435M Part1 Serial / parallel conversion means for serial / parallel conversion of serial / digital video signals,
Of the data of each horizontal line of Link A serial / parallel converted by the serial / parallel converter, only the data of timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC are self-synchronized. A scrambler that performs type scrambling, and encodes by setting all register values in the scrambler to 0 immediately before the timing reference signal SAV, and outputs data up to at least several bits following the error detection code CRC Bra,
Of the data of each horizontal line of LinkB serial / parallel converted by the serial / parallel conversion means, only the data of RGB from only the data of the timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC is obtained. Extraction means for extracting the bit;
An 8-bit / 10-bit encoder that performs 8-bit / 10-bit encoding of LinkB RGB bits extracted by the extraction means;
Multiplexing means for multiplexing the LinkA parallel digital data self-synchronized by the scrambler and the LinkB parallel digital data encoded by the 8-bit / 10-bit encoder by the 8-bit / 10-bit encoder;
A signal processing apparatus comprising: serial digital data generating means for generating serial digital data having a bit rate of 10.692 Gbps from parallel digital data multiplexed by the multiplexing means.

The signal processing device according to claim 1,
First forming means for forming parallel digital data of 40-bit width composed of two samples of LinkA serial / parallel converted by the serial / parallel converting means;
And second forming means for forming 32-bit wide parallel digital data consisting of two samples of LinkB RGB bits extracted by the extracting means,
The scrambler performs self-synchronization scramble on the 40-bit width parallel digital data formed by the first forming means,
The first 8-bit / 10-bit encoder performs 8-bit / 10-bit encoding on 32-bit wide parallel digital data formed by the second forming unit;
The signal processing apparatus according to claim 1, wherein the multiplexing means performs multiplexing in the order of the CH2, CH1, CH4, CH3, CH6, CH5, CH8, and CH7.

The signal processing device according to claim 1,
A second 8-bit / 10-bit encoder that performs 8-bit / 10-bit encoding of only the data in the horizontal blanking period among the data of each horizontal line of CH1 serial / parallel converted by the serial / parallel conversion means; Prepared,
The signal processing apparatus, wherein the multiplexing means also multiplexes data of a horizontal blanking period encoded by 8 bits / 10 bits by the second 8 bits / 10 bits encoder.

The signal processing device according to claim 1,
The signal processing apparatus according to claim 1, wherein the scrambler performs self-synchronization scrambling by changing a value of lower 2 bits of XYZ in the timing reference signal SAV for each channel of LinkA.

The signal processing device according to claim 1,
The serial digital data generating means includes
A predetermined number of bits are extracted from the parallel digital data multiplexed by the multiplexing means, and m-channel serial digital data each having a predetermined bit rate (provided that the predetermined bit rate × m = 10.692 Gbps) Multi-channel data forming means for forming
Data multiplexing / parallel / serial conversion means for generating serial digital data having a bit rate of 10.692 Gbps by multiplexing and parallel / serial conversion of the m-channel serial digital data formed by the multi-channel data forming means A signal processing apparatus comprising:

HD-SDI format of CH1 to CH8 (CH1, CH3, CH5, CH7 as LinkA and CH2, CH4, CH6, CH8 as LinkB) mapped according to 5.4 Octa Link 1.5 Gbps Class of SMPTE 435M Part1 A first step of serial / parallel conversion of each serial digital video signal;
Of the data of each horizontal line of Link A serial / parallel converted in the first step, only the data of the timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC is self-synchronized scrambled. A second step of encoding data by setting all register values in the scrambler to 0 immediately before the timing reference signal SAV, and outputting data up to at least several bits following the error detection code CRC When,
Of the link B horizontal line data serial / parallel converted in the first step, RGB bits are obtained only from the data of the timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC. A third step to extract,
A fourth step of encoding 8 bits / 10 bits of RGB bits of LinkB extracted in the third step;
A fifth step of multiplexing the LinkA parallel digital data subjected to self-synchronization scrambling in the second step and the LinkB parallel digital data encoded in 8 bits / 10 bits in the fourth step;
A signal processing method comprising: a seventh step of generating serial digital data having a bit rate of 10.692 Gbps from the parallel digital data multiplexed in the fifth step.

HD-SDI format of CH1 to CH8 (CH1, CH3, CH5, CH7 as LinkA and CH2, CH4, CH6, CH8 as LinkB) mapped according to 5.4 Octa Link 1.5 Gbps Class of SMPTE 435M Part1 Among the serial digital video signals, data obtained by multiplying only the data of the timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC of each horizontal line of LinkA by self-synchronization scramble, and LinkB The 8-channel HD-SDI format is converted from serial digital data with a bit rate of 10.692 Gbps, which is obtained by multiplexing 8 bits / 10-bit encoded data of RGB bits in the middle. In a signal processing device for reproducing a real digital video signal,
Parallel digital data generating means for generating parallel digital data from serial digital data of the bit rate of 10.692 Gbps;
Separating means for separating the parallel digital data generated by the parallel digital data generating means into data of each channel of Link A and Link B;
A descrambler that performs self-synchronous descrambling on the Link A data separated by the separating means, sets all register values in the descrambler to 0 immediately before the timing reference signal SAV, and starts decoding. A descrambler that applies self-synchronous descrambling to at least several bits of data following the error detection code CRC;
An 8-bit / 10-bit decoder for decoding 8-bit / 10-bit Link B data separated by the separation means;
Forming means for forming data of each sample of LinkB from RGB bits of LinkB decoded by 8 bits / 10 bits by the 8-bit / 10-bit decoder;
The parallel digital data of Link A that has been subjected to self-synchronous descrambling by the descrambler and the parallel digital data of Link B formed by the forming means are respectively converted from parallel to serial, and the HDs of CH1 to CH8 are obtained. A signal processing apparatus comprising parallel / serial conversion means for reproducing a serial digital video signal in SDI format.

The signal processing device according to claim 7,
The serial digital data with the bit rate of 10.692 Gbps includes two samples of LinkA and two samples of RGB bits of LinkB.
LinkA parallel digital data multiplied by self-synchronizing descrambling by the descrambler, and LinkB RGB bits decoded by the 8-bit / 10-bit decoder by 8-bit / 10-bit decoder, respectively, for one sample. Further comprising second separation means for separating each one,
The forming unit forms data of each sample of LinkB from RGB bits separated by the second separating unit,
The signal processing apparatus according to claim 1, wherein the parallel / serial conversion means performs parallel / serial conversion on the parallel digital data of Link A separated by the second separation means.

The signal processing device according to claim 7,
The serial digital data with the bit rate of 10.692 Gbps is also multiplexed with 8 bits / 10 bits decoded data of the horizontal blanking period of each horizontal line of the CH1,
The separating means also separates data of the horizontal blanking period of the CH1,
A second 8-bit / 10-bit decoder for decoding 8-bit / 10-bit data of the CH1 horizontal blanking period separated by the separation means;
For the CH1, the timing reference signal SAV, the active line, the timing reference signal EAV, the line number LN and the error detection code CRC data subjected to self-synchronization descrambling by the descrambler, the second 8-bit / A signal processing apparatus characterized in that data in a horizontal blanking period decoded by 8 bits / 10 bits by a 10-bit decoder is subjected to parallel / serial conversion by the parallel / serial conversion means.

The signal processing device according to claim 7,
The descrambler is characterized by rewriting the lower 2 bits of XYZ in each channel timing reference signal SAV of LinkA to (0, 0) after applying self-synchronization scrambling.

The signal processing device according to claim 7,
The parallel digital data generation means includes
Serial digital data of the bit rate 10.692 Gbps is serial / parallel converted, and m-channel serial digital data each having a predetermined bit rate (provided that the predetermined bit rate is used). × m = 10.692 Gbps) serial / parallel conversion and multi-channel data forming means,
A multiplexing means for multiplexing the serial digital data of m channels formed by the serial / parallel conversion and multi-channel data forming means;
The signal processing apparatus according to claim 1, wherein the separating unit separates the parallel digital data multiplexed by the multiplexing unit into data of each channel of Link A and Link B.

HD-SDI format of CH1 to CH8 (CH1, CH3, CH5, CH7 as LinkA and CH2, CH4, CH6, CH8 as LinkB) mapped according to 5.4 Octa Link 1.5 Gbps Class of SMPTE 435M Part1 Among the serial digital video signals, data obtained by multiplying only the data of the timing reference signal SAV, active line, timing reference signal EAV, line number LN and error detection code CRC of each horizontal line of LinkA by self-synchronization scramble, and LinkB The 8-channel HD-SDI format is converted from serial digital data with a bit rate of 10.692 Gbps, which is obtained by multiplexing 8 bits / 10-bit encoded data of RGB bits in the middle. In a signal processing method for reproducing a real digital video signal,
A first step of generating parallel digital data from the serial digital data having the bit rate of 10.692 Gbps;
A second step of separating the parallel digital data generated in the first step into data of each channel of Link A and Link B;
In this step, self-synchronous descrambling is applied to the LinkA data separated in the second step, and all the register values in the descrambler are set to 0 immediately before the timing reference signal SAV and decoding is started. A third step of applying self-synchronous descrambling to at least several bits of data following the error detection code CRC;
A fourth step of decoding 8-bit / 10-bit LinkB data separated in the second step;
A fifth step of forming data of each sample of LinkB from the RGB bits of LinkB which have been 8-bit / 10-bit decoded in the fourth step;
The parallel digital data of Link A subjected to self-synchronizing descrambling in the third step and the parallel digital data of Link B formed in the fifth step are respectively converted from parallel to serial, and the CH1 to CH8 are converted. And a sixth step of reproducing a serial digital video signal of the HD-SDI format.