JPH06224962A - データ識別回路及びこれを用いた並列データ受信器 - Google Patents

データ識別回路及びこれを用いた並列データ受信器

Info

Publication number
JPH06224962A
JPH06224962A JP2625193A JP2625193A JPH06224962A JP H06224962 A JPH06224962 A JP H06224962A JP 2625193 A JP2625193 A JP 2625193A JP 2625193 A JP2625193 A JP 2625193A JP H06224962 A JPH06224962 A JP H06224962A
Authority
JP
Japan
Prior art keywords
data
input
phase
clock
identification
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2625193A
Other languages
English (en)
Other versions
JP3302073B2 (ja
Inventor
Hiroyuki Mutsukawa
裕幸 六川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2625193A priority Critical patent/JP3302073B2/ja
Publication of JPH06224962A publication Critical patent/JPH06224962A/ja
Priority to US08/583,961 priority patent/US5740210A/en
Application granted granted Critical
Publication of JP3302073B2 publication Critical patent/JP3302073B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Communication Control (AREA)

Abstract

(57)【要約】 【目的】 ディジタル信号伝送系の受信側に備えられる
データ識別回路及びこれを用いた並列データ伝送系の受
信器に関し、簡単な回路構成でデータとクロックとの位
相関係を適切な状態で確定しデータ識別動作を可能にす
るデータ識別回路及びこれを用いて並列データ伝送系の
受信側における受信器を構成する。 【構成】 入力データ１をクロック信号に同期して識別
し、識別データ７として出力するデータ識別部３と、入
力データ１と識別データ７との間の位相関係を判定する
位相関係判定部４と、その出力に基づき初期状態で決定
されているクロック信号の位相を制御する位相制御信号
を生成するクロック位相制御部５と、位相制御信号によ
り、初期状態で決定されているクロック信号の位相を変
更決定するクロック信号位相決定部６を有する。

Description

【発明の詳細な説明】
【０００１】 （目次） 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（図１、図２） 作用 実施例（第１の実施例：図３乃至図６） （第２の実施例：図７乃至図１０） （第３の実施例：図１１乃至図１２） （第４の実施例：図１３） （第５の実施例：図１４乃至図１８） （第６の実施例：図１９乃至図２０） （第７の実施例：図２１） 発明の効果
【０００２】
【産業上の利用分野】本発明は、ディジタル信号伝送系
の受信側に備えられるデータ識別回路及びこれを用いた
並列データ伝送系の受信器に関する。
【０００３】光通信技術の発展に伴い、幹線系のみなら
ず、加入者系へも光伝送技術を導入して、光ファイバを
敷設して動画像などの広帯域情報伝送を行う、いわゆる
ファイバ・トゥ・ザ・ホーム（ＦＴＴＨ）などが注目さ
れ、検討されている。
【０００４】光伝送技術を例えば加入者系に導入する場
合には、低コストであることが非常に重要な要件となる
ため、送信／受信器の構成を、幹線系で使用しているよ
うなものよりも大幅に簡単化し、できるだけ調整部分を
少なくする必要がある。
【０００５】特に、受信部においては、光ファイバを伝
送されてきた光信号を電気信号に変換した後にディジタ
ルの「１」又は「０」の識別を行うデータ識別回路にお
いて、データと識別クロックとの間のタイミング関係
（位相関係）を、適切に調整する必要がある。
【０００６】この部分についてもできるだけ個別の調整
をせずにするよう、ＬＳＩ化等による簡単化は重要であ
り、更にはＬＳＩ化する場合でもできるだけ簡単な構成
にすることにより、消費電力の低減、或いは回路規模の
縮小等、加入者系に導入するためにいくつかの課題を解
決する必要がある。
【０００７】一方、幹線系のみでなく、伝送端局装置、
交換機などの通信機器間若しくは機器内、或いはコンピ
ュータ内における高速データ伝送に、光ファイバの広帯
域性を利用した光伝送技術の適用が注目され検討されて
いる。
【０００８】このような光伝送インタフェースにおいて
は、多くの信号を並列して伝送する光並列伝送方式が有
効である。かかる伝送方式においても、受信部について
は上記したような課題を解決する必要がある。
【０００９】更に並列伝送においては、並列に伝送され
ているデータ相互間でのデータの伝搬時間にばらつき
（スキュー）が生じるため、スキューにより伝送距離が
制限される場合が生じる。
【００１０】従って並列伝送特有の課題として、受信部
においては受信した並列データ相互間のスキューを解消
してビットレベルでデータの位相関係を同期処理するこ
とが必要である。
【００１１】
【従来の技術】従来の技術による光受信器の構成を、幹
線系における端局間伝送を行う光中継器の場合につい
て、図２２（１）に示す。
【００１２】従来の光中継器においては、光ファイバ２
０を伝送されてきた光信号を受光素子２１で光電流に光
電変換し、それを等化・増幅回路２２にて識別可能なレ
ベルまで増幅すると同時に、タイミング回路２４におい
て識別用クロックを抽出し、前記増幅された信号ととも
に識別再生回路２３に入力する。
【００１３】この時、識別再生回路２３に入力する信号
とクロックとの位相関係は、各回路内での伝搬時間のば
らつき等により、一意には定まらず、従って適切な位相
関係を確保するためには何らかの形で位相関係の調整部
を設ける必要がある。
【００１４】かかる光中継器などの場合には、個々の受
信器に対応して、個別に同軸ケーブル２５などで接続を
行い、その同軸ケーブルの長さを適切に調節することで
所望の位相関係を得るようにしているものが多い。
【００１５】又、近年のＩＣ技術の進展に伴い、位相関
係を自動的に調整する回路を光受信器に具有させたもの
もある。第２２図（２）は、そのような位相自動調整回
路の例を示したものである。（出展：Peter Cochrane e
t al., IEEE Journal onSelected Areas in Communicat
ions. Vol. SAC-4, No.9, December 1986.)
【００１６】第２２図（２）に示した回路では、識別前
の信号と識別後の信号とを、それぞれＳ−Ｒラッチ２
６、２７に入力して、出力される信号パルスを積分し、
そのレベルを基準となるレベル（基準電圧）と比較して
電圧制御型位相シフタ２８にフィードバックをかけてク
ロックの位相を所定の値に保つようにしている。
【００１７】この結果として、図２２（１）に示す同軸
ケーブルを用いる場合と比較して、回路の温度特性であ
るとか経時的な特性変化によって最適な位相関係が変化
しても、フィードバックにより一定の位相関係が保てる
ようにしたものである。
【００１８】このような回路は、アナログ的にクロック
位相を制御することによって適正な位相に保とうとする
ものであるが、回路的には複雑になり、また多くの場合
消費電力が大きくなる。従って構成の簡単化と低消費電
力化を実現しなければ、加入者系に導入することは困難
である。
【００１９】これに対して、前述したように加入者系に
おいては、端局間伝送に比べて伝送距離が非常に短い
（１〜数km程度）ので、光受信器に入力する光レベルは
方式的に大きくとることが可能である。
【００２０】そのため、識別回路では受信した信号にお
いて所望の特性を確保できる位相余裕が大きくとれるた
め、前述のようなアナログ的な位相制御ではなく、例え
ば複数のいくつかの異なる位相を有するクロックから１
つの位相のクロックを選択して、そのクロックを用いて
識別をすることにより、所望の識別特性を得ることが可
能になる。
【００２１】そのようなデータ識別回路の構成例として
は、「特開平１─２３３８５０」或いは「特開平１─１
８８０５０」の公開公報等に記載の技術がある。
【００２２】このうち、「特開平１─２３３８５０」で
は、わずかにタイミングの違う２種類のクロックで同じ
データを識別し、結果が異なればクロック位相が適切で
ないと判断してクロックの位相を反転するようにしてい
る。
【００２３】又、「特開平１─１８８０５０」では、デ
ータ速度の２倍の周波数のクロックを用意して、データ
が入力するとその立ち上がりエッジでＴ−Ｆ／Ｆ（フリ
ップフロップ）をリセットして２倍周波数のクロックを
分周し、データの立ち上がりよりある程度の時間遅れを
有するクロックでデータを識別するようにしている。
【００２４】これらはいずれも、識別回路そのものはロ
ジック回路で構成でき、例えばゲートアレイ等で製作す
ることが可能であるため、回路の簡略化、又コストの低
減が図れる。
【００２５】しかし、「特開平１─２３３８５０」公開
公報に記載の技術では、例えば２種類のクロックがいず
れも「０」のデータを「１」と誤って識別した場合にも
適切なクロックと判断してしまう。
【００２６】又、前記の２種類のクロック同士の時間差
と入力するデータを分岐して２つの識別部〔Ｄ−Ｆ／
Ｆ〕に入力する際の時間差により識別結果が影響を受け
るため、非常に微妙なタイミング設計が要求されるとい
う欠点を有する。
【００２７】一方、「特開平１─１８８０５０」公開公
報に記載の技術では、２倍の周波数のクロッックを扱う
ため、回路がこの周波数で動作することが必要であり、
又伝送系の伝送速度の２倍の周波数のクロックを用意し
なければならない。このためシステム全体の構成に親和
性を欠くだけでなく、クロック逓倍回路を持たなければ
ならず、結果として回路規模の増大を招くという欠点を
有する。
【００２８】更に図２２（１）、（２）に示す従来の方
式では、構成の簡単化と低消費電力化という点におい
て、並列伝送系における課題を解決することは困難であ
る。又並列伝送では、各データに対して最適なクロック
が制御されるため、並列方向に見た場合に位相が連続的
に変化する。
【００２９】このような回路方式を用いた光並列伝送系
及びビット同期の構成としては、例えば「特開昭６２─
２７８８３６」公開公報に記載の技術がある。この構成
は、ビットレベルでの位相同期は原理的には可能である
が、実際の回路は規模が大きくなるため前記の並列伝送
系に導入するのは不可能に近い。
【００３０】一方、機器間乃至機器内伝送系においては
端局間伝送に比べて伝送距離が非常に短いので（数百m
乃至数km程度) 光受信器に入力する光レベルは方式的に
大きくとることが可能である。
【００３１】結果として識別回路では受信した信号にお
いて所望の特性を確保できる位相余裕が大きくとれるた
め前述のようなアナログ的な位相制御ではなく、例えば
複数の幾つかの異なる位相を有するクロックから1 つの
位相のクロックを選択して、そのクロックを用いて識別
をすることにより所望の識別特性を得ることが可能にな
る。
【００３２】又、幾つかの離散的な位相を有するクロッ
クから適切なものを選んで識別処理を行うため、共通の
位相余裕部分を用いて再度識別処理を施すことによって
ビットレベルでの位相同期処理、即ちビット同期処理が
可能になる。
【００３３】そのような並列データの識別及びビット同
期処理装置の構成としては、「特開平１─２３３８４
９」公開公報に記載のものがある。この公開公報に記載
された発明ではデータ速度の２倍の周波数のクロックを
用意してＴ−Ｆ／Ｆを用いて２倍周波数のクロックを分
周し、わずかにタイミングの違う２種類のクロックで同
じデータを識別し、結果が異なればクロック位相が適切
でないと判断してクロックの位相を反転するようにして
識別処理を行う。
【００３４】即ち前述した２倍周波数のクロックを用い
て１／４タイムスロットだけ識別クロックと位相の異な
るクロックで共通に識別処理を再度行ってビット同期処
理を行う構成としている。
【００３５】かかる技術によれば識別回路そのものはロ
ジック回路で構成でき例えばゲートアレイ等で製作する
ことが可能であるため回路の簡略化又コストの低減が図
れる。
【００３６】しかし２倍の周波数のクロックを扱うため
この回路がこの周波数で動作することが必要であり、又
伝送系の伝送速度の２倍の周波数のクロックを用意しな
ければならない。このためシステム全体の構成に親和性
を欠くだけでなく、クロック逓倍回路を持たなければな
らず結果として回路規模の増大を招くという欠点を有す
る。
【００３７】
【発明が解決しようとする課題】従って従来の技術では
安定且つ確実にデータとクロックの位相関係を適切に保
ちつつ識別を行い且つビット同期を行うという方式は構
成が困難であった。或いは可能としても必然的に回路の
複雑化や規模の増大という欠点を避けられないものであ
った。
【００３８】従って本発明は第１に比較的簡単な回路構
成でデータとクロックとの位相関係を適切な状態で確定
しデータ識別動作を可能にするデータ識別回路を提供す
ることを目的とする。
【００３９】第２にかかるデータ識別回路を用いて並列
データ伝送系の受信側における受信器を構成することを
目的とする。
【００４０】
【課題を解決するための手段】図１は入力データとクロ
ック信号との位相関係を適切な状態で確定しデータ識別
動作を可能にする本発明に従うデータ識別回路の原理ブ
ロックダイヤグラムである。
【００４１】図１において、入力データ１をクロック信
号に同期して識別し、識別データ７として出力するデー
タ識別部３を有する。
【００４２】更にこの入力データ１と識別データ７とを
入力し、それらの間の位相関係を判定する位相関係判定
部４を有する。５はクロック位相制御部であり位相関係
判定部４の出力に基づき初期状態で決定されているクロ
ック信号の位相を制御する位相制御信号を生成する。
【００４３】このクロック位相制御部５からの位相制御
信号により、初期状態で決定されているクロック信号の
位相を変更決定するクロック信号位相決定部６を更に備
えている。
【００４４】図２は並列伝送系における受信側での並列
データのビット同期を可能にする本発明に従う受信器の
原理構成ブロックダイヤグラムである。
【００４５】図２において並列に伝送される複数の入力
信号１のそれぞれに対し、備えられた複数のデータ識別
回路８−１乃至８−ｎと、共通のクロック信号発生部９
と、複数のデータ識別回路８−１乃至８−ｎからのそれ
ぞれの識別データを入力し、クロック信号発生部９から
のクロック信号２を基準として、識別データ間のビット
同期をとるビット同期部１０を有している。
【００４６】更に複数のデータ識別回路８−１乃至８−
ｎの各々は次のように構成される。データ識別部３と位
相関係判定部４とクロック位相制御部５及びクロック信
号位相決定部６を有して構成され、データ識別部３は入
力データ１をクロック信号２に同期して識別し識別デー
タ７として出力する。
【００４７】位相関係判定部４は入力データ１と識別デ
ータ７とを入力しそれらの間の位相関係を判定する。更
にクロック位相制御部５は位相関係判定部４の出力に基
づき初期状態で決定されているクロック信号の位相を制
御する位相制御信号を生成する。
【００４８】次いでクロック信号位相決定部６はクロッ
ク位相制御部５からの位相制御信号により初期状態で決
定されているクロック信号の位相を変更決定する。
【００４９】
【作用】図１に示した原理図ではまずデータ入力１がデ
ータ識別部３に入力しクロック位相決定部６により初期
状態で設定された位相でクロック信号２がデータ識別部
３に入力する。
【００５０】この結果データ入力１は「０」「１」をデ
ータ識別部３により識別されて出力される。データ識別
部３から出力された識別データは２つに分岐され一方は
識別データ７として出力される。もう一方はデータとク
ロック信号との間の位相関係を判定する位相関係判定部
４に入力される。
【００５１】位相関係判定部４においては、識別データ
７とデータ入力１との間での位相関係を判定する。具体
的には例えば入力データ１の立ち下がりエッジで識別デ
ータ７を再度識別する。
【００５２】初期状態でのクロック信号でデータ「１」
を正しく識別していれば、前記入力データ１の立ち下が
りエッジで識別データを識別した結果もやはり「１」と
なる。
【００５３】しかしもし初期状態のクロックが「０」と
誤っていれば前記入力データ１の立ち下がりエッジで識
別データ７を識別した結果は「０」となる。これによっ
て初期クロック信号が正しく入力データ１を識別してい
るかどうかを見極めることが可能になる。
【００５４】この判定結果を位相関係判定部４からクロ
ック位相制御部５に送る。これによりクロック信号の位
相を次にどう制御するかの制御信号をクロック位相決定
部６に送り最終的に識別に使用するクロック信号の位相
をクロック位相決定部６で決定する。
【００５５】クロック位相決定部６で決定されたクロッ
ク信号はデータ識別部３に入力されることにより適切な
位相のクロック信号で識別したデータを得ることが可能
になる。
【００５６】更に図２の原理図においては複数のデータ
識別回路８−１乃至８−ｎの構成は図１の原理図で示し
たクロック同期のための原理図と同様である。従って各
データ識別回路８−１乃至８−ｎの各々における作用は
既に図１において説明したと同様である。
【００５７】特に図２において９はクロック発生部であ
りこれにより発生したクロックはビット同期部１０に供
給される。従ってビット同期部１０は供給されたクロッ
クを用いてデータ識別回路８−１乃至８−ｎの並列デー
タを全て共通の位相を有するクロックで識別することに
なる。
【００５８】即ち、並列データが全て識別に使用したク
ロックに同期し、ビットレベルでの同期処理が可能とな
る。
【００５９】
【実施例】（第１の実施例）図３は、本発明の入力デー
タ１とクロック信号とのクロック同期を取り、当該入力
データ１を識別するための図１に示した原理図に対応す
る第１の実施例のブロックダイヤグラムである。
【００６０】以下、実施例の説明において、各図共通に
同一または類似のものには同一の番号を付してある。
【００６１】図３において、データ識別部３は第１のＤ
−ＦＦで構成される。ここでＤ−ＦＦはＣ入力端子に入
力されるクロック信号の立ち上がりまたは立ち下がりの
時刻だけ動作させるようにした同期式のフリップフロッ
プである。
【００６２】さらに、データとクロック間の位相関係を
判定する位相関係判定部４はデータ入力１の極性を反転
するインバータ４０と第２のＤ─ＦＦ４２に従続するＲ
Ｓ−ＦＦ４３及びインバータ４０の出力及びＲＳ−ＦＦ
４２のＱ1 出力を入力しそれらの論理積を取り出力する
アンドゲート４５より成る。
【００６３】クロック位相制御部５はＴ−ＦＦで構成さ
れる。ここでＴ−ＦＦはトグル型のフリップフロップで
あってトリガー入力パルスが入るごとにＱ出力が反転す
るフリップフロップである。
【００６４】さらにクロック位相決定部６は、ＥＸＯＲ
回路で構成される。このＥＸＯＲ回路６の１の入力には
クロック信号２が他の入力にはクロック位相制御部５か
らの制御信号が入力される。図４は図３に示す構成に沿
って各部分でのタイムチャートを示すものである。
【００６５】図３に示す構成では、入力データ１のう
ち、第１のＤ−ＦＦ３におけるセットアップ／ホールド
時間やクロック／データの実態により、例えば図４
（１）に示したようにデータの時間幅の中で識別不可能
な時間領域が生じる（図中には斜線で示した部分）。
【００６６】今、この部分に初期クロック（２）があっ
てデータ「１」を「０」と誤ってしまうと、（識別デー
タの破線で示されるパルス部分（３）参照）入力データ
１をインバータ４０で反転した信号（４）の立ち上がり
（入力データ１の立ち下がり）をトリガーとして第２の
Ｄ−ＦＦ４２で識別すると、そのＱ出力は「０」であ
る。
【００６７】この第２のＤ−ＦＦ４２のＱ1 出力をＲＳ
─ＦＦ４３のリセット入力に、Ｑ出力をセット入力に入
れるとＲＳ─ＦＦ４３のＱ1 出力４４は「１」になる。
従って、アンドゲート４５でインバータ４０からの反転
データ４１（図４（４）参照）とＳＲ−ＦＦ４３のＱ1
出力４４との論理積をとった結果はパルス状になって出
力される（図４の（６）の位相制御パルス５０）。
【００６８】このアンドゲート４５の出力をＴ−ＦＦ５
に入力するとそのＱ出力は反転する（図４（７））。Ｅ
ＸＯＲゲート６にその１の入力からクロック信号２が入
力され、他の入力にはＴ−ＦＦ５からの制御信号が入力
されると、クロック位相が反転する（図４（８））。
【００６９】この位相のクロック（図４（８））で以降
識別された入力データ１は、前述の反転したデータ７
（図４（３））による識別の結果出力が「１」となっ
て、この位相が適切であるという結果がでる。この結
果、この位相のまま確定されることになる。
【００７０】結果として入力データ１を適切な位相のク
ロックで識別するという機能が実現されることになる。
図３および図４においては入力するクロックは位相とし
て１種類で適切でないと判断した時にそのクロックの位
相を反転する構成としているが、結果として反転の有無
により２種類の位相のクロックを準備しているのと同じ
である。
【００７１】図５は従って互いに反転した関係にある２
種類のクロックをクロック入力部により入力しクロック
位相制御部５からの信号に応じて当該２種類のクロック
から適切な位相のクロックを選択する構成とする実施例
である。
【００７２】すなわち図５にはクロック位相決定部６と
してＭＵＸを用いた例を示している。このＭＵＸは又図
６に示す如くセレクタの構成とすることも可能である。
そして図６に示すＳ入力端子にはクロック位相制御部５
からの制御信号が入力される。
【００７３】ここで２種類のクロックを作り出すのは回
路上簡易にしなければならないので図５に示すようにＯ
Ｒ／ＮＯＲゲート６０を使ってクロック入力部２から入
力するクロックを互いに反転した関係にある２種類のク
ロックφ１、φ２にする構成としても良い。
【００７４】以上説明してきた実施例では、入力データ
１が１ビットだけ「１」であり、その前後のビットが
「０」である場合を想定していた。しかし実際にはデー
タ「１」の連続があり得る。
【００７５】そこでクロック信号１の位相は受信機の電
源をＯＮにしたときに確定すれば、後は電源を切るまで
そのままということにすると送受信システムとして考え
た時には、送信機の電源ＯＮの時には必ずデータのプレ
アンブルとして「０」、「１」、「０」のデータ列を含
むデータが送られてくるものとすることにより、上記の
クロック位相の判定・確定の処理が確実に行えることに
なる。
【００７６】若しくは送られてくるデータ中に必ず
「０」、「１」、「０」のデータ列が含まれるような信
号系列を送信及び受信することとしておけばよい。しか
しながら、これらの場合にはシステム上絶対的要件とし
てデータ中に「０」、「１」、「０」のデータを存在さ
せることが必須であり制約となる。
【００７７】（第２の実施例）従って図７はかかる送受
信システムに対し何ら制約を置かないようにするための
クロック同期の第２の実施例のブロックダイヤグラムで
ある。即ち図７においてデータ識別部３と位相関係判定
部４との間に、最終ビット検出部８を設けている点に特
徴を有する。
【００７８】この最終ビット検出部８により「１」のデ
ータが連続した時にその最後の１ビットだけを検出して
位相関係判定部４に入力するようにしている。これによ
って図３に示す構成と同様の処理が可能となる。
【００７９】即ちデータ「１」が連続すると、たとえ初
期のクロックが適切でない領域にあったとしても、連続
している間のビットは「１」と識別する。このため図８
に示すように初期クロック（２）が確率的に入力データ
（１）を識別できない領域（図において斜線で示す領
域）にあっても「１」と識別してしまう場合がある（図
８（３）参照）。
【００８０】これは見かけ上は正しく識別しているよう
であるが、実際には確率的に誤ることが出てくるため、
この位相ではなく反転した位相のクロックで識別するよ
うに制御できなければならない。
【００８１】このため、図７に示したような最終ビット
検出部８により、「１」が連続しても、識別データの最
終の１ビット分のみを検出してそれに対応して１ビット
分遅延させた反転データで識別する構成にすれば全体で
は図３に示したものと同様の過程で位相関係が不適であ
ることを判定し、クロック位相制御信号がクロックを反
転するように位相制御回路５から出力される。
【００８２】そしてかかる機能を持つ最終ビット検出部
８の構成例として図９に示されるものが採用される。図
１０は、図９の実施例の動作タイムチャートである。
【００８３】図９に示すようにデータ識別部３から入力
した識別データ７を従続接続したＤ−ＦＦ８０乃至８２
に入力する。これを互いに反転したクロックを生成する
ためにクロック信号１１をインバータ８５を介してＤ−
ＦＦ８１に入力し、さらに他のＤ−ＦＦ８０および８２
に対してはそのまま入力する。このように互いに反転し
たクロック信号で識別するとデータが１ビット分遅延す
ることになる（図１０（４）参照）。
【００８４】従って１ビット分遅延した識別データと遅
延される前の識別データ７とをＥＸＯＲゲート８３に入
力する。ＥＸＯＲゲート８３では入力される信号が１ビ
ットずつずれた同一の信号であるため出力は１ビットだ
け孤立したパルスとなり、前述の処理が可能な状態にな
る（図１０（５）参照）。
【００８５】若しくはＥＸＯＲゲート８３に代わり図９
右上破線内で示される１入力端に否定論理を持つアンド
ゲート８４が用いられる。即ち遅延しない方の識別デー
タ７を否定論理を通して極性を反転してアンドゲートに
入力する構成とする。
【００８６】以上述べてきた実施例においては互いに反
転した関係にある２種類のクロックのうち、より適切な
方のクロックで識別したデータを出力する事が可能にな
る。
【００８７】しかし、実際の受信機等で用いられるロジ
ック回路においては、例えばフレーム同期回路において
は、フレームを検出するために同期保護回路を設けてい
る。従って本発明によるデータ識別回路においてもその
場合と同様に同期保護回路を設けてもよい。
【００８８】（第３の実施例）図１１はこの同期保護回
路を設けた本発明の第３の実施例である。すなわち図１
１において位相関係判定部４の後部に同期保護回路９を
設けている。図１２はかかる同期保護回路９の一例を示
すブロックダイヤグラムである。
【００８９】即ち図１２において従属されたＤ−ＦＦ９
０乃至９４とこれらＦＦのＱ出力の論理積をとるアンド
ゲート９５とこれらＦＦのＱ1 出力の論理積をとるアン
ドゲート９６を有している。
【００９０】更にアンドゲート９５及び９６の出力はそ
れぞれＳＲ─ＦＦ９７のセット入力及びＲ入力に入力さ
れる。更にＤ−ＦＦ９０のＤ入力には位相関係判定部４
からの出力が入力されクロック信号は各Ｄ−ＦＦのクロ
ック入力端Ｃに共通に入力される。
【００９１】この図１２に示す同期保護回路９において
はアンドゲート９５により前方保護のタイミングが得ら
れ、アンドゲート９６により後方保護のタイミングが得
られる。ＳＲ─ＦＦ９７のＱ1 出力及びクロック信号と
の論理積がアンドゲート９８により取られその出力が位
相制御部５に導かれる。
【００９２】（第４の実施例）図１３は本発明の第４の
実施例であり本発明のデータ識別回路を光受信機に適応
した例を示すブロックダイヤグラムである。
【００９３】即ち受光ダイオード１１０と等価増幅器１
１１で構成される光受信回路からの受信データが入力デ
ータ１として識別部３のＤ端子に入力される。同時に等
価増幅器１１１から導かれる分岐された信号は、タイミ
ング再生回路１１２に導かれここでタイミング信号が抽
出され、クロック位相決定部であるＥＸＯＲゲート６の
１の入力にクロック信号２として入力される。
【００９４】以上説明したように本発明に係るデータ識
別回路ではロジック回路のみで構成され、互いに判定し
た関係にある２種類のクロック信号を使用してデータの
識別を行い、いずれか適切な方のクロック信号でデータ
を識別するという機能を実現している。
【００９５】（第５の実施例）図１４は並列データ伝送
システムにおいて受信側で到来した並列データを各チャ
ネルに対しビットを揃えて出力するための本発明の第５
の実施例のブロックダイヤグラムである。
【００９６】図１４は図２に示す原理図に対し省略して
図示されている。即ち各チャネルに対しデータ識別回路
が図２のように複数のチャネルに対し、それぞれデータ
識別回路８−１乃至８−ｎとして備えられている。しか
し図１４ではかかる各データ識別回路が図示省略されて
いる。
【００９７】図１４において７は各データ識別回路から
の識別データを示している。Ｓ１、Ｓ２、Ｓｎは従って
それぞれの対応するデータ識別回路からの並列識別信号
である。ここでは各チャネルに対しそれぞれビットタイ
ミングが異なっている。本発明ではかかる並列データ伝
送における各チャネル間のデータのビットを揃えること
を目的とするものである。
【００９８】かかる機能を備えるのがビット同期部１０
である。ビット同期部１０の構成としては識別データ出
力７の各々に対応してＤ−ＦＦ１０１、１０２乃至１０
ｎを備えている。クロック発生部９から共通にクロック
信号がかかるＤ−ＦＦ１０１乃至１０ｎに供給される。
従ってこのクロック発生部９から供給されるクロック信
号のタイミングで各識別データ７について再度識別を行
う。
【００９９】その結果、ビット同期部１０からはクロッ
ク信号に同期した位相を有する並列識別データＳ０１、
Ｓ０２乃至Ｓ０ｎが出力され、ビットレベルでの同期処
理が実現される。
【０１００】なおここでクロック発生部９においてクロ
ックを発生する方法として図１５乃至１８の方法が想定
される。即ち図１５において９１は分配器であり９０は
クロック入力部である。クロック入力部９０に入力され
たクロック発生部９内の分配器９１からクロック信号が
分岐して出力され各図１４におけるＤ−ＦＦのクロック
入力端子に入力される。
【０１０１】図１６においては複数のチャネル１乃至ｎ
に対応する伝送路９２とそれとは別個にｎ＋１番目の伝
送路９３を設け、この伝送路を通じ送信側から受信側に
クロック信号を送りこれをクロック発生部９が受け各チ
ャネルの同期部１０に分配するように構成する。
【０１０２】図１７は受信側にクロック信号発生源９４
を設けこれからクロック発生部９はクロック信号を受
け、同期部１０の各チャネル対応のＤ−ＦＦのクロック
入力端子にクロック信号を分配する。
【０１０３】図１８は更に複数のチャネルに対する伝送
路の少なくとも１つからクロック信号を抽出する方法で
ある。
【０１０４】即ちクロック信号抽出回路９５を設け、こ
れを少なくとも１つの伝送路と接続する。図１８ではｎ
チャネルの伝送路にクロック抽出回路９５が接続されて
いる。従って伝送路ｎに送られる信号からクロック信号
が抽出されクロック発生部９の入力端子９０にクロック
信号を供給することが可能である。
【０１０５】（第６の実施例）ここでデータ識別部３に
おいて識別に使用されるクロックの位相が２種類である
場合、最終的に確定した位相がどちらのクロック信号で
あるかが判ればそれに応じて再度クロックで識別するか
どうかの処理を行えば結果として上記と同様の処理が可
能である。
【０１０６】即ち図１９に示す本発明の第６の実施例に
よってこれが可能である。図１９においてビット同期部
１０をデータ識別回路８−１乃至８−ｎの各々に対応し
て固有の同期部１０−１乃至１０−ｎを設ける。
【０１０７】データ識別部３の出力である識別データ７
とクロック位相決定部６から出力される識別クロックと
クロック位相制御部５から出力されるクロック位相制御
情報とをビット同期部１０−１乃至１０−ｎに入力し、
このクロック位相制御部５から出力されるクロック位相
制御情報とクロック位相決定部６から出力される識別ク
ロックとを用いてビット同期を行えば良い。
【０１０８】かかる構成によればクロック位相制御部５
から出力されるクロック位相制御情報によって２種類
（仮にＡ、Ｂとしておく）あるクロック位相のうちのど
ちらかの位相のクロックで識別したかを検出し、例えば
位相Ａのクロックで確定した場合には、その識別データ
をそのままビット同期部１０−１乃至１０−ｎから出力
する。
【０１０９】一方位相Ｂで確定した場合には再度位相Ａ
のクロックで識別して出力する構成とすることによりビ
ット同期部１０−１乃至１０−ｎから出力されるデータ
はすべて位相Ａのクロックに同期していることになる。
【０１１０】これによりビットレベルでの同期処理が実
現する。具体的な回路として例えば図２０に示す同期回
路として構成できる。即ち図２０において８−１は１つ
のデータ識別回路である。１つの識別回路８−１に対し
て１つの同期回路８−１が備えられる。
【０１１１】そしてこの同期回路１０−１はインバータ
１０１とＤ−ＦＦ１０２とセレクタ又はマルチプレクサ
１０３とを有して構成される。このセレクタ又はマルチ
プレクサ１０３にはデータ識別部３からの識別データ７
及びＤ−ＦＦ１０２からの出力が入力される。
【０１１２】Ｄ−ＦＦ１０２には識別データ７及びイン
バータ１０１を通して反転されたクロック位相決定部６
からの反転クロック信号が入力される。
【０１１３】更にセレクタ又はマルチプレクサ１０３に
はクロック位相制御部５からの制御信号が入力されこの
制御信号によりセレクタ又はマルチプレクサ１０３は識
別データ７又はＤ−ＦＦ１０２からの出力のいずれかを
切り換え選択して出力する。
【０１１４】このようにして並列伝送された並列データ
に対する適切な位相のクロックでの識別処理又は識別し
たデータとのビットレベルでの同期処理が実現される。
【０１１５】（第７の実施例）図２１は本発明の第７の
実施例であり、光並列受信器に本発明を適用した実施例
である。
【０１１６】図２１において８−１乃至８−ｎは各デー
タ識別回路でありこれらは既に説明したデータ識別回路
と同様である。９はクロック発生部、１０はビット同期
部である。
【０１１７】１２−１及び１３−１はそれぞれ光受信回
路を構成するフォトダイオードと等価増幅回路である。
これと同様な光受信回路がデータ識別回路８−１乃至８
−ｎに対応してそれぞれ設けられている。
【０１１８】各々の光受信回路の等価増幅器１３−１乃
至１３−ｎから受信した光信号に対応する電気信号がデ
ータ入力信号１として各々のデータ識別回路に入力す
る。一方１２−（ｎ＋１）及び１３−（ｎ＋１）はそれ
ぞれタイミング信号用の受信回路を構成するフォトダイ
オード及び等価増幅回路である。
【０１１９】フォトダイオード１２−（ｎ＋１）はタイ
ミング信号に相当する光信号を受信し電気信号に変換
し、等価増幅回路１３−（ｎ＋１）に入力し一定レベル
に増幅してタイミング発生部９に入力する。
【０１２０】クロック発生部９からのクロック信号はデ
ータ識別回路８−１乃至８−ｎのクロック位相決定部６
のクロック入力部２にそれぞれ分配入力される。一方、
クロック発生部９からは同時に同期部１０にクロック信
号が送られる。
【０１２１】従って同期部１０では既に説明した通りの
機能によってクロック発生部９からのクロック信号に従
って並列伝送された光信号に対応した並列データをビッ
ト同期して出力することが可能である。
【０１２２】
【発明の効果】以上説明したように本発明によればデジ
タル信号伝送系を構成する受信器において、信号の識別
を行うデータ識別回路を、ロジック回路のみで構成が可
能である。
【０１２３】このためゲートアレイ等による低コストな
データ識別回路及びこの識別回路を用いた光受信器を構
成することが可能である。従って本発明により光加入者
系の近距離光伝送系における回路構成の簡単な光受信器
の実現が可能となる。
【０１２４】同時に本発明によればデジタル信号の並列
伝送系を構成する並列データ受信器において、信号の識
別を行うデータ識別回路及びビット同期処理を、ロジッ
ク回路のみで構成可能となる。
【０１２５】かかる点から本発明は装置間伝送等の並列
光伝送系において、回路構成の簡単な並列受信器を実現
することに寄与するところが大である。
【図面の簡単な説明】
【図１】本発明のデータとクロック間の同期をとるため
の原理図である。
【図２】本発明の並列伝送におけるビット同期の原理図
である。
【図３】図１のクロック同期の原理図に対応する本発明
の第１の実施例ブロックダイヤグラムである。
【図４】図３の実施例の動作タイムチャートである。
【図５】２位相クロック信号源を用いるクロック位相決
定部６の実施例である。
【図６】クロック位相決定部６をセレクタで構成した実
現例である。
【図７】図１のクロック同期の原理図に対応する本発明
の第２の実施例ブロックダイヤグラムである。
【図８】図７の実施例を説明するためのタイムチャート
である。
【図９】図７の最終ビット検出部８の実施例ブロックダ
イヤグラムである。
【図１０】図９の実施例動作タイムチャートである。
【図１１】図１のクロック同期の原理図に対応する本発
明の第３の実施例ブロックダイヤグラムである。
【図１２】図１１における同期回路９の一実施例ブロッ
クダイヤグラムである。
【図１３】図１のクロック同期の原理図に対応する本発
明の第４の実施例ブロックダイヤグラムである。
【図１４】図２に示す本発明のビット同期に対応する第
５の実施例ブロックダイヤグラムである。
【図１５】クロック発生部９の実施例である。
【図１６】クロック入力方法の第１の実施例である。
【図１７】クロック入力方法の第２の実施例である。
【図１８】クロック入力方法の第３の実施例である。
【図１９】図２に示すビット同期の原理図に対応する本
発明の第６の実施例ブロックダイヤグラムである。
【図２０】図１９における同期回路の構成例である。
【図２１】図２に示すビット同期の原理図に対応する本
発明の第７の実施例ブロックダイヤグラムである。
【図２２】従来の例を示すブロック図である。
【符号の説明】
１ 入力データ ２ 入力クロック信号 ３ データ識別部 ４ 位相関係決定部 ５ クロック位相制御部 ６ クロック位相決定部 ７ 識別データ ８ 最終ビット検出部 ８−１〜８−ｎ データ識別回路 ９ クロック発生部 １０ ビット同期部

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】入力データ（１）をクロック信号に同期し
    て識別し、識別データ（７）として出力するデータ識別
    部（３）と、 該入力データ（１）と該識別データ（７）とを入力し、
    それらの間の位相関係を判定する位相関係判定部（４）
    と、 該位相関係判定部（４）の出力に基づき初期状態で決定
    されている該クロック信号の位相を制御する位相制御信
    号を生成するクロック位相制御部（５）と、 該クロック位相制御部（５）からの位相制御信号によ
    り、初期状態で決定されているクロック信号の位相を変
    更決定するクロック信号位相決定部（６）を有して構成
    されたことを特徴とするデータ識別回路。
  2. 【請求項２】請求項１において、 前記位相関係判定部（４）は、前記識別データ（７）を
    前記入力信号（１）の立下がりエッジで識別するように
    したことを特徴とするデータ識別回路。
  3. 【請求項３】請求項１において、 前記データ識別部（３）は、前記入力データ（１）とク
    ロック信号が入力される第一のＤ−ＦＦ（フリップフロ
    ップ）で構成され、 前記位相関係判定部（４）は、該入力データ（１）を反
    転するインバータ（４０）、該第一のＤ−ＦＦの出力と
    該反転された入力信号が入力される第二のＤ−ＦＦ（４
    ２）、該第二のＤ−ＦＦに縦続される第三のＤ−ＦＦ
    （４３）および該反転された入力信号と該第三のＤ−Ｆ
    Ｆ（４３）の出力との論理積を得るアンドゲート（４
    ５）で構成され、 該データ識別部（３）からの識別データ（７）は、該位
    相関係判定部（４）の該第二のＤ−ＦＦ（４２）におい
    て、該インバータ（４０）により反転された入力データ
    （１）の立ち上がり（反転前の入力データ（１）の立下
    がりに対応）エッジで識別し、その識別出力で該第三の
    Ｄ−ＦＦ（４３）をセット又はリセットするように構成
    されたことを特徴とするデータ識別回路。
  4. 【請求項４】請求項３において、 更に、前記クロック位相制御部（５）は前記アンドゲー
    ト（４５）の出力を入力するＴ−ＦＦ（フリッフフロッ
    プ）で構成し、前記クロック位相決定部（６）は、該Ｔ
    −ＦＦ（５）の出力及びクロック信号を入力するＥＸＯ
    Ｒゲートで構成したことを特徴とするデータ識別回路。
  5. 【請求項５】請求項１において、 更に前記データ識別部（３）と位相関係判定部（４）と
    の間に最終ビット検出部（８）を備え、前記入力データ
    （２）において「１」が連続する場合、その最終ビット
    の「１」を検出して、該位相関係判定部（４）に入力す
    るように構成されたことを特徴とするデータ識別回路。
  6. 【請求項６】請求項３において、 縦続接続されたＤ−ＦＦ（フリップフロップ）（８０〜
    ８２）を有し、且つ中間のＤ−ＦＦ（８１）にはインバ
    ータ（８５）を通してクロック信号が供給され、更に該
    中間のＤ−ＦＦ（８１）の入力と次段のＤ−ＦＦ（８
    ２）の出力が入力されるＥＸＯＲゲート（８３）もしく
    は一入力否定論理を有するアンドゲート（８４）を有し
    て構成される最終ビット検出部（８）を前記データ識別
    部（３）と前記第二のＤ−ＦＦ（４２）との間に備え、
    前記入力データ（２）において「１」が連続する場合、
    その最終ビットの「１」を検出して、該第二のＤ−ＦＦ
    （４２）に入力するように構成されたことを特徴とする
    データ識別回路。
  7. 【請求項７】請求項１において、 前記クロック信号位相決定部（６）は、互いに所定の位
    相差を有する２つのクロック信号を入力し、前記クロッ
    ク位相制御部（５）からの位相制御信号に基づき、該２
    つのクロック信号のいずれか１つを選択して出力するよ
    うに構成されたことを特徴とするデータ識別回路。
  8. 【請求項８】請求項７において、 前記互いに所定の位相差を有する２つのクロック信号
    は、互いに極性が反転された位相関係にあることを特徴
    とするデータ識別回路。
  9. 【請求項９】請求項７において、 前記クロック信号位相決定部（６）は、マルチプレクサ
    又はセレクタで構成されていることを特徴とするデータ
    識別回路。
  10. 【請求項１０】請求項８において、 前記互いに極性が反転された位相関係にある２つのクロ
    ック信号は、一のクロック信号をＯＲ／ＮＯＲゲート
    （６０）に導き、その出力として得られる２つの信号と
    することを特徴とするデータ識別回路。
  11. 【請求項１１】請求項１において、 前記位相関係判定部（４）の出力側に、更に同期保護回
    路（９）を備えたことを特徴とするデータ識別回路。
  12. 【請求項１２】請求項５において、 前記位相関係判定部（４）の出力側に、更に同期保護回
    路（９）を備えたことを特徴とするデータ識別回路。
  13. 【請求項１３】請求項１２において、 前記同期保護回路（９）は、縱続接続された所定段数の
    Ｄ−ＦＦ（フリップフロップ）（９０〜９４）と、該Ｄ
    −ＦＦ（９０〜９４）のそれぞれのＱ出力の論理積を得
    るアンドゲート（９５）と、 それぞれのＱ1 出力（Ｑ出力に対する論理反転出力）の
    論理積を得るアンドゲート（９６）と、 該アンドゲート（９５）及びアンドゲート（９６）の出
    力をそのセット（Ｓ）入力端、リセット（Ｒ）入力端に
    入力するＲＳ−ＦＦ（９７）を備え、 第一段目のＤ−ＦＦ（９０）に、前記最終ビット検出部
    （８）の出力、更に各段のＤ−ＦＦ（９０〜９４）に共
    通にクロック信号を入力し、該アンドゲート（９５）に
    より前方保護、該アンドゲート（９６）により後方保護
    を行うように構成されたことを特徴とするデータ識別回
    路。
  14. 【請求項１４】請求項４において、 前記データ識別部（３）に入力する入力データ（１）
    は、光信号を光受信回路（１１０、１１１）により電気
    信号に変換して得た信号であり、 前記ＥＸＯＲゲート（６）に入力されるクロック信号
    は、該入力データ（２）からタイミング回路（１１２）
    により抽出された信号であることを特徴とするデータ識
    別回路。
  15. 【請求項１５】並列に伝送される複数の入力信号（１）
    のそれぞれに対し、備えられた複数のデータ識別回路
    （８−１〜８−ｎ）と、共通のクロック信号発生部
    （９）と、該複数のデータ識別回路（８−１〜８−ｎ）
    からのそれぞれの識別データを入力し、該クロック信号
    発生部（９）からのクロック信号（２）を基準として、
    該識別データ間のビット同期をとるビット同期部（１
    ０）を有し、 該複数のデータ識別回路（８−１〜８−ｎ）の各々は、 該入力データ（１）をクロック信号（２）に同期して識
    別し、識別データ（７）として出力するデータ識別部
    （３）と、 該入力データ（１）と該識別データ（７）とを入力し、
    それらの間の位相関係を判定する位相関係判定部（４）
    と、 該位相関係判定部（４）の出力に基づき初期状態で決定
    されている該クロック信号の位相を制御する位相制御信
    号を生成するクロック位相制御部（５）と、 該クロック位相制御部（５）からの位相制御信号によ
    り、初期状態で決定されているクロック信号の位相を変
    更決定するクロック信号位相決定部（６）を有して構成
    されたことを特徴とする並列データ受信器。
  16. 【請求項１６】請求項１５において、 前記データ識別部（３）は、前記入力データ（１）とク
    ロック信号が入力される第一のＤ−ＦＦ（フリップフロ
    ップ）で構成され、 前記位相関係判定部（４）は、該入力データ（１）を反
    転するインバータ（４０）、該第一のＤ−ＦＦの出力と
    該反転された入力信号が入力される第二のＤ−ＦＦ（４
    ２）、該第二のＤ−ＦＦに縦続される第三のＤ−ＦＦ
    （４３）および該反転された入力信号と該第三のＤ−Ｆ
    Ｆ（４３）の出力との論理積を得るアンドゲート（４
    ５）で構成され、 該データ識別部（３）からの識別データ（７）は、該位
    相関係判定部（４）の該第二のＤ−ＦＦ（４２）におい
    て、該インバータ（４０）により反転された入力データ
    （１）の立ち上がり（反転前の入力データ（１）の立下
    がりに対応）エッジで識別し、その識別出力で該第三の
    Ｄ−ＦＦ（４３）をセット又はリセットするように構成
    されたことを特徴とする並列データ受信器。
  17. 【請求項１７】請求項１６において、 更に、前記クロック位相制御部（５）は前記アンドゲー
    ト（４５）の出力を入力するＴ−ＦＦ（フリッフフロッ
    プ）で構成し、前記クロック位相決定部（６）は、該Ｔ
    −ＦＦ（５）の出力及びクロック信号を入力するＥＸＯ
    Ｒゲートで構成したことを特徴と特徴とする並列データ
    受信器。
  18. 【請求項１８】請求項１５において、 更に前記データ識別部（３）と位相関係判定部（４）と
    の間に最終ビット検出部（８）を備え、前記入力データ
    （２）において「１」が連続する場合、その最終ビット
    の「１」を検出して、該位相関係判定部（４）に入力す
    るように構成されたことを特徴とする並列データ受信
    器。
  19. 【請求項１９】請求項１６において、 縦続接続されたＤ−ＦＦ（フリップフロップ）（８０〜
    ８２）を有し、且つ中間のＤ−ＦＦ（８１）にはインバ
    ータ（８５）を通してクロック信号が供給され、更に該
    中間のＤ−ＦＦ（８１）の入力と次段のＤ−ＦＦ（８
    ２）の出力が入力されるＥＸＯＲゲート（８３）もしく
    は一入力否定論理を有するアンドゲート（８４）を有し
    て構成される最終ビット検出部（８）を前記データ識別
    部（３）と前記第二のＤ−ＦＦ（４２）との間に備え、
    前記入力データ（２）において「１」が連続する場合、
    その最終ビットの「１」を検出して、該位相関係判定部
    （４）に入力するように構成されたことを特徴とする並
    列データ受信器。
  20. 【請求項２０】請求項１５において、 前記クロック信号位相決定部（６）は、互いに所定の位
    相差を有する２つのクロック信号を入力し、前記クロッ
    ク位相制御部（５）からの位相制御信号に基づき、該２
    つのクロック信号のいずれか１つを選択して出力するよ
    うに構成されたことを特徴とする並列データ受信器。
  21. 【請求項２１】請求項２０において、 前記互いに所定の位相差を有する２つのクロック信号
    は、互いに極性が反転された位相関係にあることを特徴
    とする並列データ受信器。
  22. 【請求項２２】請求項２０において、 前記クロック信号位相決定部（６）は、マルチプレクサ
    又はセレクタで構成されていることを特徴とする並列デ
    ータ受信器。
  23. 【請求項２３】請求項２１において、 前記互いに極性が反転された位相関係にある２つのクロ
    ック信号は、一のクロック信号をＯＲ／ＮＯＲゲート
    （６０）に導き、その出力として得られる２つの信号と
    することを特徴とする並列データ受信器。
  24. 【請求項２４】請求項１５において、 前記位相関係判定部（４）の出力側に、更に同期保護回
    路（９）を備えたことを特徴とする並列データ受信器。
  25. 【請求項２５】請求項１８において、 前記位相関係判定部（４）の出力側に、更に同期保護回
    路（９）を備えたことを特徴とする並列データ受信器。
  26. 【請求項２６】請求項２５において、 前記同期保護回路（９）は、縱続接続された所定段数の
    Ｄ−ＦＦ（フリップフロップ）（９０〜９４）と、該Ｄ
    −ＦＦ（９０〜９４）のそれぞれのＱ出力の論理積を得
    るアンドゲート（９５）と、 それぞれのＱ1 出力（Ｑ出力に対する論理反転出力）の
    論理積を得るアンドゲート（９６）と、 該アンドゲート（９５）及びアンドゲート（９６）の出
    力をそのセット（Ｓ）入力端、リセット（Ｒ）入力端に
    入力するＲＳ−ＦＦ（９７）を備え、 第一段目のＤ−ＦＦ（９０）に、前記最終ビット検出部
    （８）の出力、更に各段のＤ−ＦＦ（９０〜９４）に共
    通にクロック信号を入力し、該アンドゲート（９５）に
    より前方保護、該アンドゲート（９６）により後方保護
    を行うように構成されたことを特徴とする並列データ受
    信器。
  27. 【請求項２７】請求項１７において、 前記データ識別部（３）に入力する入力データ（１）
    は、光データ信号を光受信回路（１２−１〜ｎ、１３−
    １〜ｎ）により電気信号に変換して得た信号であり、 前記ＥＸＯＲゲート（６）に入力されるクロック信号
    は、光クロック信号を光受信回路（１２−ｎ＋１、１３
    −ｎ＋１）により電気信号に変換して得られるタイミン
    グに基づき前記クロック信号発生部（９）により発生さ
    れることを特徴とする並列データ受信器。
  28. 【請求項２８】請求項１５において、 前記クロック信号発生部（９）は、外部クロック入力部
    （９０）とクロック信号分配部（９１）を有し、 該外部クロック入力部（９０）に入力されるクロック信
    号を該クロック信号分配部（９１）により、前記複数の
    データ識別器（８−１〜８−ｎ）に分配して入力するよ
    うに構成されたことを特徴とする並列データ受信器。
  29. 【請求項２９】請求項２８において、 前記外部クロック入力部（９０）には、前記複数の入力
    信号（１）を並列に伝送する並列伝送路（９２）とは別
    個に設けられた並列伝送路（９３）を通して送られるク
    ロック信号が入力されることを特徴とする並列データ受
    信器。
  30. 【請求項３０】請求項２８において、 前記外部クロック入力部（９０）には、受信器内に備え
    られる個別のクロック信号源（９４）からのクロック信
    号が供給されることを特徴とする並列データ受信器。
  31. 【請求項３１】請求項２８において、 前記複数の入力信号（１）を並列に伝送する並列伝送路
    （９２）のいずれか一の伝送路の入力信号（１）からタ
    イミング信号を抽出再生するタイミング回路（９５）を
    備え、該タイミング回路（９５）からのタイミング信号
    を前記外部クロック入力部（９０）に入力するようにし
    たことを特徴とする並列データ受信器。
  32. 【請求項３２】請求項１５において、 前記ビット同期部（１０）は、前記複数のデータ識別回
    路（８−１〜８−ｎ）のそれぞれに対応して備えられる
    複数のＤ−ＦＦ（フリップフロップ）（１０１〜１０
    ｎ）を有し、 該複数のデータ識別回路（８−１〜８−ｎ）から入力す
    る識別データ（７）を前記クロック信号発生部（９）か
    らの共通クロック信号で識別するように構成されたこと
    を特徴とする並列データ受信器。
  33. 【請求項３３】請求項１６において、 前記ビット同期部（１０）は、前記複数のデータ識別回
    路（８−１〜８−ｎ）のそれぞれに対応して個別に設け
    られ、更に前記クロック信号発生部（９）からのクロッ
    ク信号が、該複数のデータ識別回路（８−１〜８−ｎ）
    の前記第一のＤ−ＦＦ（フリップフロップ）の各々に入
    力するように構成されたことを特徴とする並列データ受
    信器。
  34. 【請求項３４】請求項３３において、 前記ビット同期部（１０）の各々は、インバータ（１０
    １）、Ｄ−ＦＦ（フリップフロップ）（１０２）及びセ
    レクタもしくはマルチプレクサ（１０３）を有し、 該Ｄ−ＦＦ（フリップフロップ）（１０２）は、識別デ
    ータ（７）を前記クロック位相決定部（６）から該イン
    バータ（１０１）を通して入力されるクロック信号によ
    り識別し、 該セレクタもしくはマルチプレクサ（１０３）は、識別
    データ（７）及び該Ｄ−ＦＦ（フリップフロップ）（１
    ０２）からの識別出力が入力され、該識別データ（７）
    又は、該Ｄ−ＦＦ（フリップフロップ）（１０２）から
    の識別出力のいずれか一方を対応するデータ識別回路
    （８−１〜８−ｎ）の前記クロック位相制御部（５）の
    クロック位相制御信号に基づき出力するように構成され
    たことを特徴とする並列データ受信器。
  35. 【請求項３５】請求項１５において、 前記位相関係判定部（４）は、前記識別データ（７）を
    前記入力信号（１）の立下がりエッジで識別するように
    したことを特徴とする並列データ受信器。
JP2625193A 1993-01-21 1993-01-21 データ識別回路及びこれを用いた並列データ受信器 Expired - Fee Related JP3302073B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2625193A JP3302073B2 (ja) 1993-01-21 1993-01-21 データ識別回路及びこれを用いた並列データ受信器
US08/583,961 US5740210A (en) 1993-01-21 1996-01-11 Data discriminating circuit and a parallel data receiver using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2625193A JP3302073B2 (ja) 1993-01-21 1993-01-21 データ識別回路及びこれを用いた並列データ受信器

Publications (2)

Publication Number Publication Date
JPH06224962A true JPH06224962A (ja) 1994-08-12
JP3302073B2 JP3302073B2 (ja) 2002-07-15

Family

ID=12188060

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2625193A Expired - Fee Related JP3302073B2 (ja) 1993-01-21 1993-01-21 データ識別回路及びこれを用いた並列データ受信器

Country Status (2)

Country Link
US (1) US5740210A (ja)
JP (1) JP3302073B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892354A (en) * 1995-09-22 1999-04-06 Canon Kabushiki Kaisha Voltage control apparatus and method for power supply
EP0940758A3 (en) * 1998-03-02 2002-07-10 Fujitsu Limited Serial bus speed-up circuit
US7522684B2 (en) 2002-09-17 2009-04-21 Fuji Xerox Co., Ltd. Signal transmission system
JP2009200960A (ja) * 2008-02-22 2009-09-03 Sony Corp 信号入力装置及び信号入力方法
US9124416B2 (en) 2013-09-11 2015-09-01 Socionext Inc. Method for determining phase of clock used for reception of parallel data, receiving circuit, and electronic apparatus

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6088415A (en) * 1998-02-23 2000-07-11 National Semiconductor Corporation Apparatus and method to adaptively equalize duty cycle distortion
JP2001285076A (ja) * 2000-03-31 2001-10-12 Ando Electric Co Ltd Ｃｒｃ符号演算回路、及びｃｒｃ符号演算方法
US7050512B1 (en) * 2001-01-08 2006-05-23 Pixelworks, Inc. Receiver architecture
ATE279056T1 (de) * 2002-05-02 2004-10-15 Cit Alcatel Verfahren zur phasenkontrolle eines datensignales,schaltungsanordnung für gegenläufigem takt und interface-vorrichtung
US7424650B1 (en) * 2004-07-28 2008-09-09 Cypress Semiconductor Corporation Circuit to measure skew

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2617656B1 (fr) * 1987-06-30 1989-10-20 Thomson Csf Procede et dispositif pour l'acquisition de bits de synchronisation dans des systemes de transmission de donnees
CA1301260C (en) * 1988-01-21 1992-05-19 Norio Yoshida Synchronizer for establishing synchronization between data and clock signals

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892354A (en) * 1995-09-22 1999-04-06 Canon Kabushiki Kaisha Voltage control apparatus and method for power supply
EP0940758A3 (en) * 1998-03-02 2002-07-10 Fujitsu Limited Serial bus speed-up circuit
EP1594067A1 (en) * 1998-03-02 2005-11-09 Fujitsu Limited Serial bus speed-up circuit
US7522684B2 (en) 2002-09-17 2009-04-21 Fuji Xerox Co., Ltd. Signal transmission system
JP2009200960A (ja) * 2008-02-22 2009-09-03 Sony Corp 信号入力装置及び信号入力方法
JP4506852B2 (ja) * 2008-02-22 2010-07-21 ソニー株式会社 信号入力装置及び信号入力方法
US9124416B2 (en) 2013-09-11 2015-09-01 Socionext Inc. Method for determining phase of clock used for reception of parallel data, receiving circuit, and electronic apparatus

Also Published As

Publication number Publication date
US5740210A (en) 1998-04-14
JP3302073B2 (ja) 2002-07-15

Similar Documents

Publication Publication Date Title
CA2329233A1 (en) Skew-insensitive low voltage differential receiver
JPH03113928A (ja) クロック同期ネットワーク及びデータ通信法
JP3302073B2 (ja) データ識別回路及びこれを用いた並列データ受信器
US20200389244A1 (en) Method for a slave device for calibrating its output timing, method for a master device for enabling a slave device to calibrate its output timing, master device and slave device
US5923455A (en) Data identifying device and light receiver using the same
US6807377B1 (en) Parallel optical transmission/reception module
US5799049A (en) Phase-independent clock circuit and method
EP1063810A2 (en) Clock signal control method and circuit and data transmitting apparatus employing the same
JPH0851451A (ja) 同期方法および同期装置、端末、交換装置
US7386080B2 (en) High-speed data sampler for optical interconnect
JP3401371B2 (ja) バースト同期回路
US11146340B2 (en) Complementary data flow for noise reduction
JP3498839B2 (ja) 光通信用受信器
JP7058146B2 (ja) 受信装置及びデータ受信方法
EP0883942B1 (en) Channel selection in an optical tdma network
KR100363885B1 (ko) 버스트 모드 광패킷 송수신기 및 송수신 방법
US6181757B1 (en) Retiming method and means
JP2002064478A (ja) 並列光伝送方法、並列光伝送装置における送信機および受信機
JPH06311152A (ja) データ識別回路及びこれを用いた光受信機
US4354274A (en) Digital signal transmission system
JPH09162853A (ja) バースト同期回路
WO1989002683A1 (en) A method of demultiplex processing of information and equipment for performing the method
JP2000332741A (ja) 通信装置
EP0027289B1 (en) Digital signal transmission system
US7116738B1 (en) Data synchronization apparatus and method

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020416

LAPS Cancellation because of no payment of annual fees